JP2002170400A - 半導体記憶装置および半導体記憶装置用検査装置 - Google Patents
半導体記憶装置および半導体記憶装置用検査装置Info
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Abstract
(57)【要約】
【課題】 フラッシュメモリにおいて、単一電源でＮ個
同時に半導体回路の電圧依存性が評価できるようにす
る。 【解決手段】 メモリチップ１−１，１−２，・・・，
１−ｎは、それぞれ電圧変換部５−１，５−２，・・
・，５−ｎを内蔵している。外部から単一電源電圧ＶＤ
Ｄ０が印加されると、電圧変換部５−１〜５−ｎが、電
圧レベルＶＤＤ１，ＶＤＤ２，，・・・，ＶＤＤｎを生
成し、自己のメモリコア４に供給するため、単一の電源
電圧で同時にＮ個の半導体回路の電源電圧依存性の評価
を行うことができる。
同時に半導体回路の電圧依存性が評価できるようにす
る。 【解決手段】 メモリチップ１−１，１−２，・・・，
１−ｎは、それぞれ電圧変換部５−１，５−２，・・
・，５−ｎを内蔵している。外部から単一電源電圧ＶＤ
Ｄ０が印加されると、電圧変換部５−１〜５−ｎが、電
圧レベルＶＤＤ１，ＶＤＤ２，，・・・，ＶＤＤｎを生
成し、自己のメモリコア４に供給するため、単一の電源
電圧で同時にＮ個の半導体回路の電源電圧依存性の評価
を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よび半導体記憶装置を検査する検査装置に関するもので
ある。
よび半導体記憶装置を検査する検査装置に関するもので
ある。
【０００２】
【従来の技術】フラッシュメモリなどの半導体記憶装置
においては、メモリコアの電源電圧依存性に関する評価
について、書き換え動作および信頼性評価が必要不可欠
である。
においては、メモリコアの電源電圧依存性に関する評価
について、書き換え動作および信頼性評価が必要不可欠
である。
【０００３】図３は半導体記憶装置であるメモリチップ
１−１，１−２，・・・，１−ｎを検査する様子を示し
ており、メモリチップ１−１〜１−ｎの電源入力端子２
を介して内部の電源ライン３−１，３−２，・・・，３
−ｎに、それぞれのメモリチップ１−１〜１−ｎのメモ
リコア４ごとに決められた測定電圧条件分の電圧ＶＤＤ
１，ＶＤＤ２，・・・，ＶＤＤｎを印加することにより
同時に評価している。
１−１，１−２，・・・，１−ｎを検査する様子を示し
ており、メモリチップ１−１〜１−ｎの電源入力端子２
を介して内部の電源ライン３−１，３−２，・・・，３
−ｎに、それぞれのメモリチップ１−１〜１−ｎのメモ
リコア４ごとに決められた測定電圧条件分の電圧ＶＤＤ
１，ＶＤＤ２，・・・，ＶＤＤｎを印加することにより
同時に評価している。
【０００４】
【発明が解決しようとする課題】このような従来の構成
では、測定電圧条件分の電源を各半導体記憶回路に接続
することにより同時に評価することができるが、測定装
置において、独立に制御可能な電源が測定電圧条件分の
個数だけ必要になる。また、電圧条件を変化させて半導
体記憶回路の電源電圧依存性を測定する場合、各々の電
源を独立に制御して、順番に評価を行うとすると、膨大
な時間がかかる。
では、測定電圧条件分の電源を各半導体記憶回路に接続
することにより同時に評価することができるが、測定装
置において、独立に制御可能な電源が測定電圧条件分の
個数だけ必要になる。また、電圧条件を変化させて半導
体記憶回路の電源電圧依存性を測定する場合、各々の電
源を独立に制御して、順番に評価を行うとすると、膨大
な時間がかかる。
【０００５】本発明は、単一の電源電圧を供給するだけ
で電源電圧依存性の評価電圧が異なる複数個の半導体記
憶装置を同時に検査できる半導体記憶装置および半導体
記憶装置用検査装置を提供することを目的とする。
で電源電圧依存性の評価電圧が異なる複数個の半導体記
憶装置を同時に検査できる半導体記憶装置および半導体
記憶装置用検査装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、外部から供給された検査用測定電圧を動作電源電圧
に変換する電圧変換部を内蔵したことを特徴とする。
は、外部から供給された検査用測定電圧を動作電源電圧
に変換する電圧変換部を内蔵したことを特徴とする。
【０００７】これにより、単一の電源電圧を供給するだ
けで電源電圧依存性の評価電圧が異なる複数個の半導体
記憶装置を同時に検査できる。
けで電源電圧依存性の評価電圧が異なる複数個の半導体
記憶装置を同時に検査できる。
【０００８】
【発明の実施の形態】本発明の請求項１記載の半導体記
憶装置は、メモリコアを内蔵した半導体記憶装置であっ
て、前記メモリコアを動作させる動作電源電圧が供給さ
れる電源電圧ラインに出力が接続され外部から供給され
た検査用測定電圧を前記動作電源電圧に変換する電圧変
換部を内蔵したことを特徴とする。
憶装置は、メモリコアを内蔵した半導体記憶装置であっ
て、前記メモリコアを動作させる動作電源電圧が供給さ
れる電源電圧ラインに出力が接続され外部から供給され
た検査用測定電圧を前記動作電源電圧に変換する電圧変
換部を内蔵したことを特徴とする。
【０００９】本発明の請求項２記載の半導体記憶装置用
検査装置は、メモリコアを内蔵した半導体記憶装置を同
時に複数個を検査する検査装置であって、検査を受ける
各半導体記憶装置の電源電圧ラインにそれぞれの出力が
接続され単一の検査用測定電圧を前記メモリコアを動作
させる動作電源電圧にそれぞれ変換する電圧変換部を設
けたことを特徴とする。
検査装置は、メモリコアを内蔵した半導体記憶装置を同
時に複数個を検査する検査装置であって、検査を受ける
各半導体記憶装置の電源電圧ラインにそれぞれの出力が
接続され単一の検査用測定電圧を前記メモリコアを動作
させる動作電源電圧にそれぞれ変換する電圧変換部を設
けたことを特徴とする。
【００１０】本発明の請求項３記載の半導体記憶装置用
検査装置は、請求項２において、電圧変換部を、検出し
た制御情報に基づいて検査を受ける各半導体記憶装置の
動作電源電圧に単一の電源電圧を変換して各半導体記憶
装置の電源電圧ラインに出力する複数の電圧変換回路
と、単一の検査指示データを複数種の制御情報に変換し
て前記の各電圧変換回路に指示情報を供給する複数の電
圧選択回路とで構成したことを特徴とする。
検査装置は、請求項２において、電圧変換部を、検出し
た制御情報に基づいて検査を受ける各半導体記憶装置の
動作電源電圧に単一の電源電圧を変換して各半導体記憶
装置の電源電圧ラインに出力する複数の電圧変換回路
と、単一の検査指示データを複数種の制御情報に変換し
て前記の各電圧変換回路に指示情報を供給する複数の電
圧選択回路とで構成したことを特徴とする。
【００１１】以下、本発明の各実施の形態を図１と図２
に基づいて説明する。 （実施の形態１）図１は本発明の（実施の形態１）を示
す。
に基づいて説明する。 （実施の形態１）図１は本発明の（実施の形態１）を示
す。
【００１２】メモリコア４を内蔵した各メモリチップ１
−１，１−２，・・・，１−ｎには電圧変換部５−１，
５−２，・・・，５−ｎが内蔵されている。電圧変換部
５−１は、電圧変換回路６−１と電圧選択回路７−１で
構成されている。電圧変換回路６−１は、指示情報Ｃ１
に従って外部から供給された検査用測定電圧ＶＤＤ０を
メモリチップ１−１のメモリコア４の動作電源電圧ＶＤ
Ｄ１に変換する。電圧変換回路６−２は、指示情報Ｃ２
に従って外部から供給された検査用測定電圧ＶＤＤ０を
メモリチップ１−２のメモリコア４の動作電源電圧ＶＤ
Ｄ２に変換する。電圧変換回路６−ｎは、指示情報Ｃｎ
に従って外部から供給された検査用測定電圧ＶＤＤ０を
メモリチップ１−ｎのメモリコア４の動作電源電圧ＶＤ
Ｄｎに変換する。
−１，１−２，・・・，１−ｎには電圧変換部５−１，
５−２，・・・，５−ｎが内蔵されている。電圧変換部
５−１は、電圧変換回路６−１と電圧選択回路７−１で
構成されている。電圧変換回路６−１は、指示情報Ｃ１
に従って外部から供給された検査用測定電圧ＶＤＤ０を
メモリチップ１−１のメモリコア４の動作電源電圧ＶＤ
Ｄ１に変換する。電圧変換回路６−２は、指示情報Ｃ２
に従って外部から供給された検査用測定電圧ＶＤＤ０を
メモリチップ１−２のメモリコア４の動作電源電圧ＶＤ
Ｄ２に変換する。電圧変換回路６−ｎは、指示情報Ｃｎ
に従って外部から供給された検査用測定電圧ＶＤＤ０を
メモリチップ１−ｎのメモリコア４の動作電源電圧ＶＤ
Ｄｎに変換する。
【００１３】電圧選択回路７−１は、外部から供給され
た単一の検査指示データＣ０を指示情報Ｃ１に変換して
電圧変換回路６−１に指示情報を供給する。電圧選択回
路７−２は、外部から供給された単一の検査指示データ
Ｃ０を指示情報Ｃ２に変換して電圧変換回路６−２に指
示情報を供給する。以下同様に、電圧選択回路７−ｎ
は、外部から供給された単一の検査指示データＣ０を指
示情報Ｃｎに変換して電圧変換回路６−ｎに指示情報を
供給する。
た単一の検査指示データＣ０を指示情報Ｃ１に変換して
電圧変換回路６−１に指示情報を供給する。電圧選択回
路７−２は、外部から供給された単一の検査指示データ
Ｃ０を指示情報Ｃ２に変換して電圧変換回路６−２に指
示情報を供給する。以下同様に、電圧選択回路７−ｎ
は、外部から供給された単一の検査指示データＣ０を指
示情報Ｃｎに変換して電圧変換回路６−ｎに指示情報を
供給する。
【００１４】電圧変換回路６−１，６−２，・・・，６
−ｎの出力電圧は、それぞれ前記メモリコアを動作させ
る動作電源電圧が供給される電源電圧ライン３−１，３
−２，・・・，３−ｎに接続されている。
−ｎの出力電圧は、それぞれ前記メモリコアを動作させ
る動作電源電圧が供給される電源電圧ライン３−１，３
−２，・・・，３−ｎに接続されている。
【００１５】このように構成したため、単一の電源電圧
ＶＤＤ０と単一の検査指示データＣ０を用意するだけ
で、Ｎ個のメモリチップ１−１，１−２，・・・，１−
ｎの電源電圧依存性の評価を同時に検査できる。
ＶＤＤ０と単一の検査指示データＣ０を用意するだけ
で、Ｎ個のメモリチップ１−１，１−２，・・・，１−
ｎの電源電圧依存性の評価を同時に検査できる。
【００１６】（実施の形態２）図２は本発明の（実施の
形態２）を示し、（実施の形態１）と同様の作用を成す
ものには同一の符号を付けて説明する。
形態２）を示し、（実施の形態１）と同様の作用を成す
ものには同一の符号を付けて説明する。
【００１７】（実施の形態１）では検査を受ける各メモ
リチップ１−１〜１−ｎに電圧変換部５−１〜５−ｎを
内蔵させたが、この（実施の形態２）では、（実施の形
態１）のような電圧変換部５−１〜５−ｎを内蔵してい
ないメモリチップであっても、評価電圧が異なる複数個
のメモリチップを同時に検査できる半導体記憶装置用検
査装置を示す。
リチップ１−１〜１−ｎに電圧変換部５−１〜５−ｎを
内蔵させたが、この（実施の形態２）では、（実施の形
態１）のような電圧変換部５−１〜５−ｎを内蔵してい
ないメモリチップであっても、評価電圧が異なる複数個
のメモリチップを同時に検査できる半導体記憶装置用検
査装置を示す。
【００１８】検査装置８は、図１に示した（実施の形態
１）における電圧変換部５−１，５−２，・・・，５−
ｎを内蔵している。電圧変換部５−１〜５−ｎは、電圧
変換回路６−１，６−２，・・・，６−ｎと電圧選択回
路７−１，７−２，・・・，７−ｎで構成されている。
１）における電圧変換部５−１，５−２，・・・，５−
ｎを内蔵している。電圧変換部５−１〜５−ｎは、電圧
変換回路６−１，６−２，・・・，６−ｎと電圧選択回
路７−１，７−２，・・・，７−ｎで構成されている。
【００１９】メモリチップ１−１の電源入力端子２に
は、電圧変換回路６−１の出力から動作電源電圧ＶＤＤ
１を印加する。メモリチップ１−２の電源入力端子２に
は、電圧変換回路６−２の出力から動作電源電圧ＶＤＤ
２を印加する。以下同様に、メモリチップ１−ｎの電源
入力端子２には、電圧変換回路６−ｎの出力から動作電
源電圧ＶＤＤｎを印加する。
は、電圧変換回路６−１の出力から動作電源電圧ＶＤＤ
１を印加する。メモリチップ１−２の電源入力端子２に
は、電圧変換回路６−２の出力から動作電源電圧ＶＤＤ
２を印加する。以下同様に、メモリチップ１−ｎの電源
入力端子２には、電圧変換回路６−ｎの出力から動作電
源電圧ＶＤＤｎを印加する。
【００２０】このように構成したため、単一の電源電圧
ＶＤＤ０と単一の検査指示データＣ０を用意するだけ
で、Ｎ個のメモリチップ１−１，１−２，・・・，１−
ｎの電源電圧依存性の評価を同時に検査できる。
ＶＤＤ０と単一の検査指示データＣ０を用意するだけ
で、Ｎ個のメモリチップ１−１，１−２，・・・，１−
ｎの電源電圧依存性の評価を同時に検査できる。
【００２１】
【発明の効果】以上のように本発明の請求項１記載の半
導体記憶装置は、外部から供給された検査用測定電圧を
動作電源電圧に変換する電圧変換部を半導体記憶装置に
内蔵したので、単一の電源電圧を用意するだけでＮ個の
半導体記憶装置の電源電圧依存性の評価を同時に検査で
きる。
導体記憶装置は、外部から供給された検査用測定電圧を
動作電源電圧に変換する電圧変換部を半導体記憶装置に
内蔵したので、単一の電源電圧を用意するだけでＮ個の
半導体記憶装置の電源電圧依存性の評価を同時に検査で
きる。
【００２２】また、本発明の請求項２記載の半導体記憶
装置用検査装置は、検査を受ける各半導体記憶装置の電
源電圧ラインにそれぞれの出力が接続され単一の検査用
測定電圧を複数の動作電源電圧にそれぞれ変換する電圧
変換部を設けたので、この半導体記憶装置用検査装置を
使用することによって、単一の電源電圧を用意するだけ
でＮ個の半導体記憶装置の電源電圧依存性の評価を同時
に検査できる。
装置用検査装置は、検査を受ける各半導体記憶装置の電
源電圧ラインにそれぞれの出力が接続され単一の検査用
測定電圧を複数の動作電源電圧にそれぞれ変換する電圧
変換部を設けたので、この半導体記憶装置用検査装置を
使用することによって、単一の電源電圧を用意するだけ
でＮ個の半導体記憶装置の電源電圧依存性の評価を同時
に検査できる。
【００２３】また、本発明の請求項３記載の半導体記憶
装置用検査装置は、請求項２において、電圧変換部を、
検出した制御情報に基づいて検査を受ける各半導体記憶
装置の動作電源電圧に単一の電源電圧を変換して各半導
体記憶装置の電源電圧ラインに出力する複数の電圧変換
回路と、単一の検査指示データを複数種の制御情報に変
換して前記の各電圧変換回路に指示情報を供給する複数
の電圧選択回路とで構成したため、単一の電源電圧と単
一の検査指示データを用意するだけで、Ｎ個の半導体記
憶装置の電源電圧依存性の評価を同時に検査できる。
装置用検査装置は、請求項２において、電圧変換部を、
検出した制御情報に基づいて検査を受ける各半導体記憶
装置の動作電源電圧に単一の電源電圧を変換して各半導
体記憶装置の電源電圧ラインに出力する複数の電圧変換
回路と、単一の検査指示データを複数種の制御情報に変
換して前記の各電圧変換回路に指示情報を供給する複数
の電圧選択回路とで構成したため、単一の電源電圧と単
一の検査指示データを用意するだけで、Ｎ個の半導体記
憶装置の電源電圧依存性の評価を同時に検査できる。
【図１】本発明の（実施の形態１）における半導体記憶
装置とこの半導体記憶装置を同時に検査する場合の接続
図
装置とこの半導体記憶装置を同時に検査する場合の接続
図
【図２】本発明の（実施の形態２）における半導体記憶
装置検査装置と半導体記憶装置を同時に検査する場合の
接続図
装置検査装置と半導体記憶装置を同時に検査する場合の
接続図
【図３】従来の電源電圧依存性評価時の回路図
１−１，１−２，・・・，１−ｎ メモリチップ ２ 電源入力端子 ４ メモリコア ５−１，５−２，・・・，５−ｎ 電圧変換部 ６−１，６−２，・・・，６−ｎ 電圧変換回路 ７−１，７−２，・・・，７−ｎ 電圧選択回路 ８ 検査装置 Ｃ０ 単一の検査指示データ Ｃ１，Ｃ２，・・・，Ｃｎ 指示情報 ＶＤＤ０ 検査用測定電圧 ＶＤＤ１ メモリチップ１−１のメモリコア４の動作
電源電圧 ＶＤＤ２ メモリチップ１−２のメモリコア４の動作
電源電圧 ＶＤＤｎ メモリチップ１−ｎのメモリコア４の動作
電源電圧
電源電圧 ＶＤＤ２ メモリチップ１−２のメモリコア４の動作
電源電圧 ＶＤＤｎ メモリチップ１−ｎのメモリコア４の動作
電源電圧
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６０１Ｚ ６３２Ｚ
Claims (3)
- 【請求項１】メモリコアを内蔵した半導体記憶装置であ
って、 前記メモリコアを動作させる動作電源電圧が供給される
電源電圧ラインに出力が接続され外部から供給された検
査用測定電圧を前記動作電源電圧に変換する電圧変換部
を内蔵した半導体記憶装置。 - 【請求項２】メモリコアを内蔵した半導体記憶装置を同
時に複数個を検査する検査装置であって、 検査を受ける各半導体記憶装置の電源電圧ラインにそれ
ぞれの出力が接続され単一の検査用測定電圧を前記メモ
リコアを動作させる動作電源電圧にそれぞれ変換する電
圧変換部を設けた半導体記憶装置用検査装置。 - 【請求項３】電圧変換部を、 検出した制御情報に基づいて検査を受ける各半導体記憶
装置の動作電源電圧に単一の電源電圧を変換して各半導
体記憶装置の電源電圧ラインに出力する複数の電圧変換
回路と、 単一の検査指示データを複数種の制御情報に変換して前
記の各電圧変換回路に指示情報を供給する複数の電圧選
択回路とで構成した請求項２記載の半導体記憶装置用検
査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000366428A JP2002170400A (ja) | 2000-12-01 | 2000-12-01 | 半導体記憶装置および半導体記憶装置用検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000366428A JP2002170400A (ja) | 2000-12-01 | 2000-12-01 | 半導体記憶装置および半導体記憶装置用検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002170400A true JP2002170400A (ja) | 2002-06-14 |
Family
ID=18837061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000366428A Pending JP2002170400A (ja) | 2000-12-01 | 2000-12-01 | 半導体記憶装置および半導体記憶装置用検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002170400A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200496A (ja) * | 2006-01-30 | 2007-08-09 | Matsushita Electric Ind Co Ltd | 半導体記憶装置、及びそのテスト方法 |
| JP2008065862A (ja) * | 2006-09-04 | 2008-03-21 | System Fabrication Technologies Inc | 半導体記憶装置 |
| JP2009300185A (ja) * | 2008-06-11 | 2009-12-24 | Winbond Electron Corp | 回路群及びそのテスト方法とテスト装置 |
| US8331175B2 (en) | 2008-10-14 | 2012-12-11 | Samsung Electronics Co., Ltd. | Solid state drive systems and methods of reducing test times of the same |
| US8379426B2 (en) | 2008-10-14 | 2013-02-19 | Samsung Electronics Co., Ltd. | Solid state device products, intermediate solid state devices, and methods of manufacturing and testing the same |
-
2000
- 2000-12-01 JP JP2000366428A patent/JP2002170400A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200496A (ja) * | 2006-01-30 | 2007-08-09 | Matsushita Electric Ind Co Ltd | 半導体記憶装置、及びそのテスト方法 |
| JP2008065862A (ja) * | 2006-09-04 | 2008-03-21 | System Fabrication Technologies Inc | 半導体記憶装置 |
| JP2009300185A (ja) * | 2008-06-11 | 2009-12-24 | Winbond Electron Corp | 回路群及びそのテスト方法とテスト装置 |
| US8331175B2 (en) | 2008-10-14 | 2012-12-11 | Samsung Electronics Co., Ltd. | Solid state drive systems and methods of reducing test times of the same |
| US8379426B2 (en) | 2008-10-14 | 2013-02-19 | Samsung Electronics Co., Ltd. | Solid state device products, intermediate solid state devices, and methods of manufacturing and testing the same |
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