JP2010140531A - 多ｉ／ｏの半導体メモリの試験方法 - Google Patents

Abstract

【課題】多Ｉ／Ｏの半導体メモリを効率的に試験する試験方法を提供する。
【解決手段】それぞれのメモリＩ／Ｏからの出力データが同一出力レベルであるかどうかを判定し、その出力を良否判定出力として半導体メモリの良否を判定する。さらに、入出力回路の出力バッファの前段に設けられた排他的論理和ゲートと、ラッチ回路とを備え、データ書き込み時に、前記ラッチ回路がテスタＩ／Ｏピンから入力されるデータを期待値としてラッチし、データ読み出し時に、前記排他的論理和ゲートが入力される半導体メモリ内部からの読み出しデータと前記ラッチ回路からの期待値とが一致するかどうかを比較判定し、その判定結果を前記出力バッファから出力する。
【選択図】図１

Description

本発明は、半導体メモリの試験方法に係り、特に多数ビット構成の多Ｉ／Ｏの半導体メモリの試験方法に関する。

半導体集積回路は、年毎に集積化が進展し大規模化されている。例えば、最近の半導体メモリは、ギガビットクラスのビット容量をもつギガスケール集積回路が量産化され、出荷されている。このようにメモリ容量が大容量化された場合には、半導体メモリから一度に入出力されるビット数も多くなる。このように多数のビットが同時に入出力される半導体メモリは、多Ｉ／Ｏの半導体メモリと呼ばれる。

半導体メモリの動作試験は、試験コスト低減のため複数の半導体メモリが同時に試験される。このときテスタ側のテスタＩ／Ｏピンは、半導体メモリ側のメモリＩ／Ｏ端子にそれぞれ対等に割り当てられる。そのため半導体メモリのＩ／Ｏビット数が増加（６４ビット、１２８ビット、２５６ビット・・・等）すると、同時に測定できるメモリ個数が制限されることになる。例えば２５６個のテスタＩ／Ｏピンを有するテスタで測定する場合、Ｉ／Ｏビット数が１６ビットのメモリは２５６／１６＝１６個同時に測定できる。しかし、Ｉ／Ｏビット数が３２ビットでは２５６／３２＝８、６４ビットでは２５６／６４＝４個と、Ｉ／Ｏビット数が増加するにつれ同時に測定できる個数が減少していく。Ｉ／Ｏビット数が２５６ビットの半導体メモリでは、１個しか測定することができなくなる。

このように、多Ｉ／Ｏの半導体メモリを試験する場合には、１回で同時測定する半導体メモリ個数が減少する。一回の同時測定個数が減少すると、大量の半導体メモリを試験するのに必要になる測定回数が増加し、試験終了までの時間も延びる。つまり、多数ビット構成の多Ｉ／Ｏの半導体メモリの１個あたりの試験時間が長くなり、試験コストがアップすることになる。また多Ｉ／Ｏの半導体メモリの同時測定個数を多くする場合には、テスタＩ／Ｏピンを多く備えたテスタが必要になる。しかしテスタの購入代金は、テスタＩ／Ｏピン数に応じて高価となり、この場合も試験コストがアップすることになる。つまり量産で、大量の多Ｉ／Ｏの半導体メモリの試験を行うときに、試験コストがアップし、量産が難しくなるという問題がある。

これら多Ｉ／Ｏの半導体集積回路の試験方法に関する先行文献として、下記特許文献がある。特開平１１−２６６０号公報（特許文献１）には、半導体集積回路の複数のＩ／Ｏ端子同士を短絡してテストする技術が開示されている。特許文献１の半導体集積回路は、複数の出力端子同士を短絡するアナログスイッチを備えている。テスト時には、テスト信号によりアナログスイッチを導通させ、２つの出力端子を短絡させ１つの出力端子とする。２つの出力端子を短絡した出力端子の出力レベルは、２つの出力電圧を組み合わせた４つの電圧レベルとなる。この４つの電圧レベルを判定することで、２つの出力端子を１つの出力端子を使ってテストすることができる。このようにテスト時に観測する出力端子の数を減らすことで、少数のテスト用ピンを持つテスタを用いてテストが可能となる。

また、特開２０００−３１５７７３号公報（特許文献２）にも、半導体集積回路の複数のＩ／Ｏ端子同士を短絡してテストする技術が開示されている。特許文献２においても、特許文献１と同様にしてテスト時に出力端子を短絡し、観測する出力端子数を減らすことができる。このようにテスト時に観測する出力端子の数を減らすことで、テスト効率を向上できる。

特開平１１−２６６０号公報 特開２０００−３１５７７３号公報

先行特許文献では、出力端子を短絡して、テスト時に観測する出力端子の数を減らすことで、試験コストを低減させる技術が開示されている。しかし、１つの出力端子に出力される複数の電圧レベルを判定する必要がある。例えば、２個の出力端子を短絡させる場合には４個の出力電圧レベルの判定が必要となる。しかし、判定する出力電圧レベルが多くなると、製造時の素子ばらつきによる誤差範囲が重なり合って、判定が複雑あるいは判定できなくなるという問題が生じる。このため先行特許文献に開示された技術では、多くの出力端子を短絡させることが難しくなる。従って、多Ｉ／Ｏの半導体メモリを、より簡単な方法で、低コストで、効率よく試験する試験方法が望まれている。

本発明の１つの視点によれば、それぞれのメモリＩ／Ｏからの出力データが同一出力レベルであるかどうかを判定し、その出力を良否判定出力として半導体メモリの良否を判定することを特徴とする多Ｉ／Ｏの半導体メモリの試験方法が得られる。

さらに本発明の他の視点によれば、入出力回路の出力バッファの前段に設けられた排他的論理和ゲートと、ラッチ回路とを備え、データ書き込み時に、前記ラッチ回路がテスタＩ／Ｏピンから入力されるデータを期待値としてラッチし、データ読み出し時に、前記排他的論理和ゲートが入力される半導体メモリ内部からの読み出しデータと前記ラッチ回路からの期待値とが一致するかどうかを比較判定し、その判定結果を前記出力バッファから出力することを特徴とする多Ｉ／Ｏの半導体メモリが得られる。

さらに本発明の他の視点によれば、半導体メモリを試験するテスタのマザーボード上に搭載され、メモリＩ／Ｏの接続先をデータ書き込み時にはテスタＩ／Ｏピンに接続し、データ読み出し時にはＩ／Ｏ間ショート配線に接続する第１セレクタと、半導体メモリの入出力回路専用接地電源と半導体メモリの内部回路用接地電源との間に直列接続された電流計と、前記電流計からの良否判定出力をデータ書き込み時には未接続とし、データ読み出し時にはテスタＩ／Ｏピンに接続する第２セレクタと、を備えたことを特徴とする多Ｉ／Ｏの半導体メモリ用のテストボードが得られる。

本発明によれば、半導体メモリの良否判定を各メモリＩ／Ｏからの出力データではなく、各メモリＩ／Ｏからの出力データが同一出力レベルであるかどうかの良否判定出力を用いて半導体メモリの良否を判定している。

そのため１個の半導体メモリは、メモリのＩ／Ｏ数に相当するテスタＩ／Ｏピン数を必要とせず、良否判定出力の１つのテスタＩ／Ｏピンにより良否判定することができる。使用しないテスタＩ／Ｏピンを別の半導体メモリに割り振ることが可能になり、同時に測定できる個数が多くできる。このように本発明によれば、テスタＩ／Ｏピンを効率よく半導体メモリに割り当てることが出来ることから、効率的な多Ｉ／Ｏの半導体メモリの試験方法が得られる。

以下、図面を参照して本発明の実施形態について、詳細に説明する。

実施例１を、図１を参照して説明する。図１には、実施例１に係る試験方法を説明するブロック図を示す。図１のブロック図は、半導体メモリ１００、テスタ２００、マザーボード２０３、テストボード３００で構成される。図１に示す半導体メモリ１００は、Ｉ／Ｏビット数が４ビットの場合であるが、これらのＩ／Ｏビット数は特に限定されるものではない。

半導体メモリ１００は、出力するビット数に対応して４つのＩ／Ｏ端子（Ｉ／Ｏ―０〜３）を備え、そのＩ／Ｏ回路専用の電源（ＶｄｄＱ、ＶｓｓＱ）や、さらにクロックClockやアドレス端子を備えている。半導体メモリの入出力回路（Ｉ／Ｏ回路）には、他の内部回路に供給する通常電源（Ｖｄｄ、ＧＮＤ）とは別に入出力回路専用の電源ＶｄｄＱ、及び接地電源ＶｓｓＱが供給される。また半導体メモリ１００には図示していないが、コマンド端子、電源端子等の半導体メモリとして必要な端子を備えている。これらの機能、動作については一般的なメモリと同じであることから、その説明を省略する。

テスタ２００は、例えば制御信号２０２、テスタＩ／Ｏピン（Ｉ／Ｏ―０〜３、さらに図示していないがＩ／Ｏ―４〜ｎを備えているとする）、クロックClock、アドレス等の信号や、電源等を出力する。テスタ２００のテスタＩ／Ｏピンは、被測定回路から出力されるデータの良否を判定する機能を有している。これらの信号線は、テスタ２００から、例えばマザーボード２０３の配線を経由して、テストボード３００の配線、さらに半導体メモリの端子に接続される。テスタ２００の構成として、詳細構成は図示していないが、一般的なテスタ機能を備えているテスタであり、これらの機能、動作については一般的なテスタと同じであることからその説明を省略する。

テストボード３００は、半導体メモリを試験するテスタのマザーボード２０３に搭載され、セレクタ１０１、１０２と電流計５００を備えている。さらにテストボード３００には、例えば半導体メモリ１００を簡単に挿抜可能なようにソケットを備えることができる。セレクタ１０１は、半導体メモリＩ／Ｏ端子の接続先をデータ書き込み時にはテスタＩ／Ｏピンに接続し、データ読み出し時にはＩ／Ｏ間ショート配線に接続する。電流計５００は、半導体メモリの入出力回路専用接地電源と半導体メモリの内部回路用接地電源との間に直列接続され、貫通電流の有無を良否判定出力としてセレクタ１０２に出力する。セレクタ１０２は、電流計からの良否判定出力をデータ書き込み時には未接続とし、データ読み出し時にはテスタＩ／Ｏピンに接続する。これらのマザーボード２０３やテストボード３００の構成はテスタ２００により異なるが、本発明においては、例えばマザーボード２０３上にテストボード３００が３２個設置されているとする。

セレクタ１０１は、半導体メモリ１００のＩ／Ｏ端子（Ｉ／Ｏ―０〜３）に対応して設けられ、それぞれのメモリＩ／Ｏ端子の接続先を切り替える。セレクタ１０１のａピンはメモリＩ／Ｏ端子、ｂピンはＩ／Ｏ間ショート配線４０３、ｃピンはテスタＩ／Ｏピン、ｄピンはテスタからの制御信号２０２に接続されている。ｄピンの制御信号２０２によりａピンのメモリＩ／Ｏ端子を、ｂピンのＩ／Ｏ間ショート配線４０３又はｃピンのテスタＩ／Ｏピンに接続を切り替える。

半導体メモリの書き込み時には制御信号２０２はハイレベルとなり、ａピンのメモリＩ／Ｏ端子をｃピンのテスタＩ／Ｏピンに接続する。図１では、メモリのＩ／Ｏ端子（Ｉ／Ｏ―０〜３）に対応させて、同じ符号のテスタＩ／Ｏピン（Ｉ／Ｏ―０〜３）を割り付けている。半導体メモリの読み出し時には制御信号２０２はローレベルとなり、ａピンのメモリＩ／Ｏ端子をｂピンのＩ／Ｏ間ショート配線４０３に接続する。Ｉ／Ｏ間ショート配線４０３は、それぞれの半導体メモリ１００の全Ｉ／Ｏ端子（Ｉ／Ｏ―０〜３）の出力をショートする配線である。

セレクタ１０２は、電流計５００からの良否判定出力をテスタのＩ／Ｏピンに接続するか、非接続とするかを切り替える。セレクタ１０２はセレクタ１０１と同じピン構成であり、ａピンは電流計５００からの良否判定出力、ｂピンはテスタＩ／Ｏピン、ｃピンは未接続、ｄピンはテスタからの制御信号２０２に接続されている。ｄピンの制御信号２０２によりａピンの電流計５００からの良否判定出力を、ｂピンのテスタＩ／Ｏピンへの接続又はｃピンの未接続に切り替える。半導体メモリの書き込み時には制御信号２０２はハイレベルとなり、ａピンの電流計５００からの良否判定出力はｃピンの未接続となる。読み出し時には制御信号２０２はローレベルとなり、ａピンの電流計５００からの良否判定出力をテスタのＩ／Ｏピン（例えば、Ｉ／Ｏ―０）に接続する。

電流計５００は、Ｉ／Ｏ回路用接地電源（ＶｓｓＱ２０４）と内部回路用接地電源（ＧＮＤ２０５）の間に直列に接続される。Ｉ／Ｏ回路用接地電源ＶｓｓＱと内部回路用接地電源ＧＮＤの間に流れる貫通電流を測定する。読み出し時には、半導体メモリの各Ｉ／Ｏからの出力データはＩ／Ｏ間ショート配線４０３に短絡される。各Ｉ／Ｏからの出力データレベルが同じ場合には、Ｉ／Ｏ間ショート配線４０３には同一の出力レベルが供給され、貫通電流は発生しない。しかし各Ｉ／Ｏからの出力データレベルが異なる場合には、Ｉ／Ｏ間ショート配線４０３にはハイレベルとローレベルの異なる出力レベルが供給される。その結果Ｉ／Ｏ間ショート配線４０３に電位差が生じ、貫通電流が発生する。電流計５００は、その貫通電流の測定結果をハイ、もしくはロー（電流が流れればハイ、流れなければロー）の２値を良否判定出力として出力する。この良否判定出力を、テスタＩ／Ｏピンに出力し、テスタに結果を取り込ませ、半導体メモリの良否の判定を可能とする。

電流計５００からの良否判定出力は、それぞれの半導体メモリの良否の判定結果である。従って各テストボード３００の電流計５００からの良否判定出力を接続するテスタのＩ／Ｏピンは、それぞれ個別で、異なるＩ／Ｏピンとする必要がある。例えば、テストボード３００が３２個の場合には、図１に示すように図の左側のテストボード３００を１番目のテストボード、右側を２番目のテストボード、図示していないテストボードを順次３、４、〜３２番目のボードとする。１番目のテストボードからの出力はテスタのＩ／Ｏ―０ピン、２番目のテストボードからの出力はテスタのＩ／Ｏ―１ピン、最後の３２番目のテストボードからの出力はテスタのＩ／Ｏ―３１ピンにそれぞれ接続されている。このように、それぞれの半導体メモリの試験判定は１つのテスタＩ／Ｏピンにより行われることになる。例えば、テスタＩ／Ｏピンを２５６有するテスタで、２５６ビットのＩ／Ｏのメモリを測定する場合は現状では１個のメモリしか測定できない。しかし本発明では、３２個のメモリが同時測定可能であり、多Ｉ／Ｏのメモリの測定の効率化が図れる。

以下、この構成における半導体メモリの試験方法を説明する。最初に半導体メモリのメモリ領域にデータ書き込みを行う。書き込み時にはテスタ２００の制御信号２０２をハイレベルとし、セレクタ１０１により半導体メモリ１００の各メモリＩ／Ｏ端子（ａピン）は、それぞれテスタの対応するテスタＩ／Ｏピン（ｃピン）に接続される。書き込みは、一般的な半導体メモリの書き込みと同様であり、半導体メモリの個々のメモリＩ／Ｏに、テスタからのデータが入力され、メモリ領域に書き込みされる。同時測定される全ての半導体メモリに対し、同じデータ、アドレスを供給し書き込みする。半導体メモリの書き込みは、半導体メモリのＩ／Ｏビット単位に行われることから、メモリＩ／Ｏビット数に対応するテストＩ／Ｏピン数を割り付ける必要がある。しかし、１つのテストＩ／Ｏピンから書き込みする半導体メモリの数は適宜選択できる。

書き込み時にはセレクタ１０２は、電流計５００の良否判定出力とテスタ２００のＩ／Ｏピン間が未接続で、オープン状態である。従って、電流計５００の良否判定出力は、どこにも出力されない。ここで、例えば半導体メモリ１００に、読み出し時に同じ読み出しレベルとなるように、“オールハイ（all Ｈ）”のデータを書き込むとする。半導体メモリ１００の各Ｉ／Ｏは、それぞれ対応するテスタＩ／Ｏピンに接続されている。そのため通常の書き込みと同様に、アドレス、コマンドに従って、テスタＩ／Ｏピンからのデータが半導体メモリのメモリ領域に書き込まれる。

次に半導体メモリ１００の内部メモリ領域からデータ読み出しを行う。テスタ２００の制御信号２０２をローレベルとし、セレクタ１０１により半導体メモリ１００の各Ｉ／Ｏ端子（ａピン）の接続を切り替え、Ｉ／Ｏ間ショート配線４０３（ｂピン）に接続する。このときセレクタ１０２は、制御信号２０２がローレベルであることから、電流計５００の良否判定出力（ａピン）と、テスタ２００のＩ／Ｏピン（ｂピン）とを接続する。図においては左側のテストボード３００の良否判定出力はテスタＩ／Ｏピン（Ｉ／Ｏ−０）に、右側のテストボード３００の良否判定出力はテスタＩ／Ｏピン（Ｉ／Ｏ−１）に接続されている。

半導体メモリの書き込みデータは“オールハイ”である。そのため正常な半導体メモリからの出力レベルは、全てハイレベルである。従って、Ｉ／Ｏ間ショート配線４０３はハイレベルとなり、電位差がないため貫通電流が流れない。そのため電流計５００の良否判定出力としてローレベルが測定され、テスタのＩ／Ｏピンに読み出され、半導体メモリ１００は良品（Ｐａｓｓ）と判定される。このように、正常な半導体メモリの全Ｉ／Ｏから、書き込まれた同一のハイレベルが出力され、貫通電流は流れないことから、半導体メモリは良品と判定される。

一方、半導体メモリに異常があり、１つのＩ／Ｏからローレベルが出力されたとする。このとき、その異常が発生した半導体メモリのＩ／Ｏ間ショート配線４０３には、ハイレベルとローレベルの異なる電圧レベルが供給されることで貫通電流が流れる。Ｉ／Ｏ用接地電源（ＶｓｓＱ）と内部回路用接地電源（ＧＮＤ）間で流れる貫通電流は、電流計５００に検出される。電流計５００の良否判定出力はハイレベルとなり、テスタのＩ／Ｏピンに読み出される。半導体メモリは不良品（Ｆａｉｌ）と判定される。

多Ｉ／Ｏの半導体メモリであっても、半導体メモリのＩ／ＯをＩ／Ｏ間ショート配線にまとめて短絡させ、貫通電流の有無を良否判定出力として、１つのテスタＩ／Ｏピンを使って判定する。それぞれの半導体メモリにおける良否判定出力を、それぞれ異なるテスタＩ／Ｏピンに割り当てることで、それぞれの半導体メモリの良否が判定できる。従って、多Ｉ／Ｏの半導体メモリであっても、１つのテスタＩ／Ｏピンを使って半導体メモリの良否が判定でき、多くの半導体メモリを同時測定することが可能となる。

また上記説明では、半導体メモリにデータ“オールハイ”を書き込む場合を説明したが、データ“オールロー”として、同様に半導体メモリにおける個々の良否判定が可能である。本実施例においては、半導体メモリの同一アドレスで、同時に書き込み・読み出しされるＩ／Ｏのデータを、“ハイ”又は“ロー”の同一レベルとすればよい。Ｉ／Ｏからの出力データが、同一レベルであれば同じ半導体メモリのＩ／Ｏ同士をＩ／Ｏ間ショート配線に短絡した場合も、その出力レベルは同一レベルであり、貫通電流は流れない。しかし半導体メモリに異常があり、同じ半導体メモリのいずれかのＩ／Ｏが異なる出力レベルの場合には、Ｉ／Ｏ間ショート配線内で電位差が生じ、貫通電流が発生する。その貫通電流の有無を検出することで、半導体メモリの動作試験における良否判定が可能となる。

現状のテスタでは、複数の半導体メモリを同時測定する場合、テスタのＩ／Ｏピンを同時測定するメモリのＩ／Ｏ数（メモリ個数ｘビット数）に対応して割り付けることで、測定を行っている。本実施例では、データ書き込み時には、テスタのＩ／ＯピンをメモリＩ／Ｏのビット数に対応して割り付ける。しかし、データ読み出し時には、メモリＩ／Ｏをまとめて、Ｉ／Ｏ間ショート配線に短絡させる。半導体メモリ毎に、Ｉ／Ｏ間ショート配線の貫通電流を検出し、その結果を良否判定出力として、１つのテスタＩ／Ｏピンに出力する。半導体メモリの試験結果はＩ／Ｏ間ショート配線の貫通電流として、１つのテスタＩ／Ｏピンに出力することで半導体メモリの良否を判定する。このため、テスタのＩ／ＯピンをメモリＩ／Ｏ数分使用することなく、１つのテスタＩ／Ｏピンにより試験可能としている。そのため使用しないテスタＩ／Ｏピンを他のメモリに割り当てることで、測定の効率化を図ることができる。

実施例２を、図２を参照して説明する。図２には、実施例２に係る試験方法を説明するブロック図を示す。半導体メモリの試験では様々なデータパターンを書き込む必要があり、実施例２は、その様々なデータパターンを書き込み可能にしている。図２に示す半導体メモリ１００の入出力回路部は、ラッチ回路４００、排他的論理和（ＥＸＯＲゲート）４０１、出力バッファ４０２、入力バッファ（図示せず）から構成される。本実施例における入出力回路部は、通常の半導体メモリが備えている出力バッファ４０２と入力バッファの他に、さらにラッチ回路４００とＥＸＯＲゲート４０１を備えている。

追加されたラッチ回路４００とＥＸＯＲゲート４０１は、通常の書き込み／読み出し動作においては、使用されない。従って通常動作時には、ＥＸＯＲゲートとラッチ回路は非活性状態である。すなわち通常動作時には、ＥＸＯＲゲートは非活性で、メモリ内部からの読み出しデータは入力Ａから直接出力バッファ４０２に入力される。半導体メモリを試験する場合には、例えばテストモード信号によりラッチ回路４００と、ＥＸＯＲゲート４０１とを活性化し、動作させる。以下の説明は、通常動作時の説明は省略し、試験モードの状態で、すなわちラッチ回路４００と、ＥＸＯＲゲート４０１とが活性化された状態にあるとして説明する。

半導体メモリ１００の入出力回路部では、読み出し時には内部メモリ領域からの読み出しデータが出力され、書き込み時には書き込みデータが入力される。読み出しデータは、出力バッファ４０２から出力され、書き込みデータは、図示していない入力バッファに取り込まれる。ラッチ回路４００の入力は、半導体メモリのＩ／Ｏ端子に接続され、その出力はＥＸＯＲゲート４０１の入力Ｂに接続されている。ＥＸＯＲゲート４０１の入力Ａには、半導体メモリ内部からの読み出しデータが入力される。ＥＸＯＲゲート４０１の入力Ｂには、ラッチ回路４００にラッチされている期待値が入力される。ＥＸＯＲゲート４０１は、半導体メモリ内部からの読み出しデータとラッチ回路４００からの期待値データとが入力され、両者の出力レベルが一致しているかどうかの判定結果を出力バッファ４０２に出力する。その判定結果が、出力バッファ４０２から出力データとして、メモリＩ／Ｏ端子に出力される。

本実施例における試験動作時の半導体メモリのＩ／Ｏ端子からの出力データは、メモリ内部のメモリ領域からの読み出しデータではなく、その読み出しデータと期待値データが一致しているかどうかの判定結果である。この点が実施例１と異なる点である。その他テスタ２００、テストボード３００及びその構成部品セレクタや電流計５００の構成接続は実施例１（図１）と同様であり、実施例１と同じ符号で表示し、その説明は省略する。

半導体メモリのＩ／Ｏ端子は、セレクタ１０１のａピンに接続され、セレクタ１０１のｂピン（Ｉ／Ｏ間ショート配線４０３）と、ｃピン（テスタＩ／Ｏピン）とのどちらかに、切り替え接続される。半導体メモリの書き込み時には、セレクタ１０１のａピン（メモリＩ／Ｏ端子）をｃピン（テスタＩ／Ｏピン）に接続させる。テスタＩ／Ｏピンから、入力バッファ（不図示）を経由して、それぞれのメモリ領域にデータを書き込むとともに、そのデータを期待値としてラッチ４００に書き込む。

読み出し時には、セレクタ１０１のａピン（メモリＩ／Ｏ端子）はｂピン（Ｉ／Ｏ間ショート配線４０３）に接続され、メモリＩ／Ｏ端子同士を短絡する。このときＥＸＯＲゲート４０１の入力には、入力Ａとして半導体メモリ内部からの読み出しデータ、入力Ｂとして書き込み時にラッチ回路４００に取り込まれた期待値データとが入力され、両方のデータが同一レベルであるかどうかが判定される。ＥＸＯＲゲート４０１から読み出しデータと期待値データとが同じ出力レベルであればローレベル、読み出しデータと期待値データとが異なる出力レベルであればハイレベルが出力される。ＥＸＯＲゲート４０１からの出力は、出力バッファ４０２から出力データとして、セレクタ１０１のａピンに出力される。

正常な半導体メモリであれば半導体メモリ内部からの読み出しデータと、期待値データとが同じレベルであり、ＥＸＯＲゲートや出力バッファからの出力はいずれもローレベルが出力される。そのためＩ／Ｏ間ショート配線４０３もローレベルとなり、同一レベルとなり貫通電流が流れない。従って電流計の良否判定出力はローレベルで、半導体メモリは良品判定される。しかし、異常な半導体メモリであれば、いずれかのＩ／Ｏ端子で半導体メモリ内部からの読み出しデータと、期待値データとが異なり、ＥＸＯＲゲート４０１の出力がハイレベルとなる。Ｉ／Ｏ間ショート配線にハイレベルとローレベルが混在し、Ｉ／Ｏ間ショート配線に電位差が生じ、貫通電流が発生する。この貫通電流の発生により、電流計５００の良否判定出力はハイレベルとなり、半導体メモリは不良品判定される。このように実施例１と同様に、電流計５００の良否判定出力により半導体メモリの良否判定が行われる。

ここでラッチ４００へのデータ取り込みは、例えば入出力回路部と同様に入出力データストローブ信号（ＤＱＳ）に同期してラッチし、取り込むことができる。また１つのラッチに複数データをラッチさせる場合には、書き込み順にデータをラッチし、読み出し時にも、書き込み時と同じアドレス順に読み出し、ＥＸＯＲゲートに出力する。この場合にはラッチしたデータを、ラッチした順に入出力データストローブ信号（ＤＱＳ）に同期して順次出力することができる。しかし、これらの期待値の取り込み・読み出し順は、特に限定されるものではなく、ラッチする期待値のビット数、期待値の取り込み・読み出し順等は適宜選択することができる。

本実施例においては、書き込み時には半導体メモリのＩ／Ｏビット数に対応してテスタのＩ／Ｏピンを割り当て、半導体メモリにデータを書き込む、と同時にラッチ回路にそのデータを期待値としてラッチする。読み出し時には、半導体メモリからの読み出しデータと、ラッチ回路の期待値を比較判定し、判定結果をＩ／Ｏ端子に出力する。各半導体メモリのＩ／Ｏ端子をまとめてＩ／Ｏ間ショート配線に短絡させる。半導体メモリ毎に、Ｉ／Ｏ間ショート配線の貫通電流を検出し良否判定出力として、テスタの１つのＩ／Ｏピンに出力し、半導体メモリの良否を判定する。このようにして実施例１と同様に、テスタのＩ／ＯピンをメモリＩ／Ｏ数分使用することなく、１つのテスタＩ／Ｏピンにより試験可能としている。そのため使用しないテスタＩ／Ｏピンを他のメモリに割り付けることで、測定の効率化を図ることができる。

本発明によれば、半導体メモリの良否判定を各メモリＩ／Ｏからの出力データではなく、各メモリＩ／Ｏからの出力データが同一レベルであるかどうかの良否判定出力を用いて半導体メモリの良否を判定する。１つの半導体メモリに対して、１つのテスタＩ／Ｏピンにより半導体メモリの良否を判定することができる。このようにテスタＩ／Ｏピンを効率よく半導体メモリのＩ／Ｏに割り当てることが出来ることから、半導体メモリの試験時に、同時測定するメモリ個数を多くできる。またテスタＩ／Ｏピンの少ない安価なテスタを使用して、試験することも可能となり、試験コストが低減できる。このように本発明によれば、低コストで、効率よく試験する試験方法が実現できる。また、本発明の試験方法に好適な半導体メモリや、テストボードが得られる。

以上、実施形態例を参照して本願発明を説明したが、本願発明は上記の実施形態例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができる。

本発明の実施例１における試験方法を説明するブロック図である。 本発明の実施例２における試験方法を説明するブロック図である。

符号の説明

１００ 半導体メモリ
１０１、１０２ セレクタ
２００ テスタ
２０２ 制御信号
２０３ マザーボード
２０４ ＶｓｓＱ
２０５ ＧＮＤ
３００ テストボード
４００ ラッチ
４０１ 排他的論理和（ＥＸＯＲゲート）
４０２ 出力バッファ
４０３ Ｉ／Ｏ間ショート配線
５００ 電流計

Claims (13)

1. それぞれのメモリＩ／Ｏからの出力データが同一出力レベルであるかどうかを判定し、その出力を良否判定出力として半導体メモリの良否を判定することを特徴とする多Ｉ／Ｏの半導体メモリの試験方法。
2. 前記良否判定出力は、前記メモリＩ／Ｏからの出力データをそれぞれ短絡し、その短絡した配線に流れる貫通電流の有無によって決まることを特徴とする請求項１に記載の多Ｉ／Ｏの半導体メモリの試験方法。
3. 半導体メモリへのデータ書き込みは、それぞれのメモリＩ／Ｏに同時に読み出される出力データが同一出力レベルとなるように書き込むことを特徴とする請求項１又は２に記載の多Ｉ／Ｏの半導体メモリの試験方法。
4. 半導体メモリへのデータ書き込み時に、書き込みデータをメモリ領域に書き込むとともに、期待値としてラッチし、データ読み出し時にメモリ領域からの読み出しデータと前記期待値とを比較判定した結果を前記メモリＩ／Ｏからの出力データとして、出力することを特徴とする請求項１又は２に記載された多Ｉ／Ｏの半導体メモリの試験方法。
5. 半導体メモリの入出力回路専用接地電源と内部回路用接地電源間に設けた電流計により、前記良否判定出力を出力することを特徴とする請求項１乃至４のいずれかに記載された多Ｉ／Ｏの半導体メモリの試験方法。
6. 第１のセレクタがテスタからの制御信号に基づいて、前記メモリＩ／Ｏの接続先を、データ書き込み時には対応するテスタＩ／Ｏピンとし、データ読み出し時にはＩ／Ｏ間ショート配線に接続するように切り替えることを特徴とする請求項１乃至５のいずれかに記載された多Ｉ／Ｏの半導体メモリの試験方法。
7. 第２のセレクタがテスタからの制御信号に基づいて、前記良否判定出力の接続先を書き込み時には未接続とし、読み出し時にはテスタＩ／Ｏピンに接続することを特徴とする請求項１乃至６のいずれかに記載された多Ｉ／Ｏの半導体メモリの試験方法。
8. 入出力回路の出力バッファの前段に設けられた排他的論理和ゲートと、ラッチ回路とを備え、
   データ書き込み時に、前記ラッチ回路がテスタＩ／Ｏピンから入力されるデータを期待値としてラッチし、データ読み出し時に、前記排他的論理和ゲートが入力される半導体メモリ内部からの読み出しデータと前記ラッチ回路からの期待値とが一致するかどうかを比較判定し、その判定結果を前記出力バッファから出力することを特徴とする多Ｉ／Ｏの半導体メモリ。
9. 前記ラッチ回路は、半導体メモリの入出力データストローブ信号に基づいてデータの出し入れをすることを特徴とする請求項８に記載の多Ｉ／Ｏの半導体メモリ。
10. 前記排他的論理和ゲートとラッチ回路は、テストモード信号により通常動作時には非活性化され、試験時には活性化されることを特徴とする請求項８又は９に記載の多Ｉ／Ｏの半導体メモリ。
11. 半導体メモリを試験するテスタのマザーボード上に搭載されたテストボードであって、メモリＩ／Ｏの接続先をデータ書き込み時にはテスタＩ／Ｏピンに接続し、データ読み出し時にはＩ／Ｏ間ショート配線に接続する第１セレクタと、半導体メモリの入出力回路専用接地電源と半導体メモリの内部回路用接地電源との間に直列接続された電流計と、前記電流計からの良否判定出力をデータ書き込み時には未接続とし、データ読み出し時にはテスタＩ／Ｏピンに接続する第２セレクタとを備えたことを特徴とする多Ｉ／Ｏの半導体メモリ用のテストボード。
12. 前記電流計は、データ読み出し時に前記Ｉ／Ｏ間ショート配線に発生する貫通電流の有無を良否判定出力として出力することを特徴とする請求項１１に記載の多Ｉ／Ｏの半導体メモリ用のテストボード。
13. 前記第１及び第２セレクタは、テスタからの制御信号によりそれぞれの接続先を切り替えることを特徴とする請求項１１又は１２に記載された多Ｉ／Ｏの半導体メモリのテストボード。

Images