JPH05182472A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPH05182472A JPH05182472A JP3347552A JP34755291A JPH05182472A JP H05182472 A JPH05182472 A JP H05182472A JP 3347552 A JP3347552 A JP 3347552A JP 34755291 A JP34755291 A JP 34755291A JP H05182472 A JPH05182472 A JP H05182472A
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Abstract
(57)【要約】
【目的】 コンテント・アドレッサブル・メモリにおけ
る消費電力の低減及び高速動作を可能にする。 【構成】 データの読み出し書込用のＲＡＭ回路部１
と、サーチ動作用のデータ一致判定回路部２と、アドレ
ス線１１と、一致線１２と、ディジィット線１３，１
４，１９，２０とを有する。ディジィット線はＲＡＭデ
ータ用ディジィット線１３，１４と、サーチデータ用デ
ィジィット線１９，２０とに夫々独立して構成されてい
る。これにより、ディジィット線に接続される拡散容量
が減少し、動作速度が速くなる。また、各動作により、
ディジィット線のプリチャージ方法を任意に設定するこ
とが可能となり、不要な回路を切り離して動作させるこ
とができる。この結果、消費電力が低減される。
る消費電力の低減及び高速動作を可能にする。 【構成】 データの読み出し書込用のＲＡＭ回路部１
と、サーチ動作用のデータ一致判定回路部２と、アドレ
ス線１１と、一致線１２と、ディジィット線１３，１
４，１９，２０とを有する。ディジィット線はＲＡＭデ
ータ用ディジィット線１３，１４と、サーチデータ用デ
ィジィット線１９，２０とに夫々独立して構成されてい
る。これにより、ディジィット線に接続される拡散容量
が減少し、動作速度が速くなる。また、各動作により、
ディジィット線のプリチャージ方法を任意に設定するこ
とが可能となり、不要な回路を切り離して動作させるこ
とができる。この結果、消費電力が低減される。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路に関
し、特に、消費電力の低減及び高速動作を実現したコン
テント・アドレッサブル・メモリに関する。
し、特に、消費電力の低減及び高速動作を実現したコン
テント・アドレッサブル・メモリに関する。
【０００２】
【従来の技術】図３はサーチ機能を有する従来のコンテ
ント・アドレッサブル・メモリ（Content Addressable
Memory；以下、ＣＡＭという）回路を示すもので、デ
ータ照合用Ｎｃｈトランジスタ２５，２６のソース電極
は、ディジィット線２３，２４に接続され、また、各ド
レイン電極は一致線駆動用Ｎｃｈトランジスタ２７のゲ
ート電極に接続されている。但し、符号２１，２２は夫
々アドレス線及び一致線を示す。
ント・アドレッサブル・メモリ（Content Addressable
Memory；以下、ＣＡＭという）回路を示すもので、デ
ータ照合用Ｎｃｈトランジスタ２５，２６のソース電極
は、ディジィット線２３，２４に接続され、また、各ド
レイン電極は一致線駆動用Ｎｃｈトランジスタ２７のゲ
ート電極に接続されている。但し、符号２１，２２は夫
々アドレス線及び一致線を示す。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＣＡＭでは、ランダム・アクセス・メモリ（Random Ac
cess Memory；以下、ＲＡＭという）としての動作時、
つまりデータの書き込み及び読みだし動作の際、サーチ
動作用の回路であるデータ一致判定回路部４のデータ照
合用Ｎｃｈトランジスタ２５，２６及び一致線駆動用Ｎ
ｃｈトランジスタ２７もＯＮ状態となるため、消費電力
が大きくなるという問題点がある。これは、以下に示す
動作によるものである。
ＣＡＭでは、ランダム・アクセス・メモリ（Random Ac
cess Memory；以下、ＲＡＭという）としての動作時、
つまりデータの書き込み及び読みだし動作の際、サーチ
動作用の回路であるデータ一致判定回路部４のデータ照
合用Ｎｃｈトランジスタ２５，２６及び一致線駆動用Ｎ
ｃｈトランジスタ２７もＯＮ状態となるため、消費電力
が大きくなるという問題点がある。これは、以下に示す
動作によるものである。
【０００４】図３に示す従来のＣＡＭ回路において、ハ
イインピーダンス防止用Ｎｃｈトランジスタ２８はサー
チ動作の際、一致線駆動用Ｎｃｈトランジスタ２７がＯ
ＦＦ状態となった場合、一致線２２がハイインピーダン
ス状態になるのを防ぐため、一致線２２をハイクランプ
する高抵抗の役目をしている。
イインピーダンス防止用Ｎｃｈトランジスタ２８はサー
チ動作の際、一致線駆動用Ｎｃｈトランジスタ２７がＯ
ＦＦ状態となった場合、一致線２２がハイインピーダン
ス状態になるのを防ぐため、一致線２２をハイクランプ
する高抵抗の役目をしている。
【０００５】ここで、ＲＡＭとしての動作であるデータ
の書き込みについて考える。入力データ６に高電位レベ
ル（以下、“Ｈレベル”と記す）が入力された場合、デ
ィジィット線２３は“Ｈレベル”、ディジィット線２４
は低電位レベル（以下、“Ｌレベル”と記す）となる。
この結果、ＲＡＭ回路部内にデータが保持されるが、同
時にデータ一致判定回路部４のデータ照合用Ｎｃｈトラ
ンジスタ２５もＯＮ状態となる。従って、一致線駆動用
Ｎｃｈトランジスタ２７がＯＮ状態となり、一致線２２
は“Ｌレベル”となる。しかし、ハイインピーダンス防
止用Ｎｃｈトランジスタ２８は常時ＯＮ状態であること
から、その結果としてハイインピーダンス防止用Ｎｃｈ
トランジスタ２８から一致線駆動用Ｎｃｈトランジスタ
２７に貫通電流が流れる。この結果、ＲＡＭとしての動
作の際に消費電力が大きくなる。換言すると、消費電力
が大きい原因としては、ＲＡＭとしての動作であるにも
かかわらず、サーチ動作用であるデータ一致判定回路部
４も動作してしまうことが考えられ、これが大きな問題
となっている。
の書き込みについて考える。入力データ６に高電位レベ
ル（以下、“Ｈレベル”と記す）が入力された場合、デ
ィジィット線２３は“Ｈレベル”、ディジィット線２４
は低電位レベル（以下、“Ｌレベル”と記す）となる。
この結果、ＲＡＭ回路部内にデータが保持されるが、同
時にデータ一致判定回路部４のデータ照合用Ｎｃｈトラ
ンジスタ２５もＯＮ状態となる。従って、一致線駆動用
Ｎｃｈトランジスタ２７がＯＮ状態となり、一致線２２
は“Ｌレベル”となる。しかし、ハイインピーダンス防
止用Ｎｃｈトランジスタ２８は常時ＯＮ状態であること
から、その結果としてハイインピーダンス防止用Ｎｃｈ
トランジスタ２８から一致線駆動用Ｎｃｈトランジスタ
２７に貫通電流が流れる。この結果、ＲＡＭとしての動
作の際に消費電力が大きくなる。換言すると、消費電力
が大きい原因としては、ＲＡＭとしての動作であるにも
かかわらず、サーチ動作用であるデータ一致判定回路部
４も動作してしまうことが考えられ、これが大きな問題
となっている。
【０００６】一方、従来のＣＡＭ回路は、ＲＡＭとして
の動作であるデータの書き込み及び読み出しの動作速度
並びにサーチ動作であるデータの照合の動作速度が通常
のＲＡＭに比して遅いという問題点もある。
の動作であるデータの書き込み及び読み出しの動作速度
並びにサーチ動作であるデータの照合の動作速度が通常
のＲＡＭに比して遅いという問題点もある。
【０００７】これはディジィット線２３，２４にＲＡＭ
回路部３の拡散容量の他にＣＡＭ特有のデータ一致判定
回路部４、つまり、データ照合用Ｎｃｈトランジスタ２
５，２６の拡散容量が接続され、ディジィット線の負荷
容量が大きくなっており、この結果、ディジィット線の
動作速度が遅くなるという問題点もあった。
回路部３の拡散容量の他にＣＡＭ特有のデータ一致判定
回路部４、つまり、データ照合用Ｎｃｈトランジスタ２
５，２６の拡散容量が接続され、ディジィット線の負荷
容量が大きくなっており、この結果、ディジィット線の
動作速度が遅くなるという問題点もあった。
【０００８】従来のＣＡＭ回路による一例として、３２
ワーズ×２６ビットのＣＡＭ回路構成の消費電力及びＲ
ＡＭ動作におけるデータ読み出し速度を求めた結果、夫
々、12.5mW、9.1nsであった。
ワーズ×２６ビットのＣＡＭ回路構成の消費電力及びＲ
ＡＭ動作におけるデータ読み出し速度を求めた結果、夫
々、12.5mW、9.1nsであった。
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、ＲＡＭ動作的の消費電力を低減することが
でき、ＲＡＭ動作及びサーチ動作の速度を高速化するこ
とができる半導体メモリ回路を提供することを目的とす
る。
のであって、ＲＡＭ動作的の消費電力を低減することが
でき、ＲＡＭ動作及びサーチ動作の速度を高速化するこ
とができる半導体メモリ回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明に係る半導体メモ
リ回路は、ランダム・アクセス・メモリにメモリの保存
内容と入力データを照合するサーチ機能を有したコンテ
ント・アドレッサブル・メモリにおいて、データの読み
出し書き出し用のＲＡＭ回路部と、サーチ動作用のデー
タ一致判定回路部と、前記ＲＡＭ回路部及びデータ一致
判定回路部に接続されるアドレス線、一致線及びディジ
ィット線とを有し、前記ディジィット線はＲＡＭデータ
用ディジィット線とサーチデータ用ディジィット線とが
相互に独立して構成されていることを特徴とする。
リ回路は、ランダム・アクセス・メモリにメモリの保存
内容と入力データを照合するサーチ機能を有したコンテ
ント・アドレッサブル・メモリにおいて、データの読み
出し書き出し用のＲＡＭ回路部と、サーチ動作用のデー
タ一致判定回路部と、前記ＲＡＭ回路部及びデータ一致
判定回路部に接続されるアドレス線、一致線及びディジ
ィット線とを有し、前記ディジィット線はＲＡＭデータ
用ディジィット線とサーチデータ用ディジィット線とが
相互に独立して構成されていることを特徴とする。
【００１１】
【作用】本発明においては、ディジィット線をＲＡＭデ
ータ用と、サーチデータ用に分割したため、ディジィッ
ト線に接続される拡散容量が減少し、動作速度が速くな
る。また、ディジィット線のプリチャージ方法を任意に
設定できるので、不要な回路を切り離して動作させるこ
とができる。このため、消費電力も低減される。
ータ用と、サーチデータ用に分割したため、ディジィッ
ト線に接続される拡散容量が減少し、動作速度が速くな
る。また、ディジィット線のプリチャージ方法を任意に
設定できるので、不要な回路を切り離して動作させるこ
とができる。このため、消費電力も低減される。
【００１２】
【実施例】次に本発明の実施例について、添付の図面を
参照して説明する。
参照して説明する。
【００１３】図１は本発明の実施例に係るＣＡＭ回路を
示す回路図である。図１に示すように、本実施例の半導
体メモリ回路においては、ＲＡＭデータ用ディジィット
線１３と、このディジィット線１３と同一信号であるサ
ーチデータ用ディジィット線１９と、ＲＡＭデータ用デ
ィジィット線１４と、このディジィット線１４と同一信
号であるサーチデータ用ディジィット線２０とが配置さ
れており、ＲＡＭデータ用ディジィット線１３，１４は
ＲＡＭ回路部に接続され、サーチデータ用ディジィット
線１９，２０はデータ一致判定回路部に接続されてい
る。なお、符号１５，１６はデータ照合用Ｎｃｈトラン
ジスタであり、符号１７，１８は夫々一致線駆動用Ｎｃ
ｈトランジスタ及びハイインピーダンス防止用Ｎｃｈト
ランジスタを示す。
示す回路図である。図１に示すように、本実施例の半導
体メモリ回路においては、ＲＡＭデータ用ディジィット
線１３と、このディジィット線１３と同一信号であるサ
ーチデータ用ディジィット線１９と、ＲＡＭデータ用デ
ィジィット線１４と、このディジィット線１４と同一信
号であるサーチデータ用ディジィット線２０とが配置さ
れており、ＲＡＭデータ用ディジィット線１３，１４は
ＲＡＭ回路部に接続され、サーチデータ用ディジィット
線１９，２０はデータ一致判定回路部に接続されてい
る。なお、符号１５，１６はデータ照合用Ｎｃｈトラン
ジスタであり、符号１７，１８は夫々一致線駆動用Ｎｃ
ｈトランジスタ及びハイインピーダンス防止用Ｎｃｈト
ランジスタを示す。
【００１４】次に、本実施例に係るＣＡＭ回路の動作に
ついて説明する。上述の如く同一信号であるＲＡＭデー
タ用ディジィット線１３，１４とサーチデータ用ディジ
ィット線１９，２０とを夫々独立して設けることによ
り、ＲＡＭ動作の際の低消費電力化及びＲＡＭ動作及び
サーチ動作の高速化を実現できる。これは、以下に示す
動作によるものである。
ついて説明する。上述の如く同一信号であるＲＡＭデー
タ用ディジィット線１３，１４とサーチデータ用ディジ
ィット線１９，２０とを夫々独立して設けることによ
り、ＲＡＭ動作の際の低消費電力化及びＲＡＭ動作及び
サーチ動作の高速化を実現できる。これは、以下に示す
動作によるものである。
【００１５】ＲＡＭ動作であるデータの書き込み及びデ
ータの読み出しの場合、サーチデータ用ディジィット線
１９，２０を常に“Ｌレベル”にプリチャージしておく
ことにより、データ一致判定回路部の一致線駆動用Ｎｃ
ｈトランジスタ１７は完全にＯＦＦ状態となりハイイン
ピーダンス防止用Ｎｃｈトランジスタ１８を介して一致
線駆動用Ｎｃｈトランジスタ１７へ流れる貫通電流を防
止することができ、この結果、ＲＡＭ動作時における消
費電力を著しく削減することができる。また、ディジィ
ット線をＲＡＭデータ用ディジィット線と、サーチデー
タ用ディジィット線とに分割したことにより、各ディジ
ィット線に接続される拡散容量も半減される。この結
果、ＲＡＭ動作であるデータの書き込み速度、読み出し
速度及びサーチ動作であるデータの照合動作速度を著し
く高速化することができる。
ータの読み出しの場合、サーチデータ用ディジィット線
１９，２０を常に“Ｌレベル”にプリチャージしておく
ことにより、データ一致判定回路部の一致線駆動用Ｎｃ
ｈトランジスタ１７は完全にＯＦＦ状態となりハイイン
ピーダンス防止用Ｎｃｈトランジスタ１８を介して一致
線駆動用Ｎｃｈトランジスタ１７へ流れる貫通電流を防
止することができ、この結果、ＲＡＭ動作時における消
費電力を著しく削減することができる。また、ディジィ
ット線をＲＡＭデータ用ディジィット線と、サーチデー
タ用ディジィット線とに分割したことにより、各ディジ
ィット線に接続される拡散容量も半減される。この結
果、ＲＡＭ動作であるデータの書き込み速度、読み出し
速度及びサーチ動作であるデータの照合動作速度を著し
く高速化することができる。
【００１６】ここで、本実施例のＣＡＭ回路において、
従来のＣＡＭ回路と同じ３２ワード×２６ビットのＣＡ
Ｍ回路構成の消費電力及びＲＡＭ動作におけるデータの
読み出し速度を回路パラメータ条件を同一にして測定し
た結果、夫々4.3mW，6.1nsであった。
従来のＣＡＭ回路と同じ３２ワード×２６ビットのＣＡ
Ｍ回路構成の消費電力及びＲＡＭ動作におけるデータの
読み出し速度を回路パラメータ条件を同一にして測定し
た結果、夫々4.3mW，6.1nsであった。
【００１７】次に、本発明の他の実施例について図２を
参照して説明する。この図２もＣＡＭ回路を示す回路図
である。本実施例の半導体メモリ回路は、データ照合用
Ｎｃｈトランジスタ３６，３７がＰｃｈトランジスタ及
びＮｃｈトランジスタを互いに抱き合わせる形で構成さ
れている。ここで入力データ４２に“Ｈレベル”が入力
された場合のサーチ動作について考える。入力データ４
２に電源電圧と同じ“Ｈレベル”が入力されると、サー
チデータ用ディジィット線４０は電源電圧と同じ“Ｈレ
ベル”となる。この結果、一致線駆動用Ｎｃｈトランジ
スタ３８のゲート電圧は“Ｈレベル”となるが、データ
照合用Ｎｃｈトランジスタ３６，３７をＰｃｈ，Ｎｃｈ
ペアのトランスファゲートにすることにより、一致線駆
動用Ｎｃｈトランジスタ３８のゲート電圧はＮｃｈトラ
ンジスタ一段落ちの電源電圧になることなく、電源電圧
と同じ“Ｈレベル”となる。この結果、一致線駆動用Ｎ
ｃｈトランジスタ３８は完全にＯＮ状態となるため、一
致線３３が“Ｌレベル”に遷移する時間が短縮され、そ
の結果として、サーチ動作における動作速度が更に向上
する。
参照して説明する。この図２もＣＡＭ回路を示す回路図
である。本実施例の半導体メモリ回路は、データ照合用
Ｎｃｈトランジスタ３６，３７がＰｃｈトランジスタ及
びＮｃｈトランジスタを互いに抱き合わせる形で構成さ
れている。ここで入力データ４２に“Ｈレベル”が入力
された場合のサーチ動作について考える。入力データ４
２に電源電圧と同じ“Ｈレベル”が入力されると、サー
チデータ用ディジィット線４０は電源電圧と同じ“Ｈレ
ベル”となる。この結果、一致線駆動用Ｎｃｈトランジ
スタ３８のゲート電圧は“Ｈレベル”となるが、データ
照合用Ｎｃｈトランジスタ３６，３７をＰｃｈ，Ｎｃｈ
ペアのトランスファゲートにすることにより、一致線駆
動用Ｎｃｈトランジスタ３８のゲート電圧はＮｃｈトラ
ンジスタ一段落ちの電源電圧になることなく、電源電圧
と同じ“Ｈレベル”となる。この結果、一致線駆動用Ｎ
ｃｈトランジスタ３８は完全にＯＮ状態となるため、一
致線３３が“Ｌレベル”に遷移する時間が短縮され、そ
の結果として、サーチ動作における動作速度が更に向上
する。
【００１８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、論理回路数を増加することなく、ＲＡＭ回路部及
びデータ一致判定回路部を独立させることが可能となっ
たため、ＲＡＭ動作時の消費電力は従来の12.5mWから本
発明は4.3mWに65％低減され、また、ＲＡＭ動作及びサ
ーチ動作のデータ読み出し速度は従来の9.1msから本発
明は6.1msに30％短縮され、低消費電力及び高速化を極
めて容易に達成することができる。
れば、論理回路数を増加することなく、ＲＡＭ回路部及
びデータ一致判定回路部を独立させることが可能となっ
たため、ＲＡＭ動作時の消費電力は従来の12.5mWから本
発明は4.3mWに65％低減され、また、ＲＡＭ動作及びサ
ーチ動作のデータ読み出し速度は従来の9.1msから本発
明は6.1msに30％短縮され、低消費電力及び高速化を極
めて容易に達成することができる。
【図１】本発明の実施例に係るＣＡＭ回路を示す回路図
である。
である。
【図２】本発明の他の実施例に係るＣＡＭ回路を示す回
路図である。
路図である。
【図３】従来のＣＡＭ回路を示す回路図である。
１，３，３０；ＲＡＭ回路部 ２，４，３１；データ一致判定回路部 ５，６，４２；入力データ １１，２１，３２；アドレス線 １２，２２，３３；一致線 ２３，２４；ディジィット線 １３，１４，３４，３５；ＲＡＭデータ用ディジィット
線 １９，２０，４０，４１；サーチデータ用ディジィット
線 １５，１６，２５，２６，３６，３７；データ照合用Ｎ
ｃｈトランジスタ １７，２７，３８；一致線駆動用Ｎｃｈトランジスタ １８，２８，３９；ハイインピーダンス防止用Ｎｃｈト
ランジスタ
線 １９，２０，４０，４１；サーチデータ用ディジィット
線 １５，１６，２５，２６，３６，３７；データ照合用Ｎ
ｃｈトランジスタ １７，２７，３８；一致線駆動用Ｎｃｈトランジスタ １８，２８，３９；ハイインピーダンス防止用Ｎｃｈト
ランジスタ
Claims (1)
- 【請求項１】 ランダム・アクセス・メモリにメモリの
保存内容と入力データを照合するサーチ機能を有したコ
ンテント・アドレッサブル・メモリにおいて、データの
読み出し書き出し用のＲＡＭ回路部と、サーチ動作用の
データ一致判定回路部と、前記ＲＡＭ回路部及びデータ
一致判定回路部に接続されるアドレス線、一致線及びデ
ィジィット線とを有し、前記ディジィット線はＲＡＭデ
ータ用ディジィット線とサーチデータ用ディジィット線
とが相互に独立して構成されていることを特徴とする半
導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3347552A JPH05182472A (ja) | 1991-12-27 | 1991-12-27 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3347552A JPH05182472A (ja) | 1991-12-27 | 1991-12-27 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182472A true JPH05182472A (ja) | 1993-07-23 |
Family
ID=18391003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3347552A Pending JPH05182472A (ja) | 1991-12-27 | 1991-12-27 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05182472A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6754865B2 (en) * | 2000-07-05 | 2004-06-22 | Renesas Technologyy Corp. | Integrated circuit |
| KR100521316B1 (ko) * | 1997-11-20 | 2006-01-12 | 삼성전자주식회사 | 연상 메모리 셀들을 갖는 반도체 메모리 장치 및그 장치의 탐색 방법 |
-
1991
- 1991-12-27 JP JP3347552A patent/JPH05182472A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100521316B1 (ko) * | 1997-11-20 | 2006-01-12 | 삼성전자주식회사 | 연상 메모리 셀들을 갖는 반도체 메모리 장치 및그 장치의 탐색 방법 |
| US6754865B2 (en) * | 2000-07-05 | 2004-06-22 | Renesas Technologyy Corp. | Integrated circuit |
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