KR0144170B1 - 3진수 메모리 셀 - Google Patents
3진수 메모리 셀Info
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- KR0144170B1 KR0144170B1 KR1019950013024A KR19950013024A KR0144170B1 KR 0144170 B1 KR0144170 B1 KR 0144170B1 KR 1019950013024 A KR1019950013024 A KR 1019950013024A KR 19950013024 A KR19950013024 A KR 19950013024A KR 0144170 B1 KR0144170 B1 KR 0144170B1
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 3진수 메모리 셀에 관한 것으로, 메모리 셀에 저장되는 데이타의 레벨을 종래의 2레벨(Vcc 또는 0)에서 3레벨(2Vcc, Vcc, 0)로 구분하여 동일칩 면적에서 메모리 밀도를 극대화 시키는 3진수 메모리 셀을 제공하기 위한 것이다.
이를 위한 본 발명의 3진수 메모리 셀은 데이타 전송라인을 제어하는 비트라인 컨트롤부의 해당 단자에 연결되고, 해당 워드라인의 제어신호를 출력하는 워드라인 컨트롤부의 제 1워드라인의 신호에 의해 동작특성을 갖는 제 1, 제 2 트랜지스터, 상기 제 1, 제 2 트랜지스터의 소오스 단자에 연결되어 상기 제 1, 제 2 트랜지스터를 통해 전달되는 데이타 신호를 저장하는 제1, 제 2 캐패시터와, 상기 제 1 캐패시터의 부(-)전극에 연결되고, 상기 워드라인 컨트롤부의 제 2 워드라인 출력신호에 의해 동작하여 제 1, 제 2 캐패시터와의 직, 병렬 구조를 결정하는 제 3 트랜지스터, 상기 제 2 워드라인의 출력신호가 반전되어 게이트 단자에 인가되고, 소오스 단자는 상기 제 3 트랜지스터의 드레인 단자에 연결되고, 드레인 단자는 제 2 트랜지스터의 소오스 단자와 제 2 캐패시터 사이에 접속되어 상기 제 1, 제 2 캐패시터와의 직렬 구조를 결정하는 제 4 트랜지스터를 포함하여 구성됨을 특징으로 한다.
Description
제1도는 종래의 2진수 메모리 셀을 나타낸 도면
제2도는 본 발명의 3진수 메모리 셀을 나타낸 회로도
제3도는 본 발명에 따른 비트라인 컨트롤부의 구성블럭도
제4도는 본 발명에 따른 쓰기 및 읽기 동작시 제2도의 동작상태를 나타낸 논리표
* 도면의 주요부분에 대한 부호의 설명
11 : 제 1 트랜지스터 12 : 제 2 트랜지스터
13 : 제 3 트랜지스터 14 : 제 4 트랜지스터
15 : 워드라인 컨트롤부 16 : 비트라인 컨트롤부
17 : 제 1 캐패시터 18 : 제 2 캐패시터
19 : 레벨 비교기
본 발명은 3진수 메로리 셀에 관한 것으로, 특히 데이타를 3개의 레벨로 구분하여 저장하는 방법으로 동일 칩 면적에서의 메모리 밀도를 향상시킬수 있는 3진수 메모리 셀에 관한 것이다.
일반적으로, 스테이틱 램(SRAM) 래치 셀, 다이나믹 램(DRAM), 롬 코딩(Coding)셀등은 2레벨 데이타를 이용하는 2진수 메모리 셀이다.
이하, 첨부도면을 참조하여 종래의 2진수 메모리 셀을 설명하면 다음과 같다.
제1도는 종래의 2진수 메모리 셀을 나타낸 회로도로서, 워드라인 컨트롤부(1)에 게이트 단자가 연결되고, 비트라인 컨트롤부(2)에 드레인 단자가 연결되는 모오스 트랜지스터(3)와 , 상기 모오스 트랜지스터(3)의 소오스 단자에 연결되는 캐패시터(4)로 구성된다.
상기와 같이 구성된 종래의 2진수 메모리 셀의 동작설명은 다음과 같다.
먼저, 쓰기 동작시에는 해당 워드라인 제어신호를 출력하는 워드라인 컨트롤부(1)로부터 게이트 단자에 인가된 신호에 의해 상기 모오스 트랜지스터(3)는 턴-온(Turn-On)되며 상기 모오스 트랜지스터(3)가 턴-온 됨에 따라 상기 캐패시터(4)에 2개 레벨(Vcc또는 0)의 데이타로서 저장된다.
읽기(Read)동작시에는 상기 워드라인 컨트롤부(1)의 신호에 의해 모오스 트랜지스터(3)가 턴-온 되어 상기 캐패시터(4)에 저장되었던 데이타를 상기 모오스 트랜지스터(3)를 통해 읽어들인다.
그러나 종래의 2진수 메모리 셀은 메모리의 캐패시턴스 측면에서 보면 2개의 레벨로서 데이타를 메모리에 쓰기 및 읽기 동작을 하기 때문에 동일한 면적을 갖는 칩에서의 데이타 저장밀도가 낮은 문제점이 있었다.
본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 종래의 데이타 저장레벨을 2개의 레벨로 사용하는 것에 비해 3개의 레벨(2Vcc, Vcc, 0)을 사용함으로써, 데이타 저장밀도를 높여서 메모리의 효율을 증가시킨 반도체 메모리 셀을 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 3진수 메모리 셀은 비트라인 컨트롤부의 해당 단자에 연결되고, 워드라인 컨트롤부의 제 1 워드라인의 신호에 의해 동작 특성을 갖는 제 1, 제 2 트랜지스터, 상기 제 1, 제 2 트랜지스터의 소오스 단자에 연결되어 상기 제1, 제 2 트랜지스터를 통해 전달되는 데이타 신호를 저장하는 제 1, 제 2 캐패시터와, 상기 제 1 캐패시터의 부(-)전극에 연결되고, 상기 워드라인 컨트롤부의 제 2 워드라인 출력신호에 의해 동작하여 제 1, 제 2 캐패시터와의 직,병렬 구조를 결정하는 제 3 트랜지스터, 상기 제 2 워드라인의 출력신호가 반전되어 게이트 단자에 인가되고, 소오스 단자는 상기 제 3 트랜지스터의 드레인 단자에 연결되고, 드레인 단자는 제 2 트랜지스터의 소오스 단자와 제 2 캐패시터 사이에 접속되어 상기 제 1, 제 2 캐패시터와의 직렬 구조를 결정하는 제 4 트랜지스터를 포함하여 구성됨을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명의 3진수 메모리 셀을 상세히 설명하면 다음과 같다.
제2도는 본 발명의 3진수 메모리 셀을 나타낸 회로도이고, 제3도는 본 발명에 따른 비트라인 컨트롤부의 구성블럭도 이다.
먼저, 제2도와 같이 본 발명의 3진수 메모리 셀은 데이타 전송라인을 제어하는 비트라인 컨트롤부(16)의 해당 단자에 드레인 단자가 각각 연결되고, 게이트 단자는 해당 워드라인의 제어신호를 출력하는 워드라인 컨트롤부(15)의 해당 단자에 각각 연결되어 상기 워드라인 컨트롤부(15)의 신호에 의해 동작특성을 갖는 제 1, 제 2 트랜지스터(11)(12), 상기 제 1 트랜지스터(11)의 소오스 단자에 정(+)전극이 연결되고 부(-)전극은 다음단 트랜지스터(13)의 드레인 단자에 연결되어 상기 제 1 트랜지스터(11)를 통해 전달되는 데이타를 저장하는 제 1 캐패시터(17)와, 상기 제 1 캐패시터(17)의 부(-)전극에 드레인 단자가 연결되고, 소오스 단자는 접지단에 연결되어 상기 워드라인 컨트롤부(15)의 신호에 의해 동작특성을 갖는 제 3 트랜지스터(13), 상기 워드라인 컨트롤부(15)의 출력신호가 인버터(19)에 의해 반전되어 게이트 전극에 인가되고, 소오스 단자는 상기 제 3 트랜지스터(13)의 드레인 단자와 접속되고 드레인 단자는 상기 제 2 트랜지스터(12)의 소오스 단자와 연결되어 동작하는 제 4 트랜지스터(14), 상기 제 2 트랜지스터의 소오스 단자에 정(+)전극이 연결되고 부(-)전극은 접지단에 연결되어 상기 제 2 트랜지스터(12)를 통해 전달되는 데이타를 저장하는 제 2 캐패시터(18)를 포함하여 구성된다.
상기와 같이 구성된 본 발명의 3진수 메모리 셀의 동작을 첨부도면을 참조하여 설명하면 다음과 같다.
제 2도는 본 발명의 3진수 메모리 셀을 나타낸 회로도이고, 제 4도는 제 2도의 동작상태를 논리표로 나타내었다.
먼저 제 2도에서와 같이 쓰기(Write)동작시에는 상기 제 1, 제 2캐패시터(17)(18)를 병렬구조로 구현하고, 읽기(Read)동작시에는 제 1, 제 2캐패시터(17)(18)를 직렬구조로 구현하여 데이타를 저장한다.
상기 데이타 저장시 저장레벨을 각각 1(2Vcc), 0(Vcc), -1(0 볼트)로 구분하여 각각의 쓰기 및 읽기 동작을 설명하면 다음과 같다.
먼저 쓰기(Write)동작상태에서 저장레벨이 1(2Vcc)인 경우 상기 워드라인 컨트롤부(15)의 해당 워드라인이 각각 인에이블(Enable)되면 상기 제 1, 제 2, 제 3 트랜지스터(11)(12)(13)가 턴-온(Turn- On)되고, 인버터(17)에 의해 인에이블 신호가 반전되므로 제 4 트랜지스터(14)는 턴-오프(Turn-Off)된다.
이때 상기 제 3 트랜지스터(13)가 턴-온 되고, 제 4 트랜지스터(14)가 턴-오프 됨에 따라 상기 제 1, 제 2 캐패시터(17)(18)는 병렬구조를 갖게 된다.
이어서, 상기 비트라인 컨트롤부(16)의 NA와 NB는 각각 Vcc가 인가되며 상기 제 1, 제2 트랜지스터(11)(12)를 통해 제 1, 제 2 캐패시터(17)(18)에 각각 Vcc가 저장된다.
또한 저장레벨이 0(Vcc)인 경우에는 상기 비트라인 컨트롤부(16)의 NA에만 Vcc가 인가되어 상기 제 1 트랜지스터(11)를 통해 제 1 캐패시터(17)에만 Vcc가 저장된다.
또한 저장레벨이 -1(0 볼트)인 경우에는, 상기 비트라인 컨트롤부(16)의 NA단자와 NB단자에는 각각 0볼트가 인가되므로, 상기 제 1, 제 2 캐패시터(17)(18)에는 0볼트가 저장된다.
이어서 읽기(Read) 동작상태에서의 상기 회로의 동작을 설명하면 다음과 같다.
읽기 동작상태에서는 상기 비트라인 컨트롤부(16)의 NA단자와 NB단자중 NA단자만을 사용하여 상기 읽혀진 데이타 값과 센스엠플리 파이어의 기준전압(Vref)과 비교하여 최종출력 신호를 출력하게 된다.
먼저, 상기 제 1, 제 2 캐패시터(17)(18)의 구조를 직렬구조로 구현하기 위해 워드라인 컨트롤부(15)의 단자중 제 1워드라인(W/L1)을 통해 인에이블(Enable), 제 2 워드라인(W/L2)을 통해 디스에이블(Disable) 신호를 인가하면 상기 제 1, 제 2, 제 4 트랜지스터(11)(12)(14)는 턴-온 상태가 되며, 상기 제 3 트랜지스터(13)는 턴-오프 상태가 된다.
이때 레벨이 1(2Vcc)인 경우 상기 제 1, 제 2 캐패시터(17)(18)에 각각 저장되었던 데이타(Vcc)가 제 1 트랜지스터(11)를 통해 비트라인 컨트롤부(16)의 NA단자에 2Vcc로 인가되어, 제 3도에서와 같이 레벨 비교기(20)에 입력된다.
상기 레벨 비교기(20)는 입력되는 신호(2Vcc)와 센스엠프리 파이어 기준전압(Vref)과 비교하여 입력되는 신호(2Vcc)가 상기 기준전압 보다 크므로 최종적으로 +5(V)를 출력한다.
이어서 레벨이 0(Vcc)인 경우 상기와 동일한 방법으로 제 1캐패시터(17)에만 저장되었던 Vcc 신호가 상기 제 1 트랜지스터(11)를 통해 비트라인 컨트롤부(16)의 NA단자에 인가된다.
이어서 제 3도에서와 같이 레벨 비교기(20)에 입력되어 상기 센스엠프리 파이어의 기준전압(Vref)과 비교한 결과 상기 기준전압과 같으므로 최종적으로 0(V)를 출력한다.
또한 레벨이 -1(0V)인 경우, 상기 비트라인 컨트롤부(16)의 NA단자에 인가되는 전압은 0(V)가 되어 상기 레벨 비교기(20)에 의한 비교결과 센스엠프리 파이어의 기준전압 보다 작기 때문에 최종적으로 -5(V)를 출력한다.
이상 상술한 바와 같이 본 발명의 3진수 메모리 셀은 데이타 레벨을 3개(2Vcc, Vcc, 0)로 구분하여 저장하기 때문에 셀의 개수가 증가할수록 종래에 비해 동일 칩 면적에서 기하 급수적으로 메모리 밀도를 증가시킬수 있다.
Claims (1)
- 데이타 전송라인을 제어하는 비트라인 컨트롤부의 해당 단자에 연결되고, 해당 워드라인 제어신호를 출력하는 워드라인 컨트롤부의 제 1 워드라인의 신호에 의해 동작특성을 갖는 제 1, 제 2 트랜지스터, 상기 제 1, 제 2 트랜지스터의 소오스 단자에 연결되어 상기 제 1, 제 2 트랜지스터를 통해 전달되는 데이타 신호를 저항하는 제 1, 제 2캐패시터와, 상기 제 1캐패시터의 부(-)전극에 연결되고, 상기 워드라인 컨트롤부의 제 2 워드라인의 출력신호에 의해 동작하여 제 1, 제 2 캐패시터와의 직,병렬 구조를 결정하는 제 3 트랜지스터, 상기 제 2 워드라인의 출력신호가 반전되어 게이트 단자에 인가되고, 소오스 단자는 상기 제 3 트랜지스터의 드레인 단자에 연결되고, 드레인 단자는 제 2 트랜지스터의 소오스 단자와 제 2 캐패시터 사이에 접속되어 상기 제 1, 제 2 캐패시터와의 직렬 구조를 결정하는 제 4 트랜지스터를 포함하여 구성됨을 특징으로 하는 3진수 메모리 셀.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013024A KR0144170B1 (ko) | 1995-05-24 | 1995-05-24 | 3진수 메모리 셀 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013024A KR0144170B1 (ko) | 1995-05-24 | 1995-05-24 | 3진수 메모리 셀 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960042735A KR960042735A (ko) | 1996-12-21 |
| KR0144170B1 true KR0144170B1 (ko) | 1998-08-17 |
Family
ID=19415240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950013024A KR0144170B1 (ko) | 1995-05-24 | 1995-05-24 | 3진수 메모리 셀 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0144170B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200487412Y1 (ko) | 2018-03-09 | 2018-09-13 | 주식회사 엠픽 | 카드 수납이 가능한 휴대폰 케이스 |
-
1995
- 1995-05-24 KR KR1019950013024A patent/KR0144170B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200487412Y1 (ko) | 2018-03-09 | 2018-09-13 | 주식회사 엠픽 | 카드 수납이 가능한 휴대폰 케이스 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960042735A (ko) | 1996-12-21 |
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