JP2013251017A - 半導体記憶装置、及び、メモリセルアレイの駆動方法 - Google Patents

半導体記憶装置、及び、メモリセルアレイの駆動方法 Download PDF

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Abstract

【課題】 安定動作が可能であり、信頼性の高い半導体記憶装置およびその駆動方法を提供する。
【解決手段】
可変抵抗素子を備えた半導体記憶装置において、かかる可変抵抗素子のセット（低抵抗化）とリセット（高抵抗化）を交互に複数回行うイニシャライズ動作を行うに際し、一または複数のワード線と、複数のビット線からなるビット線群を選択することで複数のメモリセルを選択し、かかる複数のメモリセルの夫々に対して、選択されたソース線に一定の電圧ＶＰＲＥを印加した状態で、ビット線側からセット電圧ＶＳＥＴのパルス印加とリセット電圧ＶＲＳＴのパルス印加を交互に複数回実行する。
【選択図】 図３

Description

本発明は、半導体記憶装置およびその駆動方法に関し、より詳しくは、電圧パルスの印加によりメモリセルの可変抵抗素子の抵抗状態として記憶されている情報の書き換えを行う半導体記憶装置およびそのメモリセルアレイの駆動方法に関する。
現在、フラッシュメモリに代わる新型の不揮発性メモリが広く研究されている。なかでも金属酸化物膜等に電圧を印加することで抵抗変化が起きる現象を利用したＲＲＡＭ（登録商標）は、微細化限界の点でフラッシュメモリに比べ有利であり、また低電圧動作が可能で、高速のデ−タ書き換えが可能であることから近年研究開発が盛んに行われている。
これら金属酸化物を有する可変抵抗素子の書き換え特性として、低抵抗化動作と高抵抗化動作において、夫々異なる電圧パルスを印加することで、その電圧パルスに応じて、素子の電気抵抗が増加（高抵抗化）または減少（低抵抗化）するため、各抵抗状態にデータとして論理値を割り当てることで、かかる可変抵抗素子をメモリ素子として使用することができる。
以降、可変抵抗素子の抵抗状態を低抵抗化させる動作をセット（書き込み）、可変抵抗素子の抵抗状態を高抵抗化させる動作をリセット（消去）と称する。また、このセット及びリセット動作を合わせて、書き換え動作と称する。なお、セット、リセットの定義は、夫々、この逆であっても構わない。
かかるＲＲＡＭを安定して動かす工夫として、商品利用前に所定の書き換え動作を行っておくことが提案されている。特に、非特許文献１において、セット動作とリセット動作を交互に複数回行うこと（以下において、「イニシャライズ動作」又は「初期化動作」という）で、可変抵抗素子の高抵抗状態と低抵抗状態の抵抗値が安定することが指摘されている。
このように、イニシャライズ動作により、抵抗変化後の抵抗値のばらつきが改善される。これにより、書込み動作が安定し、誤書込みや素子の破壊を防ぐことができ、ＲＲＡＭの信頼性を向上させることができる。
ＲＲＡＭにおけるメモリセルの構成例を図５に示す。図５に示すメモリセルＭＣは、可変抵抗素子Ｒにセル選択用の選択トランジスタＱを直列に接続した１Ｔ１Ｒ型で構成されている。メモリセルの可変抵抗素子Ｒ側の一端がビット線（ＢＬ）と、メモリセルの選択トランジスタＱ側の他端がソース線（ＳＬ）と、選択トランジスタＱの制御端子がワード線（ＷＬ）と接続されている。
図６に示すように、かかるメモリセルを複数配列してメモリセルアレイを構成することができる（例えば、特許文献１を参照）。メモリとして使用するためには、メモリセルアレイの中から特定のメモリセルのみを選択し、書き換え、或いは、読み出しを行う。メモリセル内に電流制限素子としてのトランジスタを備えることで、選択されたメモリセルの可変抵抗素子に記憶された情報の書き換え・読み出しを行う際に、非選択のメモリセルに流れるリーク電流及び回り込み電流を制限することができる。
可変抵抗素子が、低抵抗化（セット）動作と高抵抗化（リセット）動作において、夫々極性の異なる電圧パルスを印加することで書き換えを行うバイポーラ型の素子である場合、セット動作は、ソース線を基準としてビット線からセット電圧パルスを印加することで行う。一方、リセット動作は、ビット線を基準としてソース線からリセット電圧パルスを印加することで行う。また、可変抵抗素子の抵抗状態の読み出しは、ビット線とソース線間に読み出し電圧を印加することで行う。
特開２００２−１５１６６１号公報
上記のように、イニシャライズ動作を行うことで抵抗変化後の抵抗値を安定化させることができるが、そのためには１００回以上、セット動作とリセット動作を交互に繰り返すことが望ましい。しかしイニシャライズ動作においては全メモリセルに対しセット動作とリセット動作を繰り返し実行する必要があり、１ビットずつ、１メモリセル毎に処理していては時間がかかる。
特に、セット動作時とリセット動作時で印加電圧の極性が異なるバイポーラ動作においては、極性を変えるたびに配線の充放電時間が必要であり、イニシャライズ動作を現実的な時間で完了させることが困難であった。
そこで、本発明は、メモリセルアレイ全体のイニシャライズ動作に要する時間を短縮することのできるメモリセルアレイの駆動方法を提供し、これにより安定動作が可能な半導体記憶装置を実現することをその目的とする。
上記目的を達成するための本発明に係る半導体記憶装置は、２つの入出力端子を有し、当該入出力端子間に電圧を印加することで当該入出力端子間の電気抵抗が変化する可変抵抗素子と、２つの入出力端子と１つの制御端子を有する選択トランジスタとを備え、前記可変抵抗素子の前記入出力端子の一方と前記選択トランジスタの前記入出力端子の一方とを接続してなる２つの入出力端子を有するメモリセルを、複数、行方向および列方向に夫々マトリクス状に配列してなるメモリセルアレイと、
同一行に属する前記メモリセルの前記選択トランジスタの前記制御端子同士を接続する、行方向に延伸する第１選択線と、
同一列に属する前記メモリセルの前記入出力端子の一方同士を接続する、列方向に延伸する第２選択線と、
同一列または同一行に属する前記メモリセルの前記入出力端子の他方同士を接続する第３選択線と、
複数の前記第２選択線からなる第２選択線群を同時に選択状態とする一括選択回路と、
制御回路と、を備え、
前記制御回路は、
一または複数の前記第１選択線を選択し、且つ、前記一括選択回路を制御して前記第２選択線群を選択することで、複数の前記メモリセルを選択し、
前記選択された前記第１選択線に所定の電圧が印加された状態で、前記第２選択線群を構成する全ての前記第２選択線に第１電圧を印加する第１電圧印加動作、及び、前記第２選択線群を構成する全ての前記第２選択線に第２電圧を印加する第２電圧印加動作の実行を制御し、
前記選択されたメモリセルに接続する前記第３選択線に第３電圧が印加された状態で、前記第１電圧印加動作と前記第２電圧印加動作を交互に複数回実行する初期化動作の実行を制御することを特徴とする。
上記特徴の本発明に係る半導体記憶装置は、更に、前記第１電圧が、前記第３電圧よりも高電圧であり、前記第２電圧が、前記第３電圧よりも低電圧であることが好ましい。
上記特徴の本発明に係る半導体記憶装置は、更に、
前記制御回路は、一本の前記第１選択線、および、一本の前記第２選択線を選択することで、一の前記メモリセルを選択し、当該選択された前記メモリセルに接続する前記第３選択線に前記第３電圧が印加された状態で、当該選択された前記第２選択線に前記第１電圧または前記第２電圧の何れかを選択的に印加する選択電圧印加動作の実行を制御し、
前記選択電圧印加動作を実行する動作モードと、前記初期化動作を実行する動作モードとを、切り替え可能に構成されていることが好ましい。
上記特徴の本発明に係る半導体記憶装置は、更に、
前記初期化動作において、前記制御回路は、前記第１電圧印加動作後および前記第２電圧印加動作後に、前記可変抵抗素子の前記電気抵抗を読み出す読み出し動作が実行されないように、前記初期化動作を制御することが好ましい。
上記目的を達成するための本発明に係るメモリセルアレイの駆動方法は、２つの入出力端子を有し、当該入出力端子間に電圧を印加することで当該入出力端子間の電気抵抗が変化する可変抵抗素子と、２つの入出力端子と１つの制御端子を有する選択トランジスタとを備え、前記可変抵抗素子の前記入出力端子の一方と前記選択トランジスタの前記入出力端子の一方とを接続してなる２つの入出力端子を有するメモリセルを、複数、行方向および列方向に夫々マトリクス状に配列してなるメモリセルアレイの駆動方法であって、
前記メモリセルアレイは、
同一行に属する前記メモリセルの前記選択トランジスタの前記制御端子同士が、行方向に延伸する第１選択線に接続され、
同一列に属する前記メモリセルの前記入出力端子の一方同士が、列方向に延伸する第２選択線に接続され、
同一列または同一行に属する前記メモリセルの前記入出力端子の他方同士が、第３選択線に接続され、
一または複数の前記第１選択線、及び、複数の前記第２選択線からなる第２選択線群を選択することで、複数の前記メモリセルを選択し、前記選択された前記第１選択線に所定の電圧を印加した状態で、前記第２選択線群を構成する全ての前記第２選択線に第１電圧を印加する第１電圧印加工程、及び、前記第２選択線群を構成する全ての前記第２選択線に第２電圧を印加する第２電圧印加工程を実行する初期化工程を有し、
前記初期化工程において、
前記選択されたメモリセルに接続する前記第３選択線に第３電圧を印加した状態で、前記第１電圧印加工程と前記第２電圧印加工程を交互に複数回実行することを特徴とする。
上記特徴の本発明に係るメモリセルアレイの駆動方法は、更に、前記第１電圧が、前記第３電圧よりも高電圧であり、前記第２電圧が、前記第３電圧よりも低電圧であることが好ましい。
上記特徴の本発明に係るメモリセルアレイの駆動方法は、更に、
一本の前記第１選択線、および、一本の前記第２選択線を選択することで、一の前記メモリセルを選択し、当該選択された前記メモリセルに接続する前記第３選択線に前記第３電圧を印加した状態で、当該選択された前記第２選択線に前記第１電圧または前記第２電圧の何れかを選択的に印加する選択電圧印加工程を実行する工程を有することが好ましい。
上記特徴の本発明に係るメモリセルアレイの駆動方法は、更に、
前記初期化工程において、前記第１電圧印加工程後および前記第２電圧印加工程後に、前記可変抵抗素子の前記電気抵抗を読み出す読み出し動作を実行しないことが好ましい。
本発明の半導体記憶装置およびメモリセルアレイの駆動方法によれば、１Ｔ１Ｒ型のメモリセルアレイにおいて、ソース線（第３選択線）に一定電圧（第３電圧）を印加した状態で、複数のビット線（第２選択線）に第１電圧と第２電圧を交互に印加することで、ソース線の電位を変動させずにセット動作とリセット動作を交互に実行することができる。これにより、特に負荷の大きいソース線の充放電を行う必要がなく、イニシャライズ動作を高速に行うことができる。
特に、バイポーラ型の可変抵抗素子においては、セット電圧とリセット電圧の中間電圧をソース線に印加することで、ソース線の電位がかかる中間電圧に固定されるため、負荷の大きいソース線の充放電を行う必要がなく、イニシャライズ動作を高速に行うことができる。
また、イニシャライズ動作においてはメモリセルをランダムにアクセスする必要はない。そこで、制御回路が、上記の複数のビット線に対して第１電圧と第２電圧を交互に印加する動作モードと、一のメモリセルを選択してビット線に第１電圧と第２電圧の何れかを印加する選択電圧印加を実行する動作モードとの間で切り替えが可能に構成されていることで、複数のメモリセルに対して一括でイニシャライズ動作を行うことができる。
さらに、イニシャライズ動作では、メモリセルの可変抵抗素子に対してセット動作とリセット動作の電圧ストレスを交互に複数回印加することが目的であり、電圧印加後に可変抵抗素子の抵抗状態を読み出す必要はない。このため、イニシャライズ動作中は第１電圧または第２電圧の印加のたびに読み出し動作を行わず、複数のビット線に第１電圧を印加する動作と第２電圧を印加する動作を、交互に、連続して動作させることで高速にイニシャライズ動作を行うことができる。ただし、必要に応じて、イニシャライズ動作中にメモリセルの可変抵抗素子の抵抗状態を読み出すことは可能である。正常にイニシャライズ動作が行われているか、或いは可変抵抗素子が正常な素子かを確認するために、イニシャライズ動作中であっても読み出し動作を行っても構わない。
図７に、２５６ビットの可変抵抗素子に対し、セットとリセットで極性が逆の電圧パルスを印加して、イニシャライズ動作を行った後の高抵抗状態の抵抗値の累積確率分布を示す。図７から、イニシャライズのサイクル数を増やすことで、同一素子における抵抗変化後の高抵抗状態と低抵抗状態の抵抗値のばらつきが改善されるほか、素子間の抵抗値のばらつきも改善されることが分かる。好適には、１０００サイクル以上のイニシャライズ動作を実行することにより、信頼性の高い不揮発性半導体装置を提供することができる。
したがって、本発明によれば、メモリセルアレイのイニシャライズ動作に要する時間が短縮され、安定動作が可能で、信頼性の高い不揮発性半導体記憶装置を実現することができる。
本発明の一実施形態に係る半導体記憶装置の概略構成を示す回路ブロック図 本発明の一実施形態に係る半導体記憶装置のメモリセルアレイの構成の一例を示す回路構成図 本発明の一実施形態に係る半導体記憶装置において、イニシャライズ動作時の駆動方法の一例を示すタイミングチャート 本発明の一実施形態に係る半導体記憶装置において、選択書き換え動作時の駆動方法の一例を示すタイミングチャート 可変抵抗素子を用いる半導体記憶装置（ＲＲＡＭ）のメモリセルの構成例を示す回路図 可変抵抗素子を用いる半導体記憶装置（ＲＲＡＭ）のメモリセルアレイの構成例を示す回路図 イニシャライズ動作後の高抵抗状態の抵抗値の累積確率分布を示すグラフ １Ｒ型のメモリセルアレイにおいて、本発明のイニシャライズ動作方法を説明するための回路図 １Ｒ型のメモリセルアレイにおいて、本発明のイニシャライズ動作方法を説明するための回路図
〈第１実施形態〉
本発明の一実施形態に係る半導体記憶装置（以下、「本発明装置１」と称す）の概略の構成を示す回路ブロック図を図１に示す。図１に示すように、本発明装置１は、夫々、メモリセルアレイ１００、制御回路１０４、電圧発生回路１０５、ワード線デコーダ１０６、ビット線デコーダ１０７、及び、ソース線デコーダ１０８を備えてなる。
メモリセルアレイ１００は、可変抵抗素子とトランジスタを直列に接続したメモリセルを行及び列方向に夫々複数マトリクス状に配置されてなり、列方向に延伸するビット線により同一列に属するメモリセルが接続され、行方向に延伸するワード線により同一行に属するメモリセル同士が相互に接続されてなる。
図２に、メモリセルアレイ１００とその周辺回路の回路構成図を示す。
メモリセルアレイ１００は、可変抵抗素子（記憶素子）としてＲ１１〜Ｒｎ１、Ｒ１２〜Ｒｎ２、・・・、Ｒ１ｍ〜Ｒｎｍが、また、メモリセル選択用のセル選択トランジスタとしてＱ１１〜Ｑｎ１、Ｑ１２〜Ｑｎ２、・・・、Ｑ１ｍ〜Ｑｎｍ（ｎ、ｍは自然数）が、夫々、行方向（図の縦方向）と列方向（図の横方向）にマトリクス状に配列して構成されている。個々のメモリセルにおいて、可変抵抗素子Ｒ（Ｒ１１〜Ｒｎｍ）の入出力端子の一方端とセル選択トランジスタＱ（Ｑ１１〜Ｑｎｍ）の入出力端子の一方端が接続され、可変抵抗素子とトランジスタが直列接続された２つの入出力端子を有するメモリセルが構成されている。同一行に配列されたメモリセルのセル選択トランジスタＱの制御端子同士は、夫々、ワード線（第１選択線）ＷＬ１〜ＷＬｎに接続されている。かかるメモリセルの２つの入出力端子のうち、セル選択トランジスタＱと接続しない可変抵抗素子Ｒ側の入出力端子が、列方向に延伸するビット線（第２選択線）ＢＬ１〜ＢＬｍの何れかに接続されて、同一列に配列されたメモリセル同士の接続がされ、可変抵抗素子Ｒと接続しないセル選択トランジスタＱ側の入出力端子が、行方向に延伸して同一行に配列されたメモリセル同士を接続するソース線（第３選択線）ＳＬ１〜ＳＬｎに接続されている。
なお、ソース線については、夫々が列方向に延伸する構成としてもよいし、メモリセルアレイ１００内の全てのソース線を共通としてもよく、その構成は特に限定されない。
また、本実施形態において、メモリセルアレイ１００は、メモリセルの２つの入出力端子のうち、可変抵抗素子Ｒ側の入出力端子が、列方向に延伸するビット線に接続し、セル選択トランジスタＱ側の入出力端子が、行方向に延伸するソース線に接続されているが、逆の構成も可能である。即ち、メモリセルの２つの入出力端子のうち、セル選択トランジスタ側の入出力端子を、列方向に延伸するビット線ＢＬ１〜ＢＬｍに接続したメモリセルアレイも可能である。
可変抵抗素子Ｒ（Ｒ１１〜Ｒｎｍ）は、遷移金属酸化物等で構成される可変抵抗体の両端に電極を担持してなる素子であり、当該可変抵抗体の材料としてはＡｌ、Ｈｆ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの各酸化物もしくは酸窒化物、或いは、チタン酸ストロンチウム（ＳｒＴｉＯＸ）等を用いることができる。本実施形態では、可変抵抗体としてＨｆ酸化物（ＨｆＯＸ）をＴａ電極とＴｉＮ電極間に狭持した素子を想定する。また、低抵抗化と高抵抗化で極性が逆の電圧パルスを印加する、バイポーラ型の素子を想定する。
なお、これらの金属酸化物を可変抵抗体材料として用いる場合、可変抵抗素子の製造直後の初期抵抗は非常に高く、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを製造直後の初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パスを形成する、所謂フォーミング処理を行っておく必要がある。かかるフォーミング処理によって形成される電流パス（フィラメントパスと呼ばれる）がその後の素子の電気特性を決定することが知られている。本発明装置１において、電圧発生回路１０５が、かかるフォーミング処理に必要な電圧を生成し、制御回路１０４が、ワード線デコーダ１０６、ビット線デコーダ１０７、及び、ソース線デコーダ１０８を制御することにより、フォーミング処理の実行を制御する。
制御回路１０４は、メモリセルアレイ１００のセット、リセット、読み出しの各メモリ動作の制御、及び、フォーミング処理の制御を行う。具体的には、制御回路１０４はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線デコーダ１０６、ビット線デコーダ１０７、及び、ソース線デコーダ１０８を制御し、メモリセルの各メモリ動作及びフォーミング処理を制御する。なお、図１に示す例では、制御回路１０４は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。さらに、制御回路１０４は、複数のメモリセルのイニシャライズ（初期化）動作を制御する。
電圧発生回路１０５は、セット、リセット、読み出しの各メモリ動作、及び、イニシャライズ動作において、動作対象のメモリセルを選択するために必要な所定の電圧を発生して、ワード線デコーダ１０６、ビット線デコーダ１０７、ソース線デコーダ１０８に供給する。
ワード線デコーダ１０６は、セット、リセット、読み出しの各メモリ動作において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。また、イニシャライズ動作において、イニシャライズ対象のメモリセルに接続する一又は複数のワード線に、選択ワード線電圧を印加する。
ビット線デコーダ１０７は、図２のビット線選択回路１０１とビット線一括選択回路１０２からなり、動作に応じて一のビット線を選択する単一選択動作と、複数のビット線を同時に選択する一括選択動作の何れかを行う。イニシャライズ動作時には一括選択動作が選択され、複数のビット線に接続する複数のメモリセルの可変抵抗素子に対して同時にイニシャライズ動作を実行する。一方、ビット線デコーダ１０７は、セット、リセット、読み出しの各メモリ動作では、単一選択動作が選択され、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応する一のビット線を選択し、選択されたビット線に、メモリ動作に必要な電圧を印加する。
図２に示すように、各ビット線ＢＬ１〜ＢＬｍは、トランジスタＴ（Ｔ１〜Ｔｍ）を介して電源線Ｖ１と接続しており、かかるトランジスタＴの制御端子に、電圧信号φ１〜φｍが、ビット線選択回路１０１又はビット線一括選択回路１０２を介して入力されることで、選択された一又は複数のビット線に電源線Ｖ１から供給される電圧が印加される。ビット線選択回路１０１と、切替信号φ１〜φｍが入力されるトランジスタＴの制御端子との間には、ビット線一括選択回路１０２が挿入されている。単一選択動作時には、トランジスタＴの制御端子に入力される切替信号φ１〜φｍの夫々は、ビット線選択回路１０１により個別に制御される。一方、一括選択動作時には、トランジスタＴ１〜Ｔｍのうち、選択された複数のビット線からなるビット線群（第２選択線群）に接続するトランジスタＴがオン状態となるように、ビット線一括選択回路１０２を介して、電源線Ｖａの電圧がトランジスタＴの制御端子に印加される。電源線Ｖａは、トランジスタＳ（Ｓ１〜Ｓｍ）を介してトランジスタＴ（Ｔ１〜Ｔｍ）の制御端子と各別に接続しており、トランジスタＳ１〜Ｓｍのうち選択されたビット線群に対応する複数のトランジスタを一括してオン状態とすることにより、選択されたビット線群に接続するトランジスタＴをオン状態とし、かかるビット線群に、電源線Ｖ１から供給される電圧が印加される構成である。
ソース線デコーダ１０８は、セット、リセット、読み出しの各メモリ動作において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するソース線を選択し、選択されたソース線と非選択のソース線に、夫々、メモリ動作に必要な電圧（図２の例では、電源線Ｖ２から供給される電圧）を各別に印加する。また、イニシャライズ動作において、イニシャライズ対象のメモリセルに接続する一又は複数のソース線に、イニシャライズ動作に必要な電圧を印加する。
なお、制御回路１０４、電圧発生回路１０５、ワード線デコーダ１０６、ビット線デコーダ１０７、及び、ソース線デコーダ１０８の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製が可能であるので説明を割愛する。
メモリセルアレイ１００内のメモリセルの通常の書き換え及び読み出し動作時において、動作対象の一のメモリセルを、一のワード線、及び、一のビット線を選択することによって選択し、選択されたワード線、及び、選択されたビット線とソース線に所定の電圧を各別に印加することにより、選択されたメモリセルの可変抵抗素子に記憶された情報の書き換え又は読み出しを行うことができる。
このとき、選択されたメモリセルの書き換えを行う場合、書き換え対象のメモリセルに記憶したい情報に応じて、セットまたはリセットの何れかを選択的に実行する。以下において、この動作について、適宜「選択書き換え動作」という。
かかる選択書き換え動作では、代表的な例では、セット動作の場合、選択されたメモリセルの入出力端子間に１．５Ｖ〜２．５Ｖ、５０ｎｓｅｃの電圧パルスが印加されるように、選択されたメモリセルに接続するビット線及びソース線に電圧を印加する。一方、リセット動作の場合、選択されたメモリセルの入出力端子間に−１．０Ｖ〜−１．５Ｖ、５０ｎｓｅｃの電圧パルスが印加されるように、選択されたメモリセルに接続するビット線及びソース線に電圧を印加する。つまり、セット動作とリセット動作では、極性が逆の電圧パルスを可変抵抗素子に印加している。
また、セット動作では、抵抗変化後の抵抗値のばらつきを抑えるため、可変抵抗素子に流れる電流量をセル選択トランジスタで小さく制限しながら可変抵抗素子を低抵抗化させることが好ましい。これに対し、リセット動作では、トランジスタによる電流制限を極力行わない状態で、可変抵抗素子に電流を多く流しながら可変抵抗素子を高抵抗化させることが安定動作の点で好ましい。したがって、選択されたワード線に印加される電圧は、リセット動作の場合における選択ワード線電圧ＶＷＬＲを、セット動作の場合における選択ワード線電圧ＶＷＬＳよりも高電圧とするとよい。
本発明装置１は、イニシャライズ動作を行う動作モードと、選択書き換え動作を行う動作モードとの間で、制御モードを切り替えられるように構成されている。制御回路１０４が、かかる制御モードに応じ、ビット線デコーダ１０７によるビット線選択動作を、上述の単一選択動作と一括選択動作の何れかに切り替える制御を行う。
以下に、図３を参照し、図２に示すメモリセルアレイ１００において、イニシャライズ動作を行うための駆動方法を説明する。図３は、本発明装置１において、メモリセルアレイ１００のイニシャライズ動作を行う場合のタイミングチャートである。なお、図中、時刻ｔｉとｔｉ＋１の間の間隔は、５０ｎｓｅｃ程度である。
まず、図３の時刻ｔ１でイニシャライズ動作の対象であるワード線ＷＬ１を選択するため、ワード線デコーダ１０６を介して、ＷＬ１に電圧（例えば、選択されたソース線に印加すべき電圧を基準として、＋１．０Ｖ程度）を印加する。ここで、上述の通り、セット動作とリセット動作では選択ワード線に印加する電圧を変更することが好ましい。その場合は、セット動作のときワード線ＷＬ１を電圧ＶＷＬＳ（例えば、選択されたソース線に印加すべき電圧を基準として、＋０．６Ｖ）に立ち上げ、リセット動作のときワード線ＷＬ１を電圧ＶＷＬＲ（例えば、選択されたソース線に印加すべき電圧を基準として、＋１．２Ｖ）に立ち上げるとよい。その他のワード線ＷＬ２〜ＷＬｎと接続するメモリセルには電流が流れないようにするため、ＷＬ２〜ＷＬｎには、非選択ワード線電圧として、非選択のソース線に印加すべき電圧以下の電圧（例えば、０Ｖ（ＧＮＤ））を印加する。
さらに、時刻ｔ１において、ビット線一括選択回路１０２内の電源線ＶａにＶＤＤ（例えば、３Ｖ）を印加し、トランジスタＴ１〜Ｔｍをオン状態とするための電圧を供給する。
さらに、時刻ｔ２において、ビット線一括選択回路１０２内の電源線ＶｂにＶＤＤを印加することで、トランジスタＳ１〜Ｓｍをオン状態とし、φ１〜φｍの全てを電源線Ｖａから供給される電圧ＶＤＤに立ち上げる。この結果、トランジスタＴ１〜Ｔｍがオン状態となり、複数のビット線ＢＬ１〜ＢＬｍが同時に選択される。このとき、ビット線選択回路１０１からの出力は問わない。
ここで、ソース線ＳＬ１には、ソース線デコーダ１０８を介して電源線Ｖ２からの電圧（第３電圧）ＶＰＲＥの印加が維持されている。かかる第３電圧ＶＰＲＥ（ここでは、１．５Ｖ）は、セット動作において選択されたビット線に印加される後述する第１電圧と、リセット動作において選択されたビット線に印加される後述する第２電圧との間の中間電圧である。本実施形態では、選択・非選択を問わず、全てのソース線ＳＬ１〜ＳＬｎが、時刻ｔ３において、かかる中間電圧にプリチャージされる。さらに、時刻ｔ３において、電源線Ｖ１にも第３電圧ＶＰＲＥが印加されており、且つ、φ１〜φｍの全てが立ち上がっているので、全ての選択されたビット線ＢＬ１〜ＢＬｍも、かかる中間電圧にプリチャージされる。
その後、時刻ｔ４において、電源線Ｖ１を介して電圧パルスを印加し、選択された複数のメモリセルの可変抵抗素子に対しセット動作またはリセット動作を同時に行う。具体的には、セット動作の場合、時刻ｔ４〜時刻ｔ５までの期間、電源線Ｖ１の電圧をＶＰＲＥから第１電圧ＶＳＥＴに上昇させることで、電圧振幅がＶＳＥＴ−ＶＰＲＥの電圧パルスを選択されたビット線とソース線間に印加する。一方、リセット動作の場合、時刻ｔ４〜時刻ｔ５までの期間、電源線Ｖ１の電圧をＶＰＲＥから第２電圧ＶＲＳＴに低下させることで、電圧振幅の絶対値がＶＰＲＥ−ＶＲＳＴで、セット動作とは極性が逆の電圧パルスを選択されたビット線とソース線間に印加する。
時刻ｔ５〜時刻ｔ６では、セット動作とリセット動作を切り替えるのに伴い、選択ワード線ＷＬに印加する電圧を変更している。
時刻ｔ６〜時刻ｔ７では、時刻ｔ４〜時刻ｔ５で行った動作と逆の動作を行う。すなわち、時刻ｔ４〜時刻ｔ５でセット動作を行っていればリセット動作を、時刻ｔ４〜時刻ｔ５でリセット動作を行っていればセット動作を行うように、電源線Ｖ１を介して電圧パルスを印加し、選択された複数のメモリセルの可変抵抗素子のセット動作またはリセット動作を同時に行う。
時刻ｔ７〜時刻ｔ８では、セット動作とリセット動作を切り替えるのに伴い、選択ワード線ＷＬ１に印加する電圧を変更している。
時刻ｔ８以降は、時刻ｔ４〜時刻ｔ８までの動作を連続して繰り返し実行する。これにより、選択されたワード線ＷＬ１に接続する全てのメモリセルのイニシャライズ動作を一括して行うことができる。このとき、イニシャライズ動作中は読み出し動作を行う必要がないため、高速にセット動作及びリセット動作を交互に実行することができる。
次に、ＷＬ１、ＷＬ３〜ＷＬｎを非選択とし、ＷＬ２を新たに選択した状態で、上記のＷＬ１を選択した場合と同様の動作を行い、選択されたワード線ＷＬ２に接続する全てのメモリセルのイニシャライズ動作を一括して行う。その後、再度ワード線を選択しなおし、ＷＬ３〜ＷＬｎに接続するメモリセルについても同様の動作を行うことで、メモリセルアレイ１００全体に対するイニシャライズ動作を行うことができる。
なお、φ１〜φｍが立ち上がってからセット動作とリセット動作が実行される期間の間（すなわち、ワード線電圧が変更されるまでの間）、ソース線、及び、全ての選択されたビット線ＢＬ１〜ＢＬｍには、第３電圧ＶＰＲＥの印加が維持されている。これにより、選択及び非選択のメモリセルに余計な電位差が生じることによるディスターブが発生しないようにしている。
このようにイニシャライズ動作を行うことで、一メモリセル毎にイニシャライズ動作を行う場合と比べて、イニシャライズ動作に要する時間を１／ｍに短縮することができる。さらに、本実施形態の駆動方法では、セット動作とリセット動作の間に、正常に書き換えが行われたかを検証する検証動作や、検証動作のための可変抵抗素子の抵抗状態を読み出し動作を行わず、またソース線の充放電時間も必要ないため、イニシャライズ動作に要する時間は、実際には１／ｍ未満に短縮される。
なお、上記のイニシャライズ動作におけるセット動作およびリセット動作において、選択ビット線に印加される電圧パルスの印加時間をともに同じとしたが、セット動作とリセット動作とで電圧パルスの印加時間を異ならせることも可能である。その場合は、セット動作とリセット動作とで電源線Ｖ１から電圧パルスが印加される時刻ｔ４〜時刻ｔ５、及び、時刻ｔ６〜時刻ｔ７の時間間隔を変更してよい。
イニシャライズ動作が完了すると、本発明装置１の制御モードを変更し、選択書き換え動作を行う動作モードに変更する。図４に、本発明装置１において、選択書き換え動作を行う時のタイミングチャートを示す。なお、図中、時刻ｔｉとｔｉ＋１の間の間隔は、５０ｎｓｅｃ程度である。
まず、図４の時刻ｔ１において、アドレス線を介して制御回路１０４に入力されたアドレス信号に基づいて、選択書き換え動作の対象とされたメモリセルに接続するワード線を選択し、ワード線デコーダ１０６を介して、選択されたワード線にメモリセルのセルトランジスタをオン状態とするための電圧を印加する。ここでは、例えば、ワード線ＷＬ１、ビット線ＢＬ１により特定されるメモリセルの可変抵抗素子Ｒ１１を書き換え対象として選択したとする。この場合、ワード線ＷＬ１に電圧（例えば、選択されたソース線に印加すべき電圧を基準として、＋１．０Ｖ程度）が印加される。
ここで、上述の通り、セット動作とリセット動作では選択ワード線に印加する電圧を変更することが好ましい。その場合は、セット動作のときワード線ＷＬ１を電圧ＶＷＬＳ（例えば、選択されたソース線に印加すべき電圧を基準として、＋０．６Ｖ）に立ち上げ、リセット動作のときワード線ＷＬ１を電圧ＶＷＬＲ（例えば、選択されたソース線に印加すべき電圧を基準として、＋１．２Ｖ）に立ち上げるとよい。その他のワード線ＷＬ２〜ＷＬｎと接続するメモリセルには電流が流れないようにするため、ＷＬ２〜ＷＬｎには、非選択ワード線電圧として、非選択のソース線に印加すべき電圧より低電圧（例えば、０Ｖ（ＧＮＤ））を印加する。
選択書き換え動作では、アドレス信号に基づいてメモリセルを選択する必要があるため、一括してセット動作またはリセット動作を行うことはできない。このため、ビット線一括選択回路１０２内の電源線Ｖａ及びＶｂにはトランジスタＴ及びＳがオン状態とならないようにＧＮＤを印加する。一方、時刻ｔ２において、入力されたアドレス信号に基づき、ビット線選択回路１０１を介してφ１をＶＤＤに立ち上げ、ビット線ＢＬ１を選択状態とする。
ここで、ソース線ＳＬ１には、ソース線デコーダ１０８を介して電源線Ｖ２からの電圧（第３電圧）ＶＰＲＥの印加が維持されている。かかる第３電圧ＶＰＲＥ（ここでは、１．５Ｖ）は、セット動作において選択されたビット線に印加される第１電圧と、リセット動作において選択されたビット線に印加される第２電圧との間の中間電圧である。本実施形態では、選択・非選択を問わず、全てのソース線ＳＬ１〜ＳＬｎが、時刻ｔ３において、かかる中間電圧にプリチャージされる。さらに、時刻ｔ３において、電源線Ｖ１にも第３電圧ＶＰＲＥが印加されており、且つ、φ１が立ち上がっているので、選択されたビット線ＢＬ１も、かかる中間電圧にプリチャージされる。
その後、時刻ｔ４において、電源線Ｖ１を介して電圧パルスを印加し、選択されたメモリセルの可変抵抗素子のセット動作またはリセット動作を行う。具体的には、セット動作の場合、時刻ｔ４〜時刻ｔ５までの期間、電源線Ｖ１の電圧をＶＰＲＥから第１電圧ＶＳＥＴに上昇させることで、電圧振幅がＶＳＥＴ−ＶＰＲＥの電圧パルスをビット線ＢＬ１とソース線ＳＬ１間に印加する。一方、リセット動作の場合、時刻ｔ４〜時刻ｔ５までの期間、電源線Ｖ１の電圧をＶＰＲＥから第２電圧ＶＲＳＴに低下させることで、電圧振幅の絶対値がＶＰＲＥ−ＶＲＳＴで、セット動作とは極性が逆の電圧パルスをビット線ＢＬ１とソース線ＳＬ１間に印加する。
さらに、時刻ｔ６〜時刻ｔ７では、セット動作またはリセット動作が正常に行われたかを検証するため、読み出し動作を行っている。具体的には、選択されたワード線に印加する電圧を読み出し用の選択ワード線電圧（ここでは、ＶＷＬＲと同じとする）に変更した状態で、電源線Ｖ１を介して、ビット線ＢＬ１に読み出しのための電圧パルスを印加する。時刻ｔ６〜時刻ｔ７までの期間に、電源線Ｖ１の電圧をＶＰＲＥから読み出し電圧ＶＲＥＡＤに上昇させることで、電圧振幅がＶＲＥＡＤ−ＶＰＲＥの電圧パルスをビット線ＢＬ１とソース線ＳＬ１間に印加し、可変抵抗素子Ｒ１１の抵抗状態を読み出す。読み出し電圧ＶＲＥＡＤは、第１電圧ＶＳＥＴよりも低電圧の、可変抵抗素子の書き換えが起こらない程度の電圧であり、例えば、２．０Ｖ（ＶＲＥＡＤ−ＶＰＲＥ＝０．５Ｖ）程度である。なお、上記に代えて、ソース線を接地後、選択されたビット線に読み出し電圧を印加し、読み出しを行ってもよい。
なお、選択書き換え動作におけるリセット動作およびセット動作は、上記動作方法に限定されるものではなく、他の方法を採用することができる。特に、本実施形態では、選択書き換え動作において、リセット動作かセット動作かに拘わらず、選択ソース線の電位が同じ中間電圧ＶＰＲＥにプリチャージされているが、選択書き換え動作がリセット動作かセット動作かに応じてソース線にプリチャージする電圧を変更しても構わない。また、ソース線側から電圧パルスを印加するように構成しても構わない。
〈別実施形態〉
以下に、別実施形態につき説明する。
〈１〉上記実施形態で用いられているメモリセルアレイ１００並びにメモリセルの構成については、図２に示した回路構成に限定されるものではなく、可変抵抗素子を備えたメモリセルをビット線およびソース線に接続し、メモリセルアレイを成していれば、その構成により本発明が限定されるものではない。特に、上記実施形態では、メモリセルアレイ１００は、可変抵抗素子とセルトランジスタを直列に接続したメモリセルの可変抵抗素子側の入出力端子をビット線ＢＬ１〜ＢＬｍに接続し、セルトランジスタ側の入出力端子をソース線Ｓｌ１〜ＳＬｎに接続してなるが、メモリセルのセルトランジスタ側の入出力端子をビット線に接続しても構わない。
また、メモリセルアレイの周辺回路については、複数のビット線を選択する動作と、特定のビット線を選択する動作を制御できる制御回路を備えていればよい。上記実施形態では、かかる複数のビット線の選択のため、ビット線一括選択回路１０２を設けた場合を例示したが、本発明はこれに限られるものではない。
また、上記実施形態において、メモリセルアレイ１００が、可変抵抗素子とセルトランジスタを直列に接続したメモリセルをマトリクス状に配列した１Ｔ１Ｒ型のメモリセルアレイである場合を例示したが、本発明はこれに限られるものではない。例えば、１Ｒ型のメモリセルアレイであれば、全てのメモリセルを選択し、メモリセルの一端の電圧を中間電圧に固定して、イニシャライズ動作を高速に行うことができる。
図８及び図９に１Ｒ型のメモリセルアレイ１１０を備えた半導体記憶装置において本発明を適用する場合の例を示す。メモリセルアレイ１１０は、可変抵抗素子を行方向（図の横方向）及び列方向（図の縦方向）にマトリクス状に配列し、可変抵抗素子Ｒの入出力端子の一方端が行方向に延伸するワード線（第１選択線）ＷＬ１〜ＷＬｎに接続し、同一行に配列されたメモリセル同士の接続がされ、可変抵抗素子Ｒの入出力端子の他方端が列方向に延伸するビット線（第２選択線）ＢＬ１〜ＢＬｍに接続し、同一列に配列されたメモリセル同士の接続がされている。
メモリセル１１０において、選択された複数のメモリセルの可変抵抗素子に対しセット動作を同時に行う場合、図８に示すように、メモリセル１１０内の全てのワード線を選択し、ワード線に中間電圧ＶＰＲＥを印加した状態で、全てのビット線ＢＬ１〜ＢＬｍに第１電圧ＶＳＥＴを印加する。一方、メモリセル１１０において、選択された複数のメモリセルの可変抵抗素子に対しリセット動作を同時に行う場合、図９に示すように、メモリセル１１０内の全てのワード線を選択し、ワード線に中間電圧ＶＰＲＥを印加した状態で、全てのビット線ＢＬ１〜ＢＬｍに第２電圧ＶＲＳＴを印加する。
また、メモリセルがユニポーラ型の可変抵抗素子を備えてなる場合には、メモリセルの一端を例えばＧＮＤに固定して、他端から同一極性のセット電圧パルス及びリセット電圧パルスを交互に印加すればよいため、上記の１Ｒ型のメモリセルアレイや、メモリセルがダイオード或いはバリスタ等の電流制限素子を可変抵抗素子に直列に接続してなる１Ｄ１Ｒ型のメモリセルアレイであっても本発明を適用できる。
〈２〉上記実施形態では、図３及び図４に示すタイミングチャートに従ってイニシャライズ動作及び選択書き換え動作を説明したが、本発明の動作制御方法は上記のタイミングチャートに示す動作方法に限られるものではない。
〈３〉また、上記実施形態では、一本のワード線を選択し、複数のビット線に接続するメモリセルに対して一括してイニシャライズ動作を行う例を説明したが、複数本のワード線を選択してイニシャライズ動作を行うこともできる。
〈４〉また、上記実施形態では、イニシャライズ動作において、全てのビット線を選択して同時にセット動作またはリセット動作を行っているが、必ずしも全てのビット線を同時に選択する必要はない。例えば、図２において、トランジスタＳ１〜Ｓｎの制御端子と接続する電源線Ｖｂを複数のビット線群毎に複数本（例えば、トランジスタＳ１〜Ｓｋ（ｋは１〜ｍ−１の自然数）の制御端子と接続する電源線Ｖｂ１と、トランジスタＳｋ＋１〜Ｓｍの制御端子と接続する電源線Ｖｂ２）に分け、かかるビット線群単位で複数のビット線を一括して選択し、選択された複数のビット線と選択されたワード線に接続する複数のメモリセルの可変抵抗素子に対してイニシャライズ動作を行ってもよい。電源線Ｖ１の駆動能力に応じて同時にイニシャライズ動作を行うメモリセルの数を変更することができる。
〈５〉また、イニシャライズ動作において、セット動作またはリセット動作を同時に並行して行うことも可能である。例えば、選択ワード線に印加する電圧をセット動作またはリセット動作で同じとする場合には、１または複数のワード線を選択し、上記の電源線Ｖｂ１とＶｂ２の何れか一方にセット動作用の電圧パルスを、何れか他方にリセット動作用の電圧パルスを与えることで、選択された複数のメモリセルの可変抵抗素子の一部のセット動作と、残りの一部の可変抵抗素子のリセット動作とを同時に実行することができる。
このようにセット動作またはリセット動作を同時並行して実行することで、特に可変抵抗素子がバイポーラ型の素子である場合には、セット動作とリセット動作とでメモリセルに流れる電流の向きが逆であることにより、ソース線に流れる合計の電流量が減り、省電力となる。
〈６〉上記実施形態では、ビット線デコーダ１０７は、ビット線選択回路１０１とビット線一括選択回路１０２からなり、動作に応じて一のビット線を選択する単一選択動作と、複数のビット線を同時に選択する一括選択動作の何れかを行う構成となっているが、かかるビット線一括選択回路１０２と同様の回路をワード線デコーダ１０６側に設けることも可能である。すなわち、ワード線デコーダ１０６が、ワード線選択回路とワード線一括選択回路からなり、イニシャライズ動作時には複数のワード線を同時に選択して、選択されたビット線に接続する複数のメモリセルの可変抵抗素子に対してイニシャライズ動作を行ってもよい。複数のビット線と複数のワード線を同時に選択することで、複数のメモリセルを含むブロック単位でイニシャライズ動作を行うことができる。
〈７〉本発明のイニシャライズ方法は、バイポーラ型の可変抵抗素子を備えたメモリセルアレイに対して好適に行うことができる。しかしながら、ユニポーラ型の可変抵抗素子を備えたメモリセルアレイに対しても本発明のイニシャライズ方法は適用できる。かかるユニポーラ型の可変抵抗素子では、セット動作とリセット動作とで、極性が同じで、電圧振幅またはパルス印加時間が異なる電圧パルスを印加する。本発明のイニシャライズ方法は、選択ソース線の電位を一定に維持した状態で、ビット線側から電圧パルスを印加するものであるため、ユニポーラ型の可変抵抗素子を備えたメモリセルアレイに対しても当然に本発明を適用できる。
つまり、電圧パルスの印加により抵抗状態が変化する可変抵抗素子をメモリセルアレイに備える限り、本発明は適用可能である。かかる可変抵抗素子の構成として、可変抵抗体や電極の材料、或いは素子のサイズ等により本発明が制限されるものではない。また、上記実施形態においてイニシャライズ動作の説明で用いた電圧パルスの電圧値やパルス幅（印加時間）、セルトランジスタの制御端子に印加する電圧等の条件は、本発明を説明するための具体例であり、可変抵抗素子の特性を限定するものではない。
本発明は、半導体記憶装置に利用可能であり、特に、大容量で信頼性の高い不揮発性メモリに利用することができる。
１： 本発明に係る半導体記憶装置
１００、１１０： メモリセルアレイ
１０１： ビット線選択回路
１０２： ビット線一括選択回路
１０４： 制御回路
１０５： 電圧発生回路
１０６： ワード線デコーダ
１０７： ビット線デコーダ
１０８： ソース線デコーダ
ＢＬ１〜ＢＬｍ： ビット線（第２選択線）
ＳＬ１〜ＳＬｎ： ソース線（第３選択線）
ＷＬ１〜ＷＬｎ： ワード線（第１選択線）
ＭＣ： メモリセル
Ｑ、Ｑ１１〜Ｑｎｍ： セル選択トランジスタ
Ｒ、Ｒ１１〜Ｒｎｍ： 可変抵抗素子
Ｖ１、Ｖ２、Ｖａ、Ｖｂ： 電源線
φ１〜φｍ： 切替信号
特開２００４−８７０６９号公報

Claims (8)

  1. ２つの入出力端子を有し、当該入出力端子間に電圧を印加することで当該入出力端子間の電気抵抗が変化する可変抵抗素子と、２つの入出力端子と１つの制御端子を有する選択トランジスタとを備え、前記可変抵抗素子の前記入出力端子の一方と前記選択トランジスタの前記入出力端子の一方とを接続してなる２つの入出力端子を有するメモリセルを、複数、行方向および列方向に夫々マトリクス状に配列してなるメモリセルアレイと、
    同一行に属する前記メモリセルの前記選択トランジスタの前記制御端子同士を接続する、行方向に延伸する第１選択線と、
    同一列に属する前記メモリセルの前記入出力端子の一方同士を接続する、列方向に延伸する第２選択線と、
    同一列または同一行に属する前記メモリセルの前記入出力端子の他方同士を接続する第３選択線と、
    複数の前記第２選択線からなる第２選択線群を同時に選択状態とする一括選択回路と、
    制御回路と、を備え、
    前記制御回路は、
    一または複数の前記第１選択線を選択し、且つ、前記一括選択回路を制御して前記第２選択線群を選択することで、複数の前記メモリセルを選択し、
    前記選択された前記第１選択線に所定の電圧が印加された状態で、前記第２選択線群を構成する全ての前記第２選択線に第１電圧を印加する第１電圧印加動作、及び、前記第２選択線群を構成する全ての前記第２選択線に第２電圧を印加する第２電圧印加動作の実行を制御し、
    前記選択されたメモリセルに接続する前記第３選択線に第３電圧が印加された状態で、前記第１電圧印加動作と前記第２電圧印加動作を交互に複数回実行する初期化動作の実行を制御することを特徴とする半導体記憶装置。
  2. 前記第１電圧が、前記第３電圧よりも高電圧であり、
    前記第２電圧が、前記第３電圧よりも低電圧であることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記制御回路は、一本の前記第１選択線、および、一本の前記第２選択線を選択することで、一の前記メモリセルを選択し、当該選択された前記メモリセルに接続する前記第３選択線に前記第３電圧が印加された状態で、当該選択された前記第２選択線に前記第１電圧または前記第２電圧の何れかを選択的に印加する選択電圧印加動作の実行を制御し、
    前記選択電圧印加動作を実行する動作モードと、前記初期化動作を実行する動作モードとを、切り替え可能に構成されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記初期化動作において、
    前記制御回路は、前記第１電圧印加動作後および前記第２電圧印加動作後に、前記可変抵抗素子の前記電気抵抗を読み出す読み出し動作が実行されないように、前記初期化動作を制御することを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
  5. ２つの入出力端子を有し、当該入出力端子間に電圧を印加することで当該入出力端子間の電気抵抗が変化する可変抵抗素子と、２つの入出力端子と１つの制御端子を有する選択トランジスタとを備え、前記可変抵抗素子の前記入出力端子の一方と前記選択トランジスタの前記入出力端子の一方とを接続してなる２つの入出力端子を有するメモリセルを、複数、行方向および列方向に夫々マトリクス状に配列してなるメモリセルアレイの駆動方法であって、
    前記メモリセルアレイは、
    同一行に属する前記メモリセルの前記選択トランジスタの前記制御端子同士が、行方向に延伸する第１選択線に接続され、
    同一列に属する前記メモリセルの前記入出力端子の一方同士が、列方向に延伸する第２選択線に接続され、
    同一列または同一行に属する前記メモリセルの前記入出力端子の他方同士が、第３選択線に接続され、
    一または複数の前記第１選択線、及び、複数の前記第２選択線からなる第２選択線群を選択することで、複数の前記メモリセルを選択し、前記選択された前記第１選択線に所定の電圧を印加した状態で、前記第２選択線群を構成する全ての前記第２選択線に第１電圧を印加する第１電圧印加工程、及び、前記第２選択線群を構成する全ての前記第２選択線に第２電圧を印加する第２電圧印加工程を実行する初期化工程を有し、
    前記初期化工程において、
    前記選択されたメモリセルに接続する前記第３選択線に第３電圧を印加した状態で、前記第１電圧印加工程と前記第２電圧印加工程を交互に複数回実行することを特徴とする駆動方法。
  6. 前記第１電圧が、前記第３電圧よりも高電圧であり、
    前記第２電圧が、前記第３電圧よりも低電圧であることを特徴とする請求項５に記載の駆動方法。
  7. 一本の前記第１選択線、および、一本の前記第２選択線を選択することで、一の前記メモリセルを選択し、当該選択された前記メモリセルに接続する前記第３選択線に前記第３電圧を印加した状態で、当該選択された前記第２選択線に前記第１電圧または前記第２電圧の何れかを選択的に印加する選択電圧印加工程を実行する工程を有することを特徴とする請求項５又は６に記載の駆動方法。
  8. 前記初期化工程において、
    前記第１電圧印加工程後および前記第２電圧印加工程後に、前記可変抵抗素子の前記電気抵抗を読み出す読み出し動作を実行しないことを特徴とする請求項５〜７の何れか一項に記載の駆動方法。
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JP4742824B2 (ja) * 2005-11-10 2011-08-10 ソニー株式会社 記憶装置の初期化方法
JP5149414B2 (ja) * 2010-07-16 2013-02-20 シャープ株式会社 半導体記憶装置およびその駆動方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019176893A1 (ja) * 2018-03-14 2019-09-19 日本電気株式会社 半導体装置およびエラー検出方法

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