WO2013172372A1 - 不揮発性半導体記憶装置、及びメモリセルアレイの駆動方法 - Google Patents

不揮発性半導体記憶装置、及びメモリセルアレイの駆動方法 Download PDF

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WO2013172372A1
WO2013172372A1 PCT/JP2013/063512 JP2013063512W WO2013172372A1 WO 2013172372 A1 WO2013172372 A1 WO 2013172372A1 JP 2013063512 W JP2013063512 W JP 2013063512W WO 2013172372 A1 WO2013172372 A1 WO 2013172372A1
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bit line
line
bit
variable resistance
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優 川端
満 名倉
信夫 山崎
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シャープ株式会社
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    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning

Definitions

  • the present invention relates to a semiconductor memory device and a driving method thereof, and more particularly to a semiconductor memory device that rewrites information stored as a resistance state of a variable resistance element of a memory cell by applying a voltage pulse and a driving method thereof.
  • set (write) the operation that lowers the resistance state of the variable resistance element and increases the current flowing through the memory cell
  • resets the operation that increases the resistance state of the variable resistance element and decreases the current flowing through the memory cell.
  • set and reset may of course be reversed.
  • the set and reset are collectively referred to as rewriting.
  • Non-Patent Document 1 the resistance value of the variable resistance element in the high resistance state and the low resistance state can be obtained by alternately performing setting and resetting multiple times (hereinafter referred to as “initialization operation” or “initialization operation”). Has been pointed out to be stable.
  • a cell selection transistor is connected in series to a variable resistance element of a memory cell, which is disclosed in Patent Document 1, and stored in a variable resistance element of a selected memory cell.
  • a 1T1R type memory cell array that can limit a leakage current and a sneak current flowing in a non-selected memory cell when rewriting / reading the read information has been used.
  • FIG. 13 shows a cell array configuration of an RRAM conventionally used.
  • R11 to Rn1, R12 to Rn2,..., R1m to Rnm are used as variable resistance elements, and Q11 to Qn1, Q12 to Qn2,.
  • n and m are natural numbers) arranged in a matrix in the column direction (horizontal direction in FIG. 13) and the row direction (vertical direction in FIG. 13), respectively.
  • bit lines BL1 to BLm extending in the column direction, respectively.
  • the other ends of the transistors of the memory cells arranged in the same row are connected to a common line CML common to all the memory cells, and the gate terminals of the transistors of the memory cells arranged in the same row are connected to the respective rows.
  • Word lines WL1 to WLn extending in the direction are connected.
  • the power supply lines V1 and V2 for supplying a rewrite voltage are supplied from the outside, the voltage of the power supply line V1 is supplied to the bit lines BL1 to BLm, and the voltage of the power supply line V2 is supplied to the common line CML. Applied through the transistor.
  • the bit lines BL1 to BLm and the common line CML are short-circuited via the transistors of the common voltage application circuit 202, and a variable is connected to the bit line and the bit line by applying a voltage to the bit line from the common line side. It is possible to charge / discharge the bit line in the previous rewrite voltage state due to the influence of the parasitic capacitance of the wiring between the resistance elements.
  • FIG. 14 shows a timing chart at the time of rewriting the variable resistance element R11 of FIG.
  • the voltage is raised to the voltage V WLS (typical value 2.0V), and when reset, the voltage is raised to the voltage V WLR (typical value 2.7V), and then at time t2, ⁇ 0, ⁇ 11, ⁇ 22 Start up ⁇ ⁇ 2m. That is, the voltage of the power supply line V1 is applied to the selected bit line BL1 through the transistor of the rewrite voltage application circuit 201, the voltage of the power supply line V2 is applied to the common line CML, and further, the transistor of the initialization circuit 202 is connected. The same voltage as the common line CML is applied to the non-selected bit lines BL2 to BLm.
  • V WLS typically value 2.0V
  • V WLR typically value 2.7V
  • the voltages of the power supply lines V1 and V2 are the same voltage V PRE (representative value 1.5V).
  • V PRE representsative value 1.5V.
  • the common line CML and all the bit lines BL1 to BLm are precharged to the voltage V PRE .
  • a rewrite voltage pulse is applied to the power supply lines V1 and V2 between times t4 and t5. That is, at the time of setting, the power supply line V1 is changed to the voltage V SET (typical value 3V), the power supply line V2 is changed to GND, and a current is supplied from the selected bit line BL1 to the common line CML via R11 and Q11. Shed. On the other hand, at the time of resetting, the power supply line V1 is changed to GND, the power supply line V2 is changed to the voltage VRST ( typical value 3V), and a current is supplied from the common line CML to the selected bit line BL1 via Q11 and R11. Shed.
  • variable resistance element R11 and the transistor It is preferable to apply a relatively high voltage to both ends of the memory cell configured by the Q11 series circuit via the bit line BL1 and the common line CML.
  • the reset (high resistance) operation it is preferable to flow a large amount of current for a stable operation.
  • the resistance is lowered, and therefore it is preferable to apply a relatively low voltage to both ends of the memory cell. That is, in order to obtain a large rewrite current with respect to a low rewrite voltage, the gate-source potential difference Vgs of the transistor Q11 is set high, that is, VWLR is set high.
  • Patent Document 1 Japanese Published Patent Publication “Japanese Patent Laid-Open No. 2012-38408 (published on February 23, 2012)”
  • Non-patent document 1 W-Y Chang et al., “Unipolar resistive switching characteristics” of “ZnO“ thin ”films“ for nonvolatile memory ”applications,“ Appl. ”Phys.“ Lett. ”92,“ 022110, ”2008
  • the present invention provides a driving method capable of pre-initializing the entire memory cell array to be used while shortening the time required for the initialization operation, thereby realizing a nonvolatile semiconductor memory device capable of stable operation.
  • the purpose is to do.
  • a nonvolatile semiconductor memory device has two input / output terminals, and selectively applies a positive / negative polarity voltage between the two terminals.
  • a variable resistance element capable of changing an electric resistance between a high resistance state and a low resistance state; a selection transistor having two input / output terminals and one control terminal; and the input / output terminal of the variable resistance element
  • a memory cell array in which a plurality of memory cells having two input / output terminals connected to one end of the selection transistor and one end of the input / output terminal of the selection transistor are arranged in a matrix in the row and column directions, respectively.
  • a word line extending in the row direction connecting the control terminals of the selection transistors of the memory cells arranged in the same row;
  • a bit line extending in the column direction connecting one ends of the input / output terminals of the memory cells arranged in the same column;
  • a source line connecting the other ends of the input / output terminals of the memory cells arranged in at least the same row;
  • a control circuit The control circuit is configured to input the variable resistance element of the memory cell to each of the plurality of memory cells selected by one or a plurality of the word lines and a bit line group including the plurality of bit lines.
  • the control circuit selects one or a plurality of first bit lines and one or a plurality of second bit lines from the bit lines constituting the bit line group, and the source
  • a voltage application operation of applying a first voltage to the first bit line and applying a second voltage different from the first voltage to the second bit line is performed a plurality of times while the line is floating.
  • all the bit lines constituting the bit line group are selected once as the first bit line, and all the bit lines constituting the bit line group are The selection of the first bit line and the second bit line in each voltage application operation is controlled so that the second bit line is selected once.
  • the nonvolatile semiconductor memory device having the above characteristics further includes: In the voltage application operation, The resistance of the variable resistance element in the high resistance state of the memory cell connected to the first bit line to which the first voltage is applied is reduced, The resistance of the variable resistance element in the low resistance state of the memory cell connected to the second bit line to which the second voltage is applied is preferably increased.
  • the nonvolatile semiconductor memory device having the above characteristics further includes: In the voltage application operation, The control circuit preferably selects one of the adjacent bit lines as the first bit line and the other as the second bit line in the bit line group.
  • the nonvolatile semiconductor memory device having the above characteristics further includes: In the voltage application operation, The control circuit uses, as a third bit line, one or a plurality of the bit lines that are not selected as either the first bit line or the second bit line among the bit lines constituting the bit line group. Preferably, during the application of the first voltage and the second voltage, the third voltage is applied to the third bit line with a delay from the application of the first voltage and the second voltage.
  • the nonvolatile semiconductor memory device having the above characteristics further includes: The control circuit selects one word line and one bit line, applies a predetermined voltage to the selected bit line and the source line, and applies to the selected one memory cell.
  • the control circuit selects one word line and one bit line, applies a predetermined voltage to the selected bit line and the source line, and applies to the selected one memory cell.
  • the selective rewriting operation for executing the first operation or the second operation is controlled, It is preferable that the operation mode for executing the selective rewrite operation and the operation mode for executing the initialization operation can be switched.
  • the nonvolatile semiconductor memory device having the above characteristics further includes:
  • the first voltage is higher than the second voltage;
  • a voltage applied to the word line selected based on the second voltage is a voltage applied to the source line in the first operation in the selective rewrite operation.
  • the voltage is preferably lower than a voltage obtained by adding the intermediate value to a voltage applied to the word line selected with reference to a voltage applied to the source line.
  • the nonvolatile semiconductor memory device having the above characteristics further includes:
  • the first operation is an operation of changing the variable resistance element of the selected memory cell to the low resistance state,
  • the absolute value of the voltage difference between the first voltage and the second voltage is applied to the bit line selected based on the voltage applied to the source line in the first operation in the selective rewrite operation. It is preferable that the absolute value of the voltage or more.
  • the absolute value of the voltage difference between the first voltage and the second voltage is further applied to the source line in the first operation in the selective rewrite operation.
  • the bit line selected with reference to the voltage applied to the source line in the second operation in the selective rewrite operation and the absolute value of the voltage applied to the bit line selected with reference to the applied voltage Is preferably smaller than the sum of the absolute values of the voltages applied to.
  • the second voltage is a ground voltage.
  • a driving method of a nonvolatile semiconductor memory device has two input / output terminals, and selectively applies positive and negative voltages between the two terminals.
  • a variable resistance element capable of changing an electrical resistance between terminals between a high resistance state and a low resistance state; a selection transistor having two input / output terminals and one control terminal;
  • a plurality of memory cells having two input / output terminals formed by connecting one end of the write output terminal and one end of the input / output terminal of the selection transistor are arranged in a matrix in the row and column directions.
  • a method of driving a memory cell array includes: The control terminals of the selection transistors of the memory cells arranged in the same row are connected to a word line extending in the row direction, One ends of the input / output terminals of the memory cells arranged in the same column are connected to a bit line extending in the column direction, The other ends of the input / output terminals of the memory cells arranged in at least the same row are connected to a source line, For each of a plurality of the memory cells selected by one or a plurality of the word lines and a bit line group consisting of a plurality of the bit lines, the memory cell is connected between the input / output terminals of the variable resistance element.
  • the second step includes an initialization step of applying a voltage to each of the bit lines of the bit line group selected to be executed once each. In the initialization step, one or more first bit lines and one or more second bit lines are selected from the bit lines constituting the bit line group, and the source line is in a floating state
  • the voltage application step of applying a first voltage to the first bit line and applying a second voltage different from the first voltage to the second bit line is performed a plurality of times.
  • all the bit lines constituting the bit line group are selected once as the first bit line, and all the bit lines constituting the bit line group are The first bit line and the second bit line in each voltage application step are selected so that the second bit line is selected once.
  • the driving method according to the present invention having the above-described characteristics may further include: By applying the first voltage, the resistance of the variable resistance element in the high resistance state of the memory cell connected to the first bit line to which the first voltage is applied is reduced, Preferably, the application of the second voltage causes the resistance of the variable resistance element in the low resistance state of the memory cell connected to the second bit line to which the second voltage is applied to have a high and low resistance.
  • the driving method according to the present invention having the above-described characteristics may further include: In the bit line group, it is preferable to select one of the adjacent bit lines as the first bit line and the other as the second bit line.
  • the driving method according to the present invention having the above-described characteristics may further include: One or a plurality of the bit lines selected as neither the first bit line nor the second bit line in the bit line group are selected as a third bit line, and the first voltage and the second voltage are selected. It is preferable that the third voltage is applied to the third bit line while applying the voltage with a delay from the application of the first voltage and the second voltage.
  • the driving method according to the present invention having the above characteristics further includes: One word line and one bit line are selected, a predetermined voltage is applied to the selected bit line and the source line, and the first memory cell is selected with respect to the first memory line. It is preferable to include a step of executing a selective rewriting step of executing the step or the second step.
  • the driving method according to the present invention having the above characteristics further includes: The first voltage is higher than the second voltage;
  • the voltage applied to the word line selected with the second voltage as a reference in the voltage applying step in the initialization step is the voltage applied to the source line in the first step in the selective rewriting step. Higher than the voltage applied to the word line selected on the basis of the voltage obtained by adding an intermediate value obtained by dividing the absolute value of the voltage difference between the first voltage and the second voltage by 2;
  • the voltage applied to the word line selected with reference to the voltage applied to the source line is lower than a voltage obtained by adding the intermediate value.
  • the driving method according to the present invention having the above characteristics further includes:
  • the first step is a step of changing the variable resistance element of the selected memory cell to the low resistance state,
  • the absolute value of the voltage difference between the first voltage and the second voltage is applied to the bit line selected based on the voltage applied to the source line in the first step in the selective rewriting step. It is preferable that the absolute value of the voltage or more.
  • the absolute value of the voltage difference between the first voltage and the second voltage is a voltage applied to the source line in the first step in the selective rewriting step.
  • the second voltage is a ground voltage.
  • the nonvolatile semiconductor device and the driving method of the present invention when the initialization operation is performed on one or a plurality of word lines and a plurality of memory cells selected by a bit line group including a plurality of bit lines, One or a plurality of first bit lines and one or a plurality of second bit lines are selected from the bit line group, and the first voltage is applied to the first bit line in a state where the source line is in a floating state. A second voltage is applied to the second bit line.
  • first bit line ⁇ memory cell connected to first bit line ⁇ source line ⁇ memory cell connected to second bit line ⁇ second bit line By applying the first voltage and the second voltage, either one of the memory cell connected to the first bit line and the memory cell connected to the second bit line is applied with a voltage in the set (low resistance) direction. The voltage is applied to each memory cell so that the other is applied in the reset (high resistance) direction.
  • the voltage application operation for applying the first voltage and the second voltage is performed in a plurality of times while reselecting the first bit line and the second bit line, and all the bit lines constituting the bit line group are
  • the first bit line and the second bit line in each voltage application operation are selected so that they are once selected as one bit line and once selected as the second bit line.
  • the set and reset are executed once for each of the plurality of memory cells selected by the bit line group, and one cycle of the initialization operation is completed.
  • the operation can be performed at high speed.
  • FIG. 15 shows the cumulative probability distribution of the resistance value in the high resistance state after the initialization operation is performed by applying a voltage pulse of opposite polarity between set and reset to a 256-bit variable resistance element. From FIG. 15, by increasing the number of initialization cycles, the variation in resistance value between the high resistance state and the low resistance state after the resistance change in the same element is improved, and the variation in resistance value between elements is also improved. I understand.
  • a highly reliable nonvolatile semiconductor device can be provided by performing an initialization operation of 1000 cycles or more.
  • FIG. 16 shows the state of resistance change of two elements whose resistance value change was particularly scarce in the initial cycle of initialization in FIG. As shown in FIG. 16, the resistance values of these elements hardly fluctuate in the initial 10 cycles. However, the resistance value gradually begins to fluctuate by continuing to alternately apply the set voltage pulse and the reset voltage pulse.
  • FIG. 16 confirms that the effect of the initialization operation is accumulated even when there is no change in the resistance value. It is thought that the resistance change of the variable resistance element is caused by the movement of oxygen in the metal oxide film constituting the variable resistor, and this accumulation effect is caused by the oxygen in the metal oxide film being set voltage pulse and reset. It suggests redistribution due to electrical stress caused by voltage pulses.
  • the initialization operation changes the distribution of the entire oxygen in the film, but the resistance is only related to oxygen near the interface and near the filament formed by the forming process. May not appear as a change in resistance value. However, even in such a case, the redistribution of oxygen contributing to the resistance change occurs by applying the voltage pulse repeatedly, and a stable resistance change can be expected.
  • FIG. 17 shows a state of a filament formed by forming in a variable resistance element in which a metal oxide film 13 as a variable resistor is sandwiched between two electrodes 11 and 12.
  • the filament is an electric conduction path formed by oxygen vacancies in the metal oxide film.
  • the distribution of oxygen vacancies 14 after the forming process varies due to the uneven distribution of oxygen during the formation of the metal oxide film, and the oxygen vacancies 14 are almost primary as shown in FIG.
  • the re-distribution of oxygen in the metal oxide film is induced by the application of electrical stress, which is the essence of the above initializing operation.
  • electrical stress which is the essence of the above initializing operation.
  • whether or not the resistance value actually fluctuates is essential. I can say no.
  • the nonvolatile semiconductor memory device and the driving method thereof of the present invention it is possible to reduce the time required for the initialization operation of the memory cell array, to realize a stable operation, and to realize a highly reliable nonvolatile semiconductor memory device. it can.
  • 1 is a circuit block diagram showing a schematic configuration of a nonvolatile semiconductor memory device according to an embodiment of the present invention.
  • 1 is a circuit configuration diagram showing an example of a configuration of a memory cell array of a nonvolatile semiconductor memory device according to an embodiment of the present invention.
  • 4 is a timing chart illustrating an example of a driving method during an initialization operation in the nonvolatile semiconductor memory device according to the embodiment of the invention.
  • a table showing the relationship between the voltage applied to each bit line and the resistance state of the memory cell in each sequence of initialization operation 1 is a circuit configuration diagram showing an example of a configuration of a memory cell array of a nonvolatile semiconductor memory device according to an embodiment of the present invention.
  • 4 is a timing chart illustrating an example of a driving method during an initialization operation in the nonvolatile semiconductor memory device according to the embodiment of the invention.
  • a table showing the relationship between the voltage applied to each bit line and the resistance state of the memory cell in each sequence of initialization operation The circuit block diagram of the non-volatile semiconductor memory device (RRAM) using the conventional variable resistance element. 6 is a timing chart at the time of rewriting a variable resistance element in a conventional nonvolatile semiconductor memory device.
  • the graph which shows the cumulative probability distribution of the resistance value of the high resistance state after initialization operation
  • the graph which shows the mode of the resistance change of the variable resistive element at the time of initialization operation
  • FIG. 1 is a circuit block diagram showing a schematic configuration of a nonvolatile semiconductor memory device (hereinafter referred to as “present invention device 1”) according to an embodiment of the present invention.
  • the device 1 of the present invention includes a memory cell array 100, a control circuit 104, a voltage generation circuit 105, a word line decoder 106, and a bit line decoder 107, respectively.
  • the memory cell array 100 includes a plurality of memory cells in which variable resistance elements and transistors are connected in series, arranged in a matrix in the row and column directions, and memory cells belonging to the same column are connected by bit lines extending in the column direction.
  • the memory cells belonging to the same row are connected to each other by a word line extending in the row direction.
  • FIG. 2 shows a circuit configuration diagram of the memory cell array 100 and its peripheral circuits.
  • the device 1 of the present invention includes a rewrite voltage application circuit 101, a common voltage application circuit 102, and an initialization voltage application circuit 103.
  • the memory cell array 100 includes R11 to Rn1, R12 to Rn2,..., R1m to Rnm as variable resistance elements (memory elements), and Q11 to Qn1, Q12 to Qn2,. Q1m to Qnm are arranged in a matrix in the row direction (vertical direction in FIG. 2) and the column direction (horizontal direction in FIG. 2), respectively.
  • each memory cell one end of a variable resistance element and one end of an input / output terminal of a transistor are connected, and a memory cell having two input / output terminals in which the variable resistance element and a transistor are connected in series is configured.
  • one input / output terminal on the variable resistance element side is connected to one of the bit lines BL1 to BLm extending in the column direction, and the memory cells arranged in the same column are connected to each other.
  • the other input / output terminal on the transistor side extends in the row direction and is connected to a common common line CML via n wirings (source lines) that connect the memory cells arranged in the same row. It is connected to the.
  • the control terminals of the transistors of the memory cells arranged in the same row are connected to the word lines WL1 to WLn, respectively.
  • variable resistance elements R11 to Rnm are elements in which electrodes are supported on both ends of a variable resistor made of, for example, a transition metal oxide.
  • the material of the variable resistor is Al, Hf, Ni, Co, Ta, Zr, W, Ti, Cu, V, Zn, Nb oxides or oxynitrides, or strontium titanate (SrTiO x ). Can be used.
  • a so-called bipolar element is assumed in which rewriting is performed by applying a voltage pulse having a polarity opposite to that of a low resistance and a high resistance.
  • variable resistor material When these metal oxides are used as the variable resistor material, the initial resistance immediately after the manufacture of the variable resistance element is very high, so that a high resistance state and a low resistance state can be switched by electrical stress.
  • a voltage pulse having a larger voltage amplitude and longer pulse width than the voltage pulse used for normal rewrite operation is applied to the initial variable resistance element immediately after manufacturing to form a current path in which resistance switching occurs. Keep it.
  • Such voltage application processing is called forming processing. It is known that a current path (referred to as a filament path) formed by the forming process determines the electrical characteristics of the subsequent element.
  • the voltage generation circuit 105 generates a voltage necessary for the forming process, and the control circuit 104 controls the word line decoder 106 and the bit line decoder 107 to execute the forming process. It is the structure to control.
  • the control circuit 104 controls each memory operation of setting, resetting and reading of the memory cell array 100 and controls the forming process. Specifically, the control circuit 104 is based on an address signal input from the address line, a data input input from the data line, and a control input signal input from the control signal line.
  • the bit line decoder 107 is controlled to control each memory operation and forming process of the memory cell.
  • the control circuit 104 has functions as a general address buffer circuit, data input / output buffer circuit, and control input buffer circuit (not shown). Further, the control circuit 104 controls the initialization (initialization) operation of the plurality of memory cells.
  • the voltage generation circuit 105 is controlled by the control circuit 104 to generate a predetermined voltage necessary for selecting a memory cell to be operated in each of the set, reset, and read memory operations and the initialization operation, The voltage is supplied to the voltage application circuit 103, the common voltage application circuit 102, the word line decoder 106, and the bit line decoder 107.
  • the word line decoder 106 selects a word line corresponding to the address signal input to the address line when the target memory cell is input to the address line and specified.
  • the selected word line voltage and the unselected word line voltage are respectively applied to the selected word line and the unselected word line.
  • a selected word line voltage is applied to one or a plurality of word lines connected to the memory cell to be initialized.
  • the bit line decoder 107 selects a bit line corresponding to the address signal input to the address line when the memory cell to be operated is input to the address line and specified in each memory operation of set, reset, and read. A voltage necessary for the memory operation is applied to the selected bit line. 2 constitutes a part of the bit line decoder 107, and voltage signals ⁇ 11 to ⁇ 12 input to the gates of the respective transistors of the rewrite voltage application circuit 101 in accordance with the address signal. Is switched, the voltage supplied from the rewrite power supply line V1a or V1b is applied to the selected bit line.
  • control circuit 104 the voltage generation circuit 105, the word line decoder 106, and the bit line decoder 107 can be realized using a known circuit configuration. Since it can be manufactured using a known semiconductor manufacturing technique, the description is omitted.
  • one memory cell to be operated is selected by selecting one word line and one bit line, and the selected word line.
  • a predetermined voltage to the selected bit line and common line (source line)
  • information stored in the variable resistance element of the selected memory cell can be rewritten or read out.
  • a set voltage V SET of 1.5 V to 2.5 V is applied between the input and output terminals of the selected memory cell with a pulse width of 10 nsec to 50 nsec.
  • V WLS for example, applied to the source line
  • the voltage of the variable resistance element is lowered while the current flowing through the variable resistance element is limited by the transistor.
  • the reset voltage V RST of ⁇ 1.0 V to ⁇ 1.5 V is applied between the input and output terminals of the selected memory cell so that the pulse width of 50 nsec to 100 nsec is applied.
  • a voltage is applied to the bit line and the source line connected to the memory cell.
  • a higher voltage V WLR (for example, +1.2 V with respect to the voltage applied to the source line) is applied to the control terminal of the transistor of the selected memory cell via the word line than in the set operation.
  • V WLR for example, +1.2 V with respect to the voltage applied to the source line
  • the variable resistance element is a so-called bipolar element.
  • a 3 nm thick hafnium oxide (HfO x ) film formed by sputtering is used as a variable resistor, and is sandwiched between a Ta electrode and a TiN electrode. It is done.
  • the voltage applied to the source line in the set operation and the reset operation is the same (for example, the ground voltage GND), a positive voltage with respect to the voltage of the source line is applied to the bit line, and the set operation is performed.
  • a reset operation is performed by applying a negative voltage to the bit line with respect to the voltage of the source line.
  • the current flowing through the variable resistance element is controlled by the potential difference Vgs between the gate and the source of the transistor as described above.
  • Vgs between the gate and the source of the transistor since a voltage lower than that of the source line is applied to the bit line in the reset operation, the input / output terminal connected to the variable resistance element of the transistor serves as the source of the transistor. Therefore, the potential difference Vgs between the gate and the source of the transistor in the reset operation is higher than the voltage applied to the control terminal of the transistor with reference to the voltage of the source line.
  • the voltage applied to the source line in the set and reset operations is the same, and a positive voltage with respect to the source line voltage is applied to the bit line to perform the set operation, and a negative voltage with respect to the source line voltage
  • the selective rewriting operation can be efficiently performed while lowering the voltage applied to the word line.
  • the device 1 of the present invention further includes an initialization voltage application circuit 103 in the above-described conventional semiconductor memory device (FIG. 13).
  • the rewrite power supply line V1a and half of the even-numbered bit lines BL2i are connected to the rewrite power supply line V1b.
  • either the first voltage VA or the second voltage VB is supplied from the voltage generation circuit 105 to the rewrite power supply lines V1a and V1b, and the initialization operation is performed.
  • the bit line connected to the memory cell to be rewritten is connected to at least the bit line connected to the memory cell to be rewritten depending on which of the rewriting power supply lines V1a and V1b is connected. Necessary voltage is supplied through the rewritten power supply line.
  • the device 1 of the present invention is configured so that the control mode can be switched between an operation mode for performing an initialization operation and an operation mode for performing a selective rewrite operation.
  • the operation mode is switched to the operation mode for executing the selective rewrite operation.
  • the control circuit 104 performs control to change the voltage supplied to the rewrite power supply lines V1a and V1b according to the control mode.
  • a driving method of the device 1 of the present invention for performing the initialization operation in the memory cell array 100 shown in FIG. 2 will be described.
  • six bit lines BL1 to BL6 are selected, and the memory cells including the six variable resistance elements R11 to R16 connected to the common word line WL1 are initialized collectively.
  • a case of performing the operation will be described.
  • FIG. 3 shows an example of a timing chart during the initialization operation.
  • the interval between times ti and ti + 1 is about 200 nsec.
  • the first voltage VA (for example, 3V) is applied to the rewrite power supply line V1a
  • the second voltage VB (for example, 0V (GND)) is applied to the rewrite power supply line V1b.
  • the voltage of the rewrite power supply line V1a is raised from GND (second voltage VB) to the first voltage VA.
  • the first voltage VA is applied to the bit lines BL1, BL3, BL5
  • the second voltage VB is applied to the bit lines BL2, BL4, BL6.
  • the potential of the source line (common line CML) is indefinite because ⁇ 20 to ⁇ 2m falls.
  • FIG. 1 Schematic diagram of the resulting current path is shown in FIG.
  • a current path is generated from the bit line BL1 to the bit line BL2 via the variable resistance element R11, the transistor Q11, the source line (common line CML), the transistor Q12, and the variable resistance element R12. .
  • a current path flowing from the bit line BL3 to the bit line BL4 via the variable resistance element R13, the transistor Q13, the source line (common line CML), the transistor Q14, and the variable resistance element R14, and A current path that flows from the bit line BL5 to the bit line BL2 via the variable resistance element R15, the transistor Q15, the source line (common line CML), the transistor Q16, and the variable resistance element R16 is generated.
  • variable resistance elements R11, R13, and R15 are applied to the variable resistance elements R11, R13, and R15 in the set (low resistance) direction, and a voltage is applied to the variable resistance elements R12, R14, and R16 in the reset (high resistance) direction.
  • R11 to R16 are in the low resistance state, the reset operation of the memory cell having the variable resistance elements R12, R14, R16 is started and changes to the high resistance state.
  • the variable resistance elements R11, R13, and R15 maintain the low resistance state without changing the resistance state even when a voltage is further applied to the low resistance state elements in the set direction.
  • the second voltage VB is applied to the rewriting power supply line V1a and the first voltage VA is applied to the rewriting power supply line V1b as a second sequence (voltage applying step).
  • the voltage of the rewrite power supply line V1b is increased from GND (second voltage VB) to the first voltage VA.
  • the first voltage VA is applied to the bit lines BL2, BL4, BL6, and the second voltage VB is applied to the bit lines BL1, BL3, BL5.
  • the potential of the source line (common line CML) is indefinite because ⁇ 20 to ⁇ 2m falls.
  • FIG. 1 Schematic diagram of the resulting current path is shown in FIG.
  • a current path is generated from the bit line BL2 to the bit line BL1 via the variable resistance element R12, the transistor Q12, the source line (common line CML), the transistor Q11, and the variable resistance element R11. .
  • a current path flowing from the bit line BL4 to the bit line BL3 via the variable resistance element R14, the transistor Q14, the source line (common line CML), the transistor Q13, and the variable resistance element R13, and A current path that flows from the bit line BL6 to the bit line BL5 via the variable resistance element R16, the transistor Q16, the source line (common line CML), the transistor Q15, and the variable resistance element R15 is generated.
  • variable resistance elements R11, R13, and R15 in the reset (high resistance) direction, and the variable resistance elements R12, R14, and R16 are applied.
  • a voltage is applied in the set (low resistance) direction.
  • the variable resistance elements R11, R13, and R15 are in the low resistance state, and the variable resistance elements R12, R14, and R16 are in the high resistance state.
  • variable resistance elements R11, R13, and R15 when the variable resistance elements R11, R13, and R15 are being reset, the same reset current flows through the variable resistance elements R12, R14, and R16 in the low resistance state. Therefore, the same voltage is applied to the variable resistance elements R11, R13, R15 and the variable resistance elements R12, R14, R16. However, since a current flows through R12, R14, and R16 in the set direction, the reset operation does not occur and the resistance is not reduced.
  • the voltage difference VA ⁇ VB between the first voltage and the second voltage is higher than twice the voltage (here, about 0.6 V) that needs to be applied between the variable resistance elements in order to perform the reset operation. For example, the variable resistance elements R11, R13, and R15 can be changed to a high resistance state.
  • the first sequence is executed again, and the voltage of the rewrite power supply line V1a is increased from GND (second voltage VB) to the first voltage VA.
  • the first voltage VA is applied to the bit lines BL1, BL3, BL5, and the second voltage VB is applied to the bit lines BL2, BL4, BL6.
  • the variable resistance elements R11, R13, and R15 are in the high resistance state, and the variable resistance elements R12, R14, and R16 are in the low resistance state.
  • variable resistance elements R11, R13, R15 In the high resistance state, most of the applied voltages VA-VB are applied to the variable resistance elements R11, R13, R15 in the high resistance state, and almost no current flows through the variable resistance elements R11 to R16.
  • the potential of the source line drops to a voltage close to the second voltage VB.
  • the setting operation of the memory cell having the variable resistance elements R11, R13, and R15 is started.
  • the variable resistance elements R11, R13, and R15 change to the low resistance state, and then the variable resistance elements R12, R14
  • the reset operation of the memory cell having R16 is started, and the variable resistance elements R12, R14, and R16 change to the high resistance state in several tens to several hundreds of nanoseconds.
  • the reset operation and the set operation are executed once for all the selected memory cells by the first sequence and the second sequence, and the first sequence and the second sequence are alternately repeated.
  • the initialization operation can be performed efficiently and at high speed.
  • FIG. 6A shows the voltage application procedure according to the first sequence and the second sequence for each of the bit lines BL1 to BL6.
  • FIG. 6A shows the resistance of the variable resistance elements R11 to R16 of the memory cell after each sequence.
  • FIG. 6B shows a table of the states for each bit line connected to the memory cell. From FIG. 6, all the bit lines BL1 to BL6 are once selected as the bit lines (first bit lines) to which the first voltage V1 is applied through the first and second sequences, and the second voltage V2 is applied. It can be seen that the selected bit line (second bit line) is once selected.
  • a memory circuit in which two memory cells are connected in series is formed using the source line as an intermediate node, and two bit lines connected to both ends of the memory circuit are formed.
  • a first voltage VA is applied to one first bit line
  • a second voltage VB is applied to the other second bit line.
  • the variable resistance element in the high resistance state can be changed to the low resistance state.
  • the voltage difference VA ⁇ VB is applied through the low resistance state memory cells connected in series, the voltage drop caused by the variable resistance element and the transistor of the low resistance state memory cell is taken into consideration. It is preferable to set the voltage higher than the set voltage V SET .
  • one of the variable resistance elements in the high resistance state of the memory circuit is set and changed to the low resistance state, so that the potential of the source line becomes VA and VB as described above. It rises to an intermediate potential ( ⁇ (VA + VB) / 2). Even in this state, the threshold voltage of the transistor is set to (VA + VB) / 2 as V WLI for the word line connected to the memory cell selected as the initialization operation target so that the two transistors of the memory circuit are kept on. Apply a voltage higher than the applied voltage.
  • the resistance of the variable resistance element in the high resistance state is lowered (set), as described above, the current flowing through the variable resistance element is limited by the memory cell transistor in order to suppress variation in the resistance value after the change. While changing to a low resistance state.
  • the driving method of the present embodiment since two transistors are connected in series in the memory circuit, a voltage drop due to the two transistors becomes large, and a sufficient voltage is applied to the variable resistance element to be reduced in resistance. It may not be applied.
  • the resistance of the variable resistance element in the low resistance state is increased (reset), it is preferable not to limit the current by the transistor as described above.
  • the driving method according to the present embodiment since the two transistors in the memory circuit and the variable resistance element that is not the object of high resistance are loads, the voltage drop due to the two transistors becomes large and the resistance increases. In some cases, a sufficient voltage cannot be applied to the target variable resistance element.
  • the voltage V WLI applied to the word line and the first voltage VA are applied so that a voltage sufficient for resistance change is applied to the variable resistance element to be lowered (set) and increased (set). Is preferably set.
  • the word line connected to the memory cell selected as the initialization operation target is connected to the memory cell selected in the set operation in the selective rewrite operation described above.
  • a voltage obtained by adding (VA + VB) / 2 to the voltage V WLS applied with the source line as a reference to the word line to be applied may be applied as V WLI .
  • the word line is applied so that a sufficient voltage can be applied to the variable resistance element to be reduced in resistance. It is preferable to set the voltage applied to the voltage higher than that during the set operation in the selective rewriting operation to reduce the voltage drop caused by the two transistors.
  • one of the variable resistance elements constituting the memory circuit is lowered in resistance, and after the potential of the source line rises to (VA + VB) / 2, the resistance of the other variable resistance element is increased. Be started. Therefore, the voltage V applied to the word line connected to the memory cell selected as the initialization operation target with reference to the source line to the word line connected to the memory cell selected in the reset operation in the selective rewrite operation described above. A voltage obtained by adding (VA + VB) / 2 to WLR may be applied as VWLI . Further, in the reset operation, it is preferable to increase the resistance of the variable resistance element without limiting the current as much as possible. Therefore, it is preferable to set V WLI higher.
  • the driving method according to the present embodiment a high voltage that is equal to or higher than the set voltage is applied to both ends of the memory circuit. There is a risk of being.
  • the voltage V WLI applied to the word line connected to the memory cell selected as the initialization operation target is set lower than that during the reset operation in the selective rewrite operation, and is divided into variable resistance elements in the low resistance state. It is preferable to reduce the applied voltage.
  • the voltage V WLI applied to the word line connected to the memory cell selected as the initialization operation target is set so as to satisfy the following formula 1.
  • the case where the six bit lines BL1 to BL6 are selected and the initialization operation is collectively performed on the memory cells including the six variable resistance elements R11 to R16 connected to the word line WL1 has been described.
  • the word line WL1 is selected, by executing the first sequence, the first voltage is applied to the bit lines BL1, BL3, BL5... BL (m ⁇ 1), the bit lines BL2, BL4, BL6.
  • a second voltage is applied to BLm, a low resistance state is written in variable resistance elements R11, R13, R15...
  • variable resistance elements R12, R14, R16 a high resistance state is set in variable resistance elements R12, R14, R16. Is written. After that, by executing the second sequence, the second voltage is applied to the bit lines BL1, BL3, BL5... BL (m ⁇ 1), and the first voltage is applied to the bit lines BL2, BL4, BL6. When applied, the high resistance state is written in the variable resistance elements R11, R13, R15... R1 (m ⁇ 1), and the low resistance state is written in the variable resistance elements R12, R14, R16. Only by executing the first sequence and the second sequence, one cycle of the initialization operation is performed on m elements at a time.
  • the processing time is reduced to 2 / m in simple conversion, and the larger the capacity, the more effective.
  • no voltage is applied to the source line (common line) (a floating state), so it is not necessary to consider the charge / discharge time of the source line with a large load.
  • the reset operation and the set operation are performed while the source line is in a floating state, so that the time required for initialization can be greatly shortened.
  • the reset operation of the other variable resistance element is started. Therefore, the voltage difference between the first voltage and the second voltage applied to each bit line is not required until the sum of the set voltage V SET and the reset voltage V RST in the selective rewrite operation, and the minimum set voltage V SET If it is above, it can operate
  • the first bit line to which the first voltage VA is applied and the second bit line to which the second voltage VB is applied are always adjacent to each other. Selected.
  • the current path through which the current flows on the source line (common line CML) is the shortest. Therefore, the influence of the load due to the source line can be reduced.
  • the plurality of current paths do not merge on the source line, the amount of current flowing through the source line is minimized, and the influence of the load due to the source line can be reduced.
  • the device 1 of the present invention includes the initialization voltage applying circuit 103 having the two rewrite power supply lines V1a and V1b, and each of the rewrite power supply lines V1a and V1b is a bit line. Exemplified what is connected to. However, the present invention is not limited to the configuration of the initialization voltage applying circuit 103.
  • the voltage necessary for the reset operation is applied via the source line (common line CML). Therefore, when the load on the source line is large, a sufficient resistance is applied to the variable resistance element to be increased in resistance May not be applied. As a result, a sufficient reset current cannot be supplied to the variable resistance element, and it may be difficult to increase the resistance.
  • the source line common line CML
  • FIG. 7 shows a circuit configuration diagram of a memory cell array 100 and its peripheral circuits used in a nonvolatile semiconductor memory device (hereinafter referred to as “present invention device 2”) according to an embodiment of the present invention.
  • the inventive device 2 is different from the inventive device 1 in the configuration of the initialization voltage applying circuit 103.
  • the configuration of the entire storage device is the same as that of the circuit block diagram shown in FIG. 1 and will not be described in detail.
  • the initialization voltage application circuit 103 has three rewrite power supply lines V1a, V1b, and V1c, and is configured to apply different voltages to the bit lines BL1 to BLm, respectively.
  • the rewrite power supply line V1a is connected to the bit lines BL1, BL4... BL (m-2), and the rewrite power supply line V1b is connected to the bit lines BL2, BL5.
  • the line V1c is connected to the bit lines BL3, BL6... BLm. That is, each of the rewrite power supply lines V1a, V1b, and V1c is connected to every second bit line.
  • the initialization operation consists of three sequences (voltage application process).
  • FIG. 8 shows a timing chart during the initialization operation.
  • the interval between times ti and ti + 1 is about 100 nsec.
  • the memory cell array 100 is in a state immediately after the forming process, and all the variable resistance elements are in a low resistance state.
  • the first voltage VA (for example, 3V) is applied to the rewrite power supply line V1a
  • the second voltage VB (for example, 0V (GND)) is applied to the rewrite power supply line V1b.
  • the voltage of the rewrite power supply line V1a is increased from GND (second voltage VB) to the first voltage VA.
  • the first voltage VA is applied to the bit lines BL1, BL4... BL (m-2) and the second voltage VB is applied to the bit lines BL2, BL5. Is applied.
  • the potential of the source line (common line CML) is indefinite because ⁇ 20 to ⁇ 2m falls.
  • a schematic diagram of the resulting current path is shown by the solid line in FIG. 9, particularly for the current flowing through the memory cell having the variable resistance elements R11 to R13.
  • a current path is generated from the bit line BL1 to the bit line BL2 via the variable resistance element R11, the transistor Q11, the source line (common line CML), the transistor Q12, and the variable resistance element R12. .
  • the voltage of the rewrite power supply line V1c is increased from GND (second voltage VB) to the third voltage VC (for example, 3 V), so that the bit lines BL3, BL6,.
  • Three voltage VC is applied.
  • a schematic diagram of the resulting current path is shown by dotted lines in FIG. 9, particularly for the current flowing through the memory cell having variable resistance elements R11 to R13.
  • a current path that flows from the bit line BL3 to the bit line BL2 via the variable resistance element R13, the transistor Q13, the source line (common line CML), the transistor Q12, and the variable resistance element R12 is generated.
  • variable resistance elements R11, R14... R1 (m-2) in the set (lower resistance) direction, and the variable resistance elements R12, R15.
  • the voltage is applied in the reset (high resistance) direction. Since R11 to R1m are in the low resistance state now, the reset operation of the memory cells having the variable resistance elements R12, R15... R1 (m ⁇ 1) is started, and changes to the high resistance state.
  • the variable resistance elements R11, R14... R1 (m-2) and the variable resistance elements R13, R16... R1m are resistant even when a voltage is further applied to the low resistance state elements in the set direction. The state does not change and the low resistance state is maintained.
  • the first voltage VA is applied to the rewrite power supply line V1b
  • the second voltage VB is applied to the rewrite power supply line V1c.
  • the voltage of the rewrite power supply line V1b is raised from GND (second voltage VB) to the first voltage VA.
  • the first voltage VA is applied to the bit lines BL2, BL5... BL (m ⁇ 1)
  • the second voltage VB is applied to the bit lines BL3, BL6.
  • the potential of the source line (common line CML) is indefinite because ⁇ 20 to ⁇ 2m falls.
  • a schematic diagram of the resulting current path is shown by the solid line in FIG. 10, particularly for the current flowing through the memory cell having the variable resistance elements R11 to R13.
  • a current path is generated from the bit line BL2 to flow into the bit line BL3 via the variable resistance element R12, the transistor Q12, the source line (common line CML), the transistor Q13, and the variable resistance element R13. .
  • variable resistance elements R12, R15... R1 (m ⁇ 1) in the set (lower resistance) direction
  • a reset (high) is applied to the variable resistance elements R13, R16.
  • a voltage is applied in the direction of resistance.
  • the variable resistance elements R11, R14... R1 (m-2) and the variable resistance elements R13, R16... R1m are in the low resistance state, and the variable resistance elements R12, R15. m-1) is in a high resistance state.
  • variable resistance elements R12, R15... R1 (m-1) are applied to the variable resistance elements R12, R15... R1 (m-1) in the high resistance state, and almost no current flows through the variable resistance elements.
  • the potential of the source line drops to a voltage close to the second voltage VB.
  • the memory cell having the variable resistance elements R12, R15... R1 (m ⁇ 1) is set. The operation starts, and after a few nanoseconds, it changes to a low resistance state.
  • time t8 the resistance reduction of the variable resistance elements R12, R15... R1 (m ⁇ 1) is completed, current flows through the current path, and the potential of the source line is intermediate between VA and VB. Rise to potential.
  • the voltage of the rewrite power supply line V1a is increased from GND (second voltage VB) to the third voltage VC, so that the bit lines BL1, BL4,.
  • Three voltage VC is applied.
  • a schematic diagram of the resulting current path is shown by the dotted line in FIG. 10, particularly for the current flowing through the memory cell having variable resistance elements R11 to R13.
  • a current path that flows from the bit line BL1 to the bit line BL3 via the variable resistance element R11, the transistor Q11, the source line (common line CML), the transistor Q13, and the variable resistance element R13 is generated. That is, from time t8 to time t9, the current flowing through the variable resistance element R13 is the sum of the currents represented by the solid line and the dotted line in FIG.
  • variable resistance elements R13, R16... R1m When the current flows into the variable resistance elements R13, R16... R1m in the low resistance state in the reset direction, the reset operation of the variable resistance elements R13, R16. Changes to a high resistance state in several hundred nanoseconds. As a result, the resistance reduction of the variable resistance elements R13, R16... R1m is completed at time t9.
  • the variable resistance elements R11, R14... R1 (m-2) and the variable resistance elements R12, R15... R1 (m-1) further apply a voltage in the set direction to the low resistance state elements. Even so, the resistance state does not change and the low resistance state is maintained.
  • the first voltage VA is applied to the rewrite power supply line V1c and the second voltage VB is applied to the rewrite power supply line V1a as the third sequence.
  • the voltage of the rewrite power supply line V1c is increased from GND (second voltage VB) to the first voltage VA.
  • the first voltage VA is applied to the bit lines BL3, BL6,... BLm
  • the second voltage VB is applied to the bit lines BL1, BL4,. .
  • the potential of the source line (common line CML) is indefinite because ⁇ 20 to ⁇ 2m falls.
  • a schematic diagram of the resulting current path is shown by the solid line in FIG. 11, particularly for the current flowing through the memory cell having the variable resistance elements R11 to R13.
  • a current path is generated from the bit line BL3 to the bit line BL1 via the variable resistance element R13, the transistor Q13, the source line (common line CML), the transistor Q11, and the variable resistance element R11. .
  • variable resistance elements R13, R16, R1m are applied to the variable resistance elements R13, R16... R1m in the set (low resistance) direction, and a reset (high) is applied to the variable resistance elements R11, R14.
  • a voltage is applied in the direction of resistance.
  • the variable resistance elements R13, R16,... R1m are in a high resistance state, and the variable resistance elements R11, R14,... R1 (m ⁇ 2) and variable resistance elements R12, R15,. m-1) is in a low resistance state.
  • the voltage of the rewrite power supply line V1b is increased from GND (second voltage VB) to the third voltage VC, so that the bit lines BL2, BL5.
  • Three voltage VC is applied.
  • a schematic diagram of the resulting current path is shown by the dotted line in FIG. 11, particularly for the current flowing through the memory cell having variable resistance elements R11 to R13.
  • a current path that flows from the bit line BL2 to the bit line BL1 via the variable resistance element R12, the transistor Q12, the source line (common line CML), the transistor Q11, and the variable resistance element R11 is generated. That is, from time t11 to time t12, the current flowing through the variable resistance element R11 is the sum of the currents represented by the solid line and the dotted line in FIG.
  • variable resistance elements R11, R14... R1 (m-2) in the low resistance state, so that the variable resistance elements R11, R14.
  • the reset operation starts and changes to a high resistance state in several tens to several hundreds of nanoseconds.
  • the resistance reduction of the variable resistance elements R11, R14... R1 (m ⁇ 2) is completed at time t12.
  • the variable resistance elements R12, R15... R1 (m-1) and the variable resistance elements R13, R16... R1m are resistant even if a voltage is further applied in the set direction to the low resistance state elements. The state does not change and the low resistance state is maintained.
  • the first sequence is executed again, and the voltage of the rewrite power supply line V1a is changed from GND (second voltage VB) to the first voltage VA. Raise.
  • the first voltage VA is applied to the bit lines BL1, BL4... BL (m-2), and the second voltage VB is applied to the bit lines BL2, BL5.
  • the potential of the source line (common line CML) is indefinite because ⁇ 20 to ⁇ 2m falls.
  • variable resistance elements R11, R14... R1 (m-2) in the set (lower resistance) direction, and the variable resistance elements R12, R15.
  • the voltage is applied in the reset (high resistance) direction.
  • the variable resistance elements R11, R14... R1 (m-2) are in the high resistance state, and the variable resistance elements R12, R15... R1 (m-1) and the variable resistance elements R13, R16. ... R1m is in a low resistance state.
  • variable resistance elements R11, R14... R1 (m-2) are applied to the variable resistance elements R11, R14... R1 (m-2) in the high resistance state, and almost no current flows through the variable resistance elements.
  • the potential of the source line drops to a voltage close to the second voltage VB.
  • the memory cell having the variable resistance elements R11, R14... R1 (m ⁇ 2) is set. The operation starts, and after a few nanoseconds, it changes to a low resistance state.
  • the resistance reduction of the variable resistance elements R11, R14... R1 (m-2) is completed at time t14, current flows through the current path, and the source line potential is intermediate between VA and VB. Rise to potential.
  • the voltage of the rewrite power supply line V1a is increased from GND (second voltage VB) to the third voltage VC, so that the bit lines BL1, BL4,. Three voltage VC is applied.
  • the resulting current path is as shown in FIG. In FIG. 9, the current flowing through the memory cell having the variable resistance elements R11 to R13 is particularly shown.
  • the current flowing through the variable resistance element R12 is transmitted from the bit line BL1 to which the first voltage VA is applied to the source line (common Line CML) and the current flowing into the variable resistance element R12 via the transistor Q12 (solid line in FIG. 9) and variable from the bit line BL3 to which the third voltage VC is applied via the source line (common line CML) and the transistor Q12. This is the sum of the current flowing into the resistance element R12 (dotted line in FIG. 9).
  • variable resistance elements R12, R15,... R1 (m-1) This current flows into the variable resistance elements R12, R15,... R1 (m-1) in the low resistance state, so that the current flows in the reset direction, so that the variable resistance elements R12, R15,.
  • the reset operation starts and changes to a high resistance state in several tens to several hundreds of nanoseconds.
  • the resistance reduction of the variable resistance elements R12, R15... R1 (m-2) is completed at time t15.
  • the variable resistance elements R11, R14... R1 (m-2) and the variable resistance elements R13, R16 The state does not change and the low resistance state is maintained.
  • the processing time is reduced to 3 / m in simple conversion as compared with the case of performing the initialization operation for each memory cell.
  • the source line common line
  • FIG. 12A shows the voltage application procedure according to the first to third sequences for each bit line.
  • the resistance state of the variable resistance element of the memory cell after each sequence is connected to the memory cell.
  • a table for each bit line is shown in FIG. From FIG. 12, all the bit lines are selected once as the bit line (first bit line) to which the first voltage V1 is applied throughout the first to third sequences, and the bit to which the second voltage V2 is applied. It can be seen that the line (second bit line) has been selected once.
  • the number of first bit lines to which the first voltage VA is applied and the number of second bit lines to which the second voltage VB is applied are preferably the same.
  • the reset operation and the set operation are executed once for all the selected memory cells by the first to third sequences, By repeatedly executing the first to third sequences, the initialization operation can be performed efficiently and at high speed.
  • a bit line (third bit line) that is not selected as either the first bit line or the second bit line is selected, and the first voltage VA is applied to the first bit line.
  • the third voltage VC is applied to the third bit line with a delay. Even when the load of the source line (common line CML) is large by applying the third voltage VC, the reset current flowing through the variable resistance element in the low resistance state to be increased in resistance (reset) is increased. A current can be supplied to the variable resistance element to be increased in resistance.
  • a larger reset current can be obtained by increasing the number of bit lines to which the third voltage VC is applied.
  • the number of bit lines to which the third voltage is applied is the same as the number of bit lines to which the first voltage is applied.
  • a larger reset current can be expected by changing the line connection method so that the number of bit lines to which the third voltage is applied is twice the number of bit lines to which the first voltage is applied.
  • the processing time required for the initialization operation increases to 4 / m.
  • the time required for the initialization operation of the memory cell array is shortened, stable operation is possible, and a highly reliable nonvolatile semiconductor memory device can be realized.
  • the nonvolatile semiconductor memory device includes the rewrite voltage application circuit 103, and the first voltage VA or the second voltage VB is applied to the bit line selected via any of the rewrite power supply lines V1a to V1c.
  • the control circuit 104 can select the first bit line to which the first voltage VA is applied and the second bit line to which the second voltage VB is applied from the bit line group connected to the memory cell selected as the initialization operation target. As long as it is configured as such, the configuration is not limited.
  • the memory cell array 100 applies a positive voltage to the selected bit line with respect to the source line, so that the memory cell is set, and the memory cell array 100 is negative with respect to the source line.
  • the memory cell is reset by applying a voltage to a selected bit line.
  • VA ⁇ VB the first voltage VA is lower than the second voltage VB
  • VA ⁇ VB the variable resistance element of the memory cell connected to the first bit line to which the first voltage is applied
  • the resistance is lowered by the operation, and the variable resistance element of the memory cell connected to the second bit line to which the second voltage is applied is raised by the reset operation.
  • a voltage satisfying VC ⁇ (VA + VB) / 2 is applied to the third bit line as the third voltage VC. It is preferable to apply the same voltage as the first voltage as the third voltage VC.
  • the memory cell array has one input / output terminal on the variable resistance element side of the two input / output terminals of the memory cell connected to the bit lines BL1 to BLm and the other input / output on the transistor side.
  • the memory cell array is configured by connecting the terminal to the source line (common line CML), but this may be reversed.
  • the memory cell array is a memory cell array in which one input / output terminal on the transistor side of the memory cell is connected to the bit lines BL1 to BLm and the other input / output terminal on the variable resistance element side is connected to the source line (common line CML).
  • the initialization operation of the present invention can be performed.
  • the initialization method of the present invention can be suitably performed on a memory cell array including a bipolar variable resistance element.
  • a bipolar variable resistance element any element that exhibits a bipolar resistance change is sufficient, and the present invention is not limited by the variable resistor, the material of the electrode, the size of the element, or the like.
  • the present invention can be used for a semiconductor memory device, and in particular, can be used for a large capacity and highly reliable nonvolatile memory.

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Abstract

　安定動作が可能であり、信頼性の高い不揮発性半導体記憶装置およびその駆動方法を提供する。　可変抵抗素子を備えた不揮発性半導体記憶装置において、かかる可変抵抗素子のセット（低抵抗化）とリセット（高抵抗化）を交互に複数回行うイニシャライズ動作を行うに際し、複数のビット線からなるビット線群の中から、第１ビット線と第２ビット線を、夫々１又は複数本選択し、ソース線をフローティングとした状態で、第１ビット線に第１電圧ＶＡを、第２ビット線に第２電圧ＶＢを印加する電圧印加動作を複数回実行する。このとき、かかる複数回の電圧印加により、ビット線群の全てのビット線が第１ビット線として一度、且つ、第２ビット線として一度選択されるように、個々の電圧印加動作における第１ビット線と第２ビット線を選択する。

Description

[規則37.2に基づきISAが決定した発明の名称]　不揮発性半導体記憶装置、及びメモリセルアレイの駆動方法
　本発明は、半導体記憶装置およびその駆動方法に関し、より詳しくは、電圧パルスの印加によりメモリセルの可変抵抗素子の抵抗状態として記憶されている情報の書き換えを行う半導体記憶装置およびその駆動方法に関する。
　近年、フラッシュメモリに代わる新型の不揮発性半導体記憶装置が広く研究されている。中でも遷移金属酸化物等の可変抵抗体膜に電圧を印加することで抵抗変化が起きる現象を利用したＲＲＡＭ（登録商標）は、微細化限界の点でフラッシュメモリに比べ有利であり、また高速のデ－タ書き換えが可能であることから研究開発が盛んに行われている。
　以降、可変抵抗素子の抵抗状態を低抵抗化し、メモリセルに流れる電流を大きくする動作をセット（書き込み）、可変抵抗素子の抵抗状態を高抵抗化し、メモリセルに流れる電流を小さくする動作をリセット（消去）と称する。セット、リセットの定義は、勿論、この逆であっても構わない。また、このセット、リセットを合わせて、書き換えと称することにする。
かかるＲＲＡＭを安定して動かす工夫として、商品利用前に所定の書き換え動作を行っておくことが提案されている。特に、非特許文献１において、セットとリセットを交互に複数回行うこと（以下において、「イニシャライズ動作」又は「初期化動作」という）で、可変抵抗素子の高抵抗状態と低抵抗状態の抵抗値が安定することが指摘されている。
　このように、イニシャライズ動作により、抵抗変化後の抵抗値のばらつきが改善される。これにより、書込み動作が安定し、誤書込みや素子の破壊を防ぐことができ、ＲＲＡＭの信頼性を向上させることができる。
　一方、ＲＲＡＭを用いるメモリセルアレイの構成としては、特許文献１に示される、メモリセルの可変抵抗素子にセル選択用のトランジスタを直列に接続することで、選択されたメモリセルの可変抵抗素子に記憶された情報の書き換え・読み出しを行う際に非選択のメモリセルに流れるリーク電流及び回り込み電流を制限することのできる１Ｔ１Ｒ型のメモリセルアレイが従来用いられてきた。
　図１３に従来用いられてきたＲＲＡＭのセルアレイ構成を示す。メモリセルアレイ２００において、可変抵抗素子としてＲ１１～Ｒｎ１、Ｒ１２～Ｒｎ２、・・・、Ｒ１ｍ～Ｒｎｍが、また、セル選択用のトランジスタとしてＱ１１～Ｑｎ１、Ｑ１２～Ｑｎ２、・・・、Ｑ１ｍ～Ｑｎｍ（ｎ、ｍは自然数）が、夫々、列方向（図１３の横方向）と行方向（図１３の縦方向）にマトリクス状に配列している。個々のメモリセルにおいて、可変抵抗素子の一端とトランジスタの一端が接続され、また、同一列に配列されるメモリセルの可変抵抗素子の他端は、夫々、列方向に延伸するビット線ＢＬ１～ＢＬｍに接続され、同一行に配列されるメモリセルのトランジスタの他端は、全メモリセル共通のコモン線ＣＭＬに接続され、同一行に配列されるメモリセルのトランジスタのゲート端子には、夫々、行方向に延伸するワード線ＷＬ１～ＷＬｎが接続されている。
　外部からは、書き換え電圧を与える電源線Ｖ１及びＶ２が供給され、ビット線ＢＬ１～ＢＬｍには電源線Ｖ１の電圧が、コモン線ＣＭＬには電源線Ｖ２の電圧が、夫々、書き換え電圧印加回路２０１のトランジスタを介して印加される。また、共通電圧印加回路２０２のトランジスタを介して、ビット線ＢＬ１～ＢＬｍとコモン線ＣＭＬが短絡され、コモン線側からビット線に電圧を印加することで、ビット線及び当該ビット線に接続する可変抵抗素子間の配線の寄生容量の影響により以前の書き換え電圧状態となっているビット線を充放電することが可能になっている。
　図１３の可変抵抗素子Ｒ１１の書き換え時のタイミングチャートを図１４に示す。
　時刻ｔ１でワード線ＷＬ１をセット時は電圧ＶＷＬＳ（代表値２．０Ｖ）、リセット時であれば電圧ＶＷＬＲ（代表値２．７Ｖ）に立ち上げた後、時刻ｔ２でφ０，φ１１，φ２２～φ２ｍを立ち上げる。即ち、書き換え電圧印加回路２０１のトランジスタを介して電源線Ｖ１の電圧を選択されたビット線ＢＬ１に、また電源線Ｖ２の電圧をコモン線ＣＭＬに印加し、さらに初期化回路２０２のトランジスタを介して、コモン線ＣＭＬと同じ電圧を非選択のビット線ＢＬ２～ＢＬｍに印加する。このとき、電源線Ｖ１及びＶ２の電圧は、同じ電圧ＶＰＲＥ（代表値１．５Ｖ）であり、この結果、コモン線ＣＭＬと全ビット線ＢＬ１～ＢＬｍは電圧ＶＰＲＥにプリチャージされる。
　その後、時刻ｔ４～ｔ５の間、電源線Ｖ１及びＶ２に書き換え電圧パルスを印加する。すなわち、セット時には、電源線Ｖ１を電圧ＶＳＥＴ（代表値３Ｖ）に、電源線Ｖ２をＧＮＤに変化させ、Ｒ１１、Ｑ１１を介して、選択されたビット線ＢＬ１からコモン線ＣＭＬに向かって電流を流す。一方、リセット時には、電源線Ｖ１をＧＮＤに、電源線Ｖ２を電圧ＶＲＳＴ（代表値３Ｖ）に変化させ、Ｑ１１、Ｒ１１を介して、コモン線ＣＭＬから選択されたビット線ＢＬ１に向かって電流を流す。
　ここで、上記のワード線電圧ＶＷＬＳおよびＶＷＬＲの設定方法について補足する。
　遷移金属酸化物を可変抵抗体として用いたＲＲＡＭの場合、セット（低抵抗化）動作では、十分な電界を印加することで安定に低抵抗化するので、図１３において、可変抵抗素子Ｒ１１とトランジスタＱ１１の直列回路で構成されるメモリセルの両端には、ビット線ＢＬ１およびコモン線ＣＭＬを介して比較的高電圧を印加することが好ましい。しかしながら、一方で、抵抗変化後の抵抗値のばらつきを抑えるため、可変抵抗素子Ｒ１１に流れる電流量は小さく制限することが好ましい。つまり、高電圧の書き換え電圧に対して書き換え電流を小さく制限するため、トランジスタＱ１１のゲート‐ソース間の電位差Ｖｇｓを低めに、即ちＶＷＬＳを低く設定する。
　一方、リセット（高抵抗化）動作では、安定動作のためには電流を多く流すことが好ましい。しかしながら、一方で、過剰な電界を印加すると逆に低抵抗化してしまうため、メモリセルの両端には、比較的低電圧を印加することが好ましい。つまり、低電圧の書き換え電圧に対して大きな書き換え電流を得るため、トランジスタＱ１１のゲート‐ソース間の電位差Ｖｇｓを高めに、即ちＶＷＬＲを高く設定する。
　特許文献１：日本国公開特許公報「特開２０１２－３８４０８号公報（２０１２年２月２３日公開）」
　非特許文献１：W-Y Chang他、"Unipolar resistive switching characteristics of ZnO thin films for nonvolatile memory applications", Appl. Phys. Lett. 92, 022110, 2008年
　上記のイニシャライズ動作を効果的とするには、１０００回以上のセットとリセットを交互に繰り返すことが望ましい。しかしながら、これを１ビットずつ、１メモリセル毎に処理していては現実的な時間ではイニシャライズ動作が終了しないという問題がある。
　特に、ＲＲＡＭの特徴である高集積性を活かした１Ｇｂｉｔ以上のメモリセルアレイにおいて、従来の回路構成でイニシャライズ動作を実行することは困難である。例えば、１００Ｍｂｉｔを有するメモリセルアレイのイニシャライズ動作を行うとして、一回のセット及びリセットに要する時間を１μｓｅｃとして、１０００サイクル実行するとした場合、１０００［サイクル］×１０８［ｂｉｔ］×１０－６［ｓｅｃ］≒２８［ｈｏｕｒ］が必要となる。さらに、セットとリセットで書き換え電圧パルスの極性が異なるバイポーラ動作においては、上記の処理時間に加え、配線の充放電時間が数μｓｅｃ程度、各サイクル毎に必要となる。
　そこで、本発明は、イニシャライズ動作に要する時間を短縮しながら、使用するメモリセルアレイ全体に予めイニシャライズ処理を施すことのできる駆動方法を提供し、これにより安定動作が可能な不揮発性半導体記憶装置を実現することをその目的とする。
　上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、二つの入出力端子を有し、当該二端子間に正負両極性の電圧を選択的に印加することで当該二端子間の電気抵抗を高抵抗状態と低抵抗状態の間で変化させることができる可変抵抗素子と、二つの入出力端子と一つの制御端子を有する選択トランジスタとを備え、前記可変抵抗素子の前記入出力端子の一方端と前記選択トランジスタの前記入出力端子の一方端とを接続してなる二つの入出力端子を有するメモリセルを、複数、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、
　同一行に配列された前記メモリセルの前記選択トランジスタの前記制御端子同士を接続する、行方向に延伸するワード線と、
　同一列に配列された前記メモリセルの前記入出力端子の一方端同士を接続する、列方向に延伸するビット線と、
　少なくとも同一行に配列された前記メモリセルの前記入出力端子の他方端同士を接続するソース線と、
　制御回路と、を備え、
　前記制御回路は、一または複数の前記ワード線、及び、複数の前記ビット線からなるビット線群により選択される複数の前記メモリセルの夫々に対し、前記メモリセルの前記可変抵抗素子の前記入出力端子間に第１の極性の電圧パルスを印加する第１動作、及び、前記メモリセルの前記可変抵抗素子の前記入出力端子間に前記第１の極性とは逆極性の第２の極性の電圧パルスを印加する第２動作が、ともに１度ずつ実行されるように選択された前記ビット線群の前記ビット線に電圧を印加する初期化動作の実行を制御し、
　前記初期化動作において、前記制御回路は、前記ビット線群を構成する前記ビット線の中から、一または複数の第１ビット線、及び、一または複数の第２ビット線を選択し、前記ソース線がフローティングの状態で、前記第１ビット線に第１電圧を印加するとともに、前記第２ビット線に前記第１電圧と異なる第２電圧を印加する電圧印加動作を、複数回実行し、
　前記複数回の前記電圧印加動作の実行の結果、前記ビット線群を構成する全ての前記ビット線が前記第１ビット線として一度選択され、前記ビット線群を構成する全ての前記ビット線が前記第２ビット線として一度選択されるように、個々の前記電圧印加動作における前記第１ビット線および前記第２ビット線の選択を制御することを特徴とする。
　上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、
　前記電圧印加動作において、
　前記第１電圧が印加された前記第１ビット線に接続する前記メモリセルの前記高抵抗状態の前記可変抵抗素子の抵抗が低抵抗化し、
　前記第２電圧が印加された前記第２ビット線に接続する前記メモリセルの前記低抵抗状態の前記可変抵抗素子の抵抗が高低抵抗化することが好ましい。
　上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、
　前記電圧印加動作において、
　前記制御回路は、前記ビット線群のうち、隣接する前記ビット線の一方を前記第１ビット線、他方を前記第２ビット線として選択することが好ましい。
　上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、
　前記電圧印加動作において、
　前記制御回路は、前記ビット線群を構成する前記ビット線のうち、前記第１ビット線および前記第２ビット線のいずれにも選択されなかった一または複数の前記ビット線を第３ビット線として選択し、前記第１電圧と前記第２電圧の印加中に、前記第１電圧と前記第２電圧の印加から遅れて、前記第３ビット線に第３電圧を印加することが好ましい。
　上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、
　前記制御回路は、一の前記ワード線、及び、一の前記ビット線を選択し、選択された前記ビット線および前記ソース線に所定の電圧を印加して、選択された一の前記メモリセルに対して前記第１動作または前記第２動作を実行する選択書き換え動作を制御し、
　前記選択書き換え動作を実行する動作モードと、前記初期化動作を実行する動作モードとを、切り替え可能に構成されていることが好ましい。
　上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、
　前記第１電圧が、前記第２電圧よりも高く、
　前記初期化動作における前記電圧印加動作において、前記第２電圧を基準として選択された前記ワード線に印加される電圧が、前記選択書き換え動作における前記第１動作において、前記ソース線に印加される電圧を基準として選択された前記ワード線に印加される電圧に、前記第１電圧と前記第２電圧の間の電圧差の絶対値を２で割った中間値を加算した電圧よりも高く、前記選択書き換え動作における前記第２動作において、前記ソース線に印加される電圧を基準として選択された前記ワード線に印加される電圧に、前記中間値を加算した電圧よりも低いことが好ましい。
　上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、
　前記第１動作が、選択された前記メモリセルの前記可変抵抗素子を前記低抵抗状態に変化させる動作であり、
　前記第１電圧と前記第２電圧との電圧差の絶対値が、前記選択書き換え動作における前記第１動作において、前記ソース線に印加される電圧を基準として選択された前記ビット線に印加される電圧の絶対値以上であることが好ましい。
　上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記第１電圧と前記第２電圧との電圧差の絶対値が、前記選択書き換え動作における前記第１動作において、前記ソース線に印加される電圧を基準として選択された前記ビット線に印加される電圧の絶対値と、前記選択書き換え動作における前記第２動作において、前記ソース線に印加される電圧を基準として選択された前記ビット線に印加される電圧の絶対値との和よりも小さいことが好ましい。
　上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記第２電圧が、接地電圧であることが好ましい。
　上記目的を達成するための本発明に係る不揮発性半導体記憶装置の駆動方法は、二つの入出力端子を有し、当該二端子間に正負両極性の電圧を選択的に印加することで当該二端子間の電気抵抗を高抵抗状態と低抵抗状態の間で変化させることができる可変抵抗素子と、二つの入出力端子と一つの制御端子を有する選択トランジスタとを備え、前記可変抵抗素子の前記入出力端子の一方端と前記選択トランジスタの前記入出力端子の一方端とを接続してなる二つの入出力端子を有するメモリセルを、複数、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイの駆動方法であって、
　前記メモリセルアレイは、
　同一行に配列された前記メモリセルの前記選択トランジスタの前記制御端子同士が、行方向に延伸するワード線に接続され、
　同一列に配列された前記メモリセルの前記入出力端子の一方端同士が、列方向に延伸するビット線に接続され、
　少なくとも同一行に配列された前記メモリセルの前記入出力端子の他方端同士が、ソース線に接続され、
　一または複数の前記ワード線、及び、複数の前記ビット線からなるビット線群により選択される複数の前記メモリセルの夫々に対し、前記メモリセルの前記可変抵抗素子の前記入出力端子間に第１の極性の電圧パルスを印加する第１工程、及び、前記メモリセルの前記可変抵抗素子の前記入出力端子間に前記第１の極性とは逆極性の第２の極性の電圧パルスを印加する第２工程が、ともに１度ずつ実行されるように選択された前記ビット線群の前記ビット線の夫々に電圧を印加する初期化工程を有し、
　前記初期化工程において、前記ビット線群を構成する前記ビット線の中から、一または複数の第１ビット線、及び、一または複数の第２ビット線を選択し、前記ソース線がフローティングの状態で、前記第１ビット線に第１電圧を印加するとともに、前記第２ビット線に前記第１電圧と異なる第２電圧を印加する電圧印加工程を、複数回実行し、
　前記複数回の前記電圧印加工程の実行の結果、前記ビット線群を構成する全ての前記ビット線が前記第１ビット線として一度選択され、前記ビット線群を構成する全ての前記ビット線が前記第２ビット線として一度選択されるように、個々の前記電圧印加工程における前記第１ビット線および前記第２ビット線を選択することを特徴とする。
　上記特徴の本発明に係る駆動方法は、更に、前記電圧印加工程において、
　前記第１電圧の印加により、前記第１電圧が印加された前記第１ビット線に接続する前記メモリセルの前記高抵抗状態の前記可変抵抗素子の抵抗を低抵抗化させ、
　前記第２電圧の印加により、前記第２電圧が印加された前記第２ビット線に接続する前記メモリセルの前記低抵抗状態の前記可変抵抗素子の抵抗を高低抵抗化させることが好ましい。
　上記特徴の本発明に係る駆動方法は、更に、前記電圧印加工程において、
　前記ビット線群のうち、隣接する前記ビット線の一方を前記第１ビット線、他方を前記第２ビット線として選択することが好ましい。
　上記特徴の本発明に係る駆動方法は、更に、前記電圧印加工程において、
　前記ビット線群のうち、前記第１ビット線および前記第２ビット線のいずれにも選択されなかった一または複数の前記ビット線を第３ビット線として選択し、前記第１電圧と前記第２電圧の印加中に、前記第１電圧と前記第２電圧の印加から遅れて、前記第３ビット線に第３電圧を印加することが好ましい。
　上記特徴の本発明に係る駆動方法は、更に、
　一の前記ワード線、及び、一の前記ビット線を選択し、選択された前記ビット線および前記ソース線に所定の電圧を印加して、選択された一の前記メモリセルに対して前記第１工程または前記第２工程を実行する選択書き換え工程を実行する工程を有することが好ましい。
　上記特徴の本発明に係る駆動方法は、更に、
　前記第１電圧が、前記第２電圧よりも高く、
　前記初期化工程における前記電圧印加工程において、前記第２電圧を基準として選択された前記ワード線に印加される電圧が、前記選択書き換え工程における前記第１工程において、前記ソース線に印加される電圧を基準として選択された前記ワード線に印加される電圧に、前記第１電圧と前記第２電圧の間の電圧差の絶対値を２で割った中間値を加算した電圧よりも高く、前記選択書き換え工程における前記第２工程において、前記ソース線に印加される電圧を基準として選択された前記ワード線に印加される電圧に、前記中間値を加算した電圧よりも低いことが好ましい。
　上記特徴の本発明に係る駆動方法は、更に、
　前記第１工程が、選択された前記メモリセルの前記可変抵抗素子を前記低抵抗状態に変化させる工程であり、
　前記第１電圧と前記第２電圧との電圧差の絶対値が、前記選択書き換え工程における前記第１工程において、前記ソース線に印加される電圧を基準として選択された前記ビット線に印加される電圧の絶対値以上であることが好ましい。
　上記特徴の本発明に係る駆動方法は、更に、前記第１電圧と前記第２電圧との電圧差の絶対値が、前記選択書き換え工程における前記第１工程において、前記ソース線に印加される電圧を基準として選択された前記ビット線に印加される電圧の絶対値と、前記選択書き換え工程における前記第２工程において、前記ソース線に印加される電圧を基準として選択された前記ビット線に印加される電圧の絶対値との和よりも小さいことが好ましい。
　上記特徴の本発明に係る駆動方法は、更に、前記第２電圧が、接地電圧であることが好ましい。
　本発明の不揮発性半導体装置および駆動方法によれば、一又は複数のワード線、及び、複数のビット線からなるビット線群により選択される複数のメモリセルに対してイニシャライズ動作を行う際に、かかるビット線群の中から、一又は複数の第１ビット線、及び、一又は複数の第２ビット線を選択し、ソース線をフローティングとした状態で、第１ビット線に第１電圧を、第２ビット線に第２電圧を印加する。
　これにより、「第１ビット線‐第１ビット線に接続するメモリセル‐ソース線‐第２ビット線に接続するメモリセル‐第２ビット線」の電流経路が形成される。第１電圧及び第２電圧の印加により、第１ビット線に接続するメモリセルと、第２ビット線に接続するメモリセルのうち、何れか一方がセット（低抵抗化）方向に電圧が印加され、他方がリセット（高抵抗化）方向に電圧が印加されるように、各メモリセルに電圧が印加される。
　かかる第１電圧及び第２電圧を印加する電圧印加動作を、第１ビット線と第２ビット線を選択し直しながら複数回に分けて行い、ビット線群を構成する全てのビット線が、第１ビット線として一度選択され、第２ビット線として一度選択されるように、個々の電圧印加動作における第１ビット線と第２ビット線を選択する。この結果、ビット線群により選択される複数のメモリセルについて、セットとリセットが夫々一度ずつ実行されることとなり、イニシャライズ動作の１サイクルが完了する。
　このとき、ソース線をフローティングとした状態で第１電圧と第２電圧の印加を行うため、ソース線の充放電に要する時間を考慮する必要はなく、複数のメモリセルに対し一括して、イニシャライズ動作を高速に行うことができる。
　図１５に、２５６ビットの可変抵抗素子に対し、セットとリセットで極性が逆の電圧パルスを印加して、イニシャライズ動作を行った後の高抵抗状態の抵抗値の累積確率分布を示す。図１５から、イニシャライズのサイクル数を増やすことで、同一素子における抵抗変化後の高抵抗状態と低抵抗状態の抵抗値のばらつきが改善されるほか、素子間の抵抗値のばらつきも改善されることが分かる。好適には、１０００サイクル以上のイニシャライズ動作を実行することにより、信頼性の高い不揮発性半導体装置を提供することができる。
　なお、かかるイニシャライズ動作において、抵抗値の変動は必ずしも伴わない。図１６に、図１５においてイニシャライズの初期サイクルで特に抵抗値変化が乏しかった２つの素子の抵抗変化の様子を示す。図１６に示すように、これらの素子は初期１０サイクルでは抵抗値はほとんど変動していない。しかしながら、セット電圧パルス及びリセット電圧パルスを交互に与え続けることによって徐々に抵抗値が変動し始める。
　図１６から、抵抗値に変化がみられない場合でも、イニシャライズ動作による効果が蓄積していることを確認できる。可変抵抗素子の抵抗変化は可変抵抗体を構成する金属酸化膜中の酸素が移動することで生じると考えられているところ、かかる蓄積効果は、金属酸化膜中の酸素が、セット電圧パルス及びリセット電圧パルスによる電気的ストレスで再分布することを示唆している。
　すなわち、イニシャライズ動作は膜中酸素全体の分布を変化させる一方、抵抗値に関与するのは界面付近およびフォーミング処理により形成されるフィラメント近辺の酸素のみであるため、イニシャライズ動作により酸素が再分布しても抵抗値の変化として現れない場合がある。しかしながら、このような場合でも、繰り返し電圧パルスを印加することで、抵抗変化に寄与する酸素の再分布が起こり、安定した抵抗変化を期待できる。
　図１７に、２つの電極１１、１２間に可変抵抗体としての金属酸化膜１３を狭持してなる可変抵抗素子において、フォーミング処理により形成されるフィラメントの状態を示す。ここで、フィラメントは、金属酸化膜中の酸素欠損によって形成される電気伝導パスである。図１７に示すように、金属酸化膜の成膜時の酸素分布の偏りにより、フォーミング処理後の酸素欠損１４の分布状態もばらついており、図１７（Ａ）のように酸素欠損１４がほぼ一次元的に連なるように理想的なフィラメントパスが形成されている場合と、図１７（Ｂ）のように酸素欠損同士が複雑に干渉し合うフィラメントパスが形成されている場合がある。図１７（Ａ）の場合は、電圧パルス印加の初回から十分な抵抗変化を示す一方、図１７（Ｂ）の場合は抵抗変化が起こりにくい。しかしながら、図１７（Ｂ）に示すフィラメントの状態であっても、電圧パルスの印加を繰り返すことにより酸素の再分布が行われ、図１７（Ａ）と同様の抵抗変化を示すことができると考えられる。
　つまり、電気的ストレスの印加により金属酸化膜中の酸素の再分布が誘起されることが上記のイニシャライズ動作の本質であり、イニシャライズ動作において、実際に抵抗値が変動するか否かは本質的ではないといえる。
　以上、本発明の不揮発性半導体記憶装置とその駆動方法によれば、メモリセルアレイのイニシャライズ動作に要する時間が短縮され、安定動作が可能で、信頼性の高い不揮発性半導体記憶装置を実現することができる。
本発明の一実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路ブロック図。 本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成の一例を示す回路構成図。 本発明の一実施形態に係る不揮発性半導体記憶装置において、イニシャライズ動作時の駆動方法の一例を示すタイミングチャート。 イニシャライズ動作時にメモリセル間に流れる電流経路を示す図。 イニシャライズ動作時にメモリセル間に流れる電流経路を示す図。 イニシャライズ動作の各シークエンスにおいて各ビット線に印加される電圧とメモリセルの抵抗状態との関係を示す表 本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成の一例を示す回路構成図。 本発明の一実施形態に係る不揮発性半導体記憶装置において、イニシャライズ動作時の駆動方法の一例を示すタイミングチャート。 イニシャライズ動作時にメモリセル間に流れる電流経路を示す図。 イニシャライズ動作時にメモリセル間に流れる電流経路を示す図。 イニシャライズ動作時にメモリセル間に流れる電流経路を示す図。 イニシャライズ動作の各シークエンスにおいて各ビット線に印加される電圧とメモリセルの抵抗状態との関係を示す表 従来の可変抵抗素子を用いた不揮発性半導体記憶装置（ＲＲＡＭ）の回路構成図。 従来の不揮発性半導体記憶装置における可変抵抗素子の書き換え時のタイミングチャート。 イニシャライズ動作後の高抵抗状態の抵抗値の累積確率分布を示すグラフ。 イニシャライズ動作時における可変抵抗素子の抵抗変化の様子を示すグラフ。 可変抵抗素子のフォーミング処理により形成されるフィラメントの状態を模式的に示す図。
　〈第１実施形態〉
　本発明の一実施形態に係る不揮発性半導体記憶装置（以下、「本発明装置１」と称す）の概略の構成を示す回路ブロック図を図１に示す。図１に示すように、本発明装置１は、夫々、メモリセルアレイ１００、制御回路１０４、電圧発生回路１０５、ワード線デコーダ１０６、及び、ビット線デコーダ１０７を備えてなる。
　メモリセルアレイ１００は、可変抵抗素子とトランジスタを直列に接続したメモリセルを行及び列方向に夫々複数マトリクス状に配置されてなり、列方向に延伸するビット線により同一列に属するメモリセルが接続され、行方向に延伸するワード線により同一行に属するメモリセル同士が相互に接続される。
　図２に、メモリセルアレイ１００とその周辺回路の回路構成図を示す。本発明装置１は、書き換え電圧印加回路１０１、共通電圧印加回路１０２、及び、初期化電圧印加回路１０３を有している。
　メモリセルアレイ１００は、可変抵抗素子（記憶素子）としてＲ１１～Ｒｎ１、Ｒ１２～Ｒｎ２、・・・、Ｒ１ｍ～Ｒｎｍが、また、メモリセル選択用のトランジスタとしてＱ１１～Ｑｎ１、Ｑ１２～Ｑｎ２、・・・、Ｑ１ｍ～Ｑｎｍが、夫々、行方向（図２の縦方向）と列方向（図２の横方向）にマトリクス状に配列して構成されている。個々のメモリセルにおいて、可変抵抗素子の一方端とトランジスタの入出力端子の一方端が接続され、可変抵抗素子とトランジスタが直列接続された２つの入出力端子を有するメモリセルが構成されている。かかるメモリセルの２つの入出力端子のうち、可変抵抗素子側の一方の入出力端子が、列方向に延伸するビット線ＢＬ１～ＢＬｍの何れかに接続され、同一列に配列されたメモリセル同士の接続がされ、トランジスタ側の他方の入出力端子が、行方向に延伸して同一行に配列されたメモリセル同士を接続するｎ本の配線（ソース線）を介して、共通のコモン線ＣＭＬに接続されている。同一行に配列されたメモリセルのトランジスタの制御端子同士は、夫々、ワード線ＷＬ１～ＷＬｎに接続されている。
　可変抵抗素子Ｒ１１～Ｒｎｍは、例えば遷移金属酸化物等で構成される可変抵抗体の両端に電極を担持してなる素子である。可変抵抗体の材料としてはＡｌ、Ｈｆ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの各酸化物もしくは酸窒化物、或いは、チタン酸ストロンチウム（ＳｒＴｉＯＸ）等を用いることができる。本実施形態では、低抵抗化と高抵抗化で極性が逆の電圧パルスを印加して書き換えを行う、所謂バイポーラ型の素子を想定する。
　なお、これらの金属酸化物を可変抵抗体材料として用いる場合、可変抵抗素子の製造直後の初期抵抗は非常に高く、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを製造直後の初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パスを形成しておく。かかる電圧印加処理は、フォーミング処理と呼ばれている。そして、フォーミング処理によって形成される電流パス（フィラメントパスと呼ばれる）がその後の素子の電気特性を決定することが知られている。本発明装置１では、電圧発生回路１０５が、かかるフォーミング処理に必要な電圧を生成し、制御回路１０４が、ワード線デコーダ１０６、及び、ビット線デコーダ１０７を制御することにより、フォーミング処理の実行を制御する構成となっている。
　制御回路１０４は、メモリセルアレイ１００のセット、リセット、読み出しの各メモリ動作の制御、及び、フォーミング処理の制御を行う。具体的には、制御回路１０４はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、電圧発生回路１０５、ワード線デコーダ１０６、及び、ビット線デコーダ１０７を制御し、メモリセルの各メモリ動作及びフォーミング処理を制御する。なお、図１に示す例では、制御回路１０４は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。さらに、制御回路１０４は、複数のメモリセルのイニシャライズ（初期化）動作を制御する。
　電圧発生回路１０５は、制御回路１０４により制御され、セット、リセット、読み出しの各メモリ動作、及び、イニシャライズ動作において、動作対象のメモリセルを選択するために必要な所定の電圧を発生して、初期化電圧印加回路１０３、共通電圧印加回路１０２、ワード線デコーダ１０６、及び、ビット線デコーダ１０７に供給する。
　ワード線デコーダ１０６は、セット、リセット、読み出しの各メモリ動作において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。また、イニシャライズ動作において、イニシャライズ対象のメモリセルに接続する一又は複数のワード線に、選択ワード線電圧を印加する。
　ビット線デコーダ１０７は、セット、リセット、読み出しの各メモリ動作において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するビット線を選択し、選択されたビット線に、メモリ動作に必要な電圧を印加する。なお、図２の書き換え電圧印加回路１０１が、ビット線デコーダ１０７の一部を構成しており、アドレス信号に応じて、書き換え電圧印加回路１０１の各トランジスタのゲートに入力される電圧信号φ１１～φ１２が切り替えられることで、書き換え電源線Ｖ１ａまたはＶ１ｂから供給される電圧が、選択されたビット線に印加される。
　なお、制御回路１０４、電圧発生回路１０５、ワード線デコーダ１０６、及び、ビット線デコーダ１０７の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製が可能であるので説明を割愛する。
　メモリセルアレイ１００内のメモリセルの通常の書き換え及び読み出し動作時において、動作対象の一のメモリセルを、一のワード線、及び、一のビット線を選択することによって選択し、選択されたワード線、及び、選択されたビット線とコモン線（ソース線）に所定の電圧を各別に印加することにより、選択されたメモリセルの可変抵抗素子に記憶された情報の書き換え又は読み出しを行うことができる。
　このとき、選択されたメモリセルの書き換えを行う場合、書き換え対象のメモリセルに記憶したい情報に応じて、セット（第１動作）またはリセット（第２動作）の何れかを選択的に実行する。以下において、この動作について、適宜「選択書き換え動作」という。
　かかる選択書き換え動作では、代表的な例では、セット動作の場合、選択されたメモリセルの入出力端子間に１．５Ｖ～２．５Ｖのセット電圧ＶＳＥＴが、１０ｎｓｅｃ～５０ｎｓｅｃのパルス幅で印加されるように、選択されたメモリセルに接続するビット線及びソース線に電圧を印加し、選択されたメモリセルのトランジスタの制御端子にワード線を介して電圧ＶＷＬＳ（例えば、ソース線に印加される電圧を基準として＋０．５Ｖ）を印加して、可変抵抗素子に流れる電流をトランジスタで制限しながら可変抵抗素子を低抵抗化させる。
　一方、リセット動作の場合、選択されたメモリセルの入出力端子間に－１．０Ｖ～－１．５Ｖのリセット電圧ＶＲＳＴが、５０ｎｓｅｃ～１００ｎｓｅｃのパルス幅で印加されるように、選択されたメモリセルに接続するビット線及びソース線に電圧を印加する。このとき、選択されたメモリセルのトランジスタの制御端子にはワード線を介してセット動作の場合よりも高い電圧ＶＷＬＲ（例えば、ソース線に印加される電圧を基準として＋１．２Ｖ）を印加して、トランジスタによる電流制限を極力行わない状態で、可変抵抗素子を高抵抗化させることが好ましい。
　ここで、セット動作とリセット動作では、極性が逆の電圧パルスが可変抵抗素子間に印加されるように設定している。すなわち、可変抵抗素子は、所謂バイポーラ型の素子である。このような電圧設定で動作する可変抵抗素子の例としては、スパッタ成膜した厚さ３ｎｍの酸化ハフニウム（ＨｆＯＸ）膜を可変抵抗体とし、Ｔａ電極とＴｉＮ電極間に狭持したものが挙げられる。本実施形態では、セット動作およびリセット動作でソース線に印加する電圧を同一（例えば、接地電圧ＧＮＤ）とし、ソース線の電圧に対して正の電圧をビット線に印加してセット動作を行い、ソース線の電圧に対して負の電圧をビット線に印加してリセット動作を行う構成とする。
　なお、可変抵抗素子に流れる電流は、上述したとおり、トランジスタのゲート‐ソース間の電位差Ｖｇｓにより制御される。本実施形態において、リセット動作ではビット線にソース線よりも低電圧を印加するため、トランジスタの可変抵抗素子と接続する側の入出力端子がトランジスタのソースとなる。したがって、リセット動作におけるトランジスタのゲート‐ソース間の電位差Ｖｇｓは、ソース線の電圧を基準としてトランジスタの制御端子に印加される電圧よりも高い。
　つまり、セット及びリセット動作でソース線に印加する電圧を同じとして、ソース線の電圧に対して正の電圧をビット線に印加してセット動作を行い、ソース線の電圧に対して負の電圧をビット線に印加してリセット動作を行う構成とすることで、ワード線に印加する電圧を低くしつつ、効率よく選択書き換え動作を実行することができる。
　図２より、本発明装置１は、上述した従来構成の半導体記憶装置（図１３）において、初期化電圧印加回路１０３を更に備えるものとなっている。初期化電圧印加回路１０３は、書き換え電源線Ｖ１ａとＶ１ｂを有し、ビット線ＢＬ１～ＢＬｍのうち、半数の奇数番目のビット線ＢＬ２ｉ－１（但し、ｉ＝１～［ｍ／２］）が書き換え電源線Ｖ１ａと、半数の偶数番目のビット線ＢＬ２ｉが書き換え電源線Ｖ１ｂと接続している。本実施形態では、かかる書き換え電源線Ｖ１ａとＶ１ｂには第１電圧ＶＡと第２電圧ＶＢの何れかが、電圧発生回路１０５から供給され、イニシャライズ動作が行われる。一方、選択書き換え動作では、書き換え対象のメモリセルに接続するビット線が書き換え電源線Ｖ１ａとＶ１ｂのどちらと接続しているかに応じて、少なくとも書き換え対象のメモリセルに接続するビット線と接続している方の書き換え電源線を介して必要な電圧が供給される。
　本発明装置１は、イニシャライズ動作を行う動作モードと、選択書き換え動作を行う動作モードとの間で、制御モードを切り替えられるように構成されている。イニシャライズ動作が完了すると、選択書き換え動作を実行する動作モードに切り替わる。制御回路１０４が、かかる制御モードに応じて、書き換え電源線Ｖ１ａとＶ１ｂに供給される電圧を変更する制御を行う。
　以下に、図２に示すメモリセルアレイ１００において、イニシャライズ動作を行うための本発明装置１の駆動方法を説明する。ただし、以下では、簡単のため、ＢＬ１～ＢＬ６までの６本のビット線を選択し、共通のワード線ＷＬ１に接続する６つの可変抵抗素子Ｒ１１～Ｒ１６を含むメモリセルに対し、一括してイニシャライズ動作を行う場合を説明する。ここで、メモリセルアレイ１００は、フォーミング処理直後の状態であり、全ての可変抵抗素子が低抵抗状態にある場合を考える。
　図３に、かかるイニシャライズ動作時のタイミングチャートを、一例として示す。図中、時刻ｔｉとｔｉ＋１の間の間隔は、２００ｎｓｅｃ程度である。
　先ず、図３の時刻ｔ１でワード線ＷＬ１を所定の電圧ＶＷＬＩ（ここでは、２．５Ｖ）に立ち上げた後、時刻ｔ２でφ１１～φ１６、φ３１とφ３２を立ち上げる。このとき、書き換え電源線Ｖ１ａとＶ１ｂともに、接地電圧ＧＮＤが供給されている状態である。φ２０～φ２ｍは立ち下げた状態を維持する。
　次に、イニシャライズ動作の第１のシークエンス（電圧印加工程）として、書き換え電源線Ｖ１ａに第１電圧ＶＡ（例えば、３Ｖ）、書き換え電源線Ｖ１ｂに第２電圧ＶＢ（例えば、０Ｖ（ＧＮＤ））を印加する。具体的には、時刻ｔ４～時刻ｔ５の期間、書き換え電源線Ｖ１ａの電圧をＧＮＤ（第２電圧ＶＢ）から第１電圧ＶＡに上昇させる。これにより、時刻ｔ４～時刻ｔ５の期間、ビット線ＢＬ１、ＢＬ３、ＢＬ５に第１電圧ＶＡが、ビット線ＢＬ２、ＢＬ４、ＢＬ６に第２電圧ＶＢが印加される。このとき、ソース線（コモン線ＣＭＬ）の電位は、φ２０～φ２ｍが立ち下がっていることにより、不定状態である。
　この結果生じる電流経路の概略図を図４に示す。かかる電圧印加により、ビット線ＢＬ１から、可変抵抗素子Ｒ１１、トランジスタＱ１１、ソース線（コモン線ＣＭＬ）、トランジスタＱ１２、及び、可変抵抗素子Ｒ１２を経由し、ビット線ＢＬ２へ流れ込む電流経路が生成される。同様に、図示しないが、ビット線ＢＬ３から、可変抵抗素子Ｒ１３、トランジスタＱ１３、ソース線（コモン線ＣＭＬ）、トランジスタＱ１４、及び、可変抵抗素子Ｒ１４を経由し、ビット線ＢＬ４へ流れ込む電流経路、並びに、ビット線ＢＬ５から、可変抵抗素子Ｒ１５、トランジスタＱ１５、ソース線（コモン線ＣＭＬ）、トランジスタＱ１６、及び、可変抵抗素子Ｒ１６を経由し、ビット線ＢＬ２へ流れ込む電流経路が生成される。
　この結果、可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５には、セット（低抵抗化）方向に電圧が印加され、可変抵抗素子Ｒ１２、Ｒ１４、Ｒ１６には、リセット（高抵抗化）方向に電圧が印加される。今、Ｒ１１～Ｒ１６は低抵抗状態にあるので、可変抵抗素子Ｒ１２、Ｒ１４、Ｒ１６を有するメモリセルのリセット動作が開始され、高抵抗状態に変化する。一方、可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５は、低抵抗状態の素子にさらにセット方向に電圧を印加しても、抵抗状態は変化せず、低抵抗状態を維持する。
　次に、第１のシークエンスの実行後、第２のシークエンス（電圧印加工程）として、書き換え電源線Ｖ１ａに第２電圧ＶＢ、書き換え電源線Ｖ１ｂに第１電圧ＶＡを印加する。具体的には、時刻ｔ６～時刻ｔ７の期間、書き換え電源線Ｖ１ｂの電圧をＧＮＤ（第２電圧ＶＢ）から第１電圧ＶＡに上昇させる。これにより、時刻ｔ６～時刻ｔ７の期間、ビット線ＢＬ２、ＢＬ４、ＢＬ６に第１電圧ＶＡが、ビット線ＢＬ１、ＢＬ３、ＢＬ５に第２電圧ＶＢが印加される。このとき、ソース線（コモン線ＣＭＬ）の電位は、φ２０～φ２ｍが立ち下がっていることにより、不定状態である。
　この結果生じる電流経路の概略図を図５に示す。かかる電圧印加により、ビット線ＢＬ２から、可変抵抗素子Ｒ１２、トランジスタＱ１２、ソース線（コモン線ＣＭＬ）、トランジスタＱ１１、及び、可変抵抗素子Ｒ１１を経由し、ビット線ＢＬ１へ流れ込む電流経路が生成される。同様に、図示しないが、ビット線ＢＬ４から、可変抵抗素子Ｒ１４、トランジスタＱ１４、ソース線（コモン線ＣＭＬ）、トランジスタＱ１３、及び、可変抵抗素子Ｒ１３を経由し、ビット線ＢＬ３へ流れ込む電流経路、並びに、ビット線ＢＬ６から、可変抵抗素子Ｒ１６、トランジスタＱ１６、ソース線（コモン線ＣＭＬ）、トランジスタＱ１５、及び、可変抵抗素子Ｒ１５を経由し、ビット線ＢＬ５へ流れ込む電流経路が生成される。
　この結果、第２のシークエンスでは、第１のシークエンスとは逆に、可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５には、リセット（高抵抗化）方向に電圧が印加され、可変抵抗素子Ｒ１２、Ｒ１４、Ｒ１６には、セット（低抵抗化）方向に電圧が印加される。時刻ｔ６では、可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５は低抵抗状態にあり、可変抵抗素子Ｒ１２、Ｒ１４、Ｒ１６は高抵抗状態にある。
　このとき、高抵抗状態の可変抵抗素子Ｒ１２、Ｒ１４、Ｒ１６に印加電圧ＶＡ－ＶＢの殆どが印加され、可変抵抗素子Ｒ１１～Ｒ１６に電流は殆ど流れない。ソース線の電位は、第２電圧ＶＢに近い電圧に低下する。ここで、第１電圧と第２電圧の電圧差ＶＡ－ＶＢが、セット動作に必要な電圧よりも高ければ、可変抵抗素子Ｒ１２、Ｒ１４、Ｒ１６を有するメモリセルのセット動作が開始され、数ナノ秒後には低抵抗状態に変化する。この結果、上記の電流経路に電流が流れ、ソース線の電位はＶＡとＶＢの間の中間電位に上昇する。ソース線を介して低抵抗状態の可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５に、リセット方向に電流が流れ込むことにより、可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５を有するメモリセルのリセット動作が開始され、数十ナノ秒～数百ナノ秒で高抵抗状態に変化する。
　ここで、可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５のリセット動作が行われているとき、低抵抗状態の可変抵抗素子Ｒ１２、Ｒ１４、Ｒ１６にも同じリセット電流が流れる。したがって、可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５と、可変抵抗素子Ｒ１２、Ｒ１４、Ｒ１６には、ともに同じ電圧が印加されている。しかし、Ｒ１２、Ｒ１４、Ｒ１６にはセット方向に電流が流れるため、リセット動作は起こらず、低抵抗化はされない。第１電圧と第２電圧の電圧差ＶＡ－ＶＢが、リセット動作を行うために可変抵抗素子間に印加することが必要な電圧（ここでは、０．６Ｖ程度）の２倍より高電圧であれば、可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５は高抵抗状態に変化できる。
　上記の第１のシークエンスと第２のシークエンスにより、イニシャライズ動作の１サイクルが終了する。
　その後、時刻ｔ８～時刻ｔ９において、再び第１のシークエンスを実行し、書き換え電源線Ｖ１ａの電圧をＧＮＤ（第２電圧ＶＢ）から第１電圧ＶＡに上昇させる。これにより、ビット線ＢＬ１、ＢＬ３、ＢＬ５に第１電圧ＶＡが、ビット線ＢＬ２、ＢＬ４、ＢＬ６に第２電圧ＶＢが印加される。時刻ｔ８では、可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５は高抵抗状態にあり、可変抵抗素子Ｒ１２、Ｒ１４、Ｒ１６は低抵抗状態にある。
　このとき、高抵抗状態の可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５に印加電圧ＶＡ－ＶＢの殆どが印加され、可変抵抗素子Ｒ１１～Ｒ１６に電流は殆ど流れない。ソース線の電位は、第２電圧ＶＢに近い電圧に低下する。この結果、可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５を有するメモリセルのセット動作が開始され、数ナノ秒後には可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５が低抵抗状態に変化した後、可変抵抗素子Ｒ１２、Ｒ１４、Ｒ１６を有するメモリセルのリセット動作が開始され、数十ナノ秒～数百ナノ秒で可変抵抗素子Ｒ１２、Ｒ１４、Ｒ１６が高抵抗状態に変化する。
　このように、第１のシークエンスと第２のシークエンスにより、全ての選択されたメモリセルについて、リセット動作とセット動作が１回ずつ実行され、第１のシークエンスと第２のシークエンスを交互に繰り返すことで、イニシャライズ動作を効率よく、高速に行うことができる。
　上記の第１のシークエンスと第２のシークエンスによる電圧印加手順をビット線ＢＬ１～ＢＬ６毎に表にしたものを図６（ａ）に、各シークエンス後のメモリセルの可変抵抗素子Ｒ１１～Ｒ１６の抵抗状態を、メモリセルが接続するビット線毎に表にしたものを図６（ｂ）に示す。図６から、全てのビット線ＢＬ１～ＢＬ６が、第１及び第２のシークエンスを通して、第１電圧Ｖ１を印加するビット線（第１ビット線）として一度選択され、且つ、第２電圧Ｖ２を印加するビット線（第２ビット線）として一度選択されていることが分かる。
　つまり、本実施形態のイニシャライズ動作の駆動方法では、ソース線を中間ノードとして、２つのメモリセルが直列に接続されるメモリ回路を形成し、かかるメモリ回路の両端と接続する２本のビット線の一方の第１ビット線に第１電圧ＶＡを、他方の第２ビット線に第２電圧ＶＢを印加する。このように構成することで、かかる２つのメモリセルのうち、一方のメモリセルにリセット方向に電圧が印加され、他方のメモリセルにはセット方向に電圧が印加される。この結果、低抵抗状態の可変抵抗素子がリセットされて高抵抗状態に変化する動作と、高抵抗状態の可変抵抗素子がセットされ低抵抗状態に変化する動作を、同一のシークエンスで実行することができる。
　ここで、第１電圧と第２電圧の電圧差ＶＡ－ＶＢは、上述の選択書き換え動作におけるセット電圧ＶＳＥＴ以上であれば、高抵抗状態の可変抵抗素子を低抵抗状態に変化させることができる。ただし、かかる電圧差ＶＡ－ＶＢは、直列に接続された低抵抗状態のメモリセルを介して印加されるため、低抵抗状態のメモリセルの可変抵抗素子及びトランジスタにより生じる電圧降下分を考慮して、セット電圧ＶＳＥＴよりも高めに設定しておくことが好ましい。
　ここで、上記第１及び第２のシークエンスにおいて、メモリ回路の一方の高抵抗状態の可変抵抗素子がセットされ、低抵抗状態に変化することで、上述の通り、ソース線の電位はＶＡとＶＢの間の中間電位（～（ＶＡ＋ＶＢ）／２）に上昇する。この状態でも、メモリ回路の２つのトランジスタがオン状態を保つように、イニシャライズ動作対象として選択されたメモリセルに接続するワード線には、ＶＷＬＩとして、（ＶＡ＋ＶＢ）／２にトランジスタの閾値電圧を加えた電圧より高電圧を印加する。
　また、高抵抗状態の可変抵抗素子を低抵抗化（セット）する場合には、上述の通り、変化後の抵抗値のばらつきを抑えるため、メモリセルのトランジスタにより可変抵抗素子に流れる電流を制限しながら、低抵抗状態に変化させる。しかしながら、本実施形態の駆動方法では、かかるメモリ回路内に２つのトランジスタが直列に接続されているため、２つのトランジスタによる電圧降下が大きくなり、低抵抗化対象の可変抵抗素子に十分な電圧を印加できない場合がある。
　さらに、低抵抗状態の可変抵抗素子を高抵抗化（リセット）する場合は、上述の通り、トランジスタによる電流制限を行わないことが好ましい。しかしながら、本実施形態の駆動方法では、かかるメモリ回路内の２つのトランジスタ、及び、高抵抗化対象でない可変抵抗素子が負荷になっているため、２つのトランジスタによる電圧降下が大きくなり、高抵抗化対象の可変抵抗素子に十分な電圧を印加できない場合がある。
　このため、低抵抗化（セット）及び高抵抗化（セット）対象の可変抵抗素子に抵抗変化に十分な電圧が印加されるように、ワード線に印加する電圧ＶＷＬＩ、及び、第１電圧ＶＡを設定することが好ましい。
　具体的には、上述の通り、２本のビット線の一方に第１電圧ＶＡを、他方に第２電圧ＶＢを印加したとき、初めのうちは印加電圧ＶＡ－ＶＢの殆どが高抵抗状態の可変抵抗素子に印加され、電流は流れない。セット動作が完了し、高抵抗状態の可変抵抗素子が低抵抗化されると、低抵抗化に伴い電流が流れ始めるとともに、ソース線の電位が（ＶＡ＋ＶＢ）／２に上昇する。この場合において、可変抵抗素子に流れる電流を制限するためには、イニシャライズ動作対象として選択されたメモリセルに接続するワード線には、上述の選択書き換え動作におけるセット動作において選択されたメモリセルに接続するワード線にソース線を基準として印加される電圧ＶＷＬＳに（ＶＡ＋ＶＢ）／２を加えた程度の電圧を、ＶＷＬＩとして印加するとよい。ただし、上述の通り、本実施形態の駆動方法では、メモリ回路内に２つのトランジスタが直列に接続されているため、低抵抗化対象の可変抵抗素子に十分な電圧を印加できるように、ワード線に印加する電圧を選択書き換え動作におけるセット動作時より高めに設定し、２つのトランジスタによる電圧降下を低減しておくことが好ましい。
　さらに、本実施形態の駆動方法では、メモリ回路を構成する一方の可変抵抗素子が低抵抗化し、ソース線の電位が（ＶＡ＋ＶＢ）／２に上昇した後、他方の可変抵抗素子の高抵抗化が開始される。このため、イニシャライズ動作対象として選択されたメモリセルに接続するワード線には、上述の選択書き換え動作におけるリセット動作において選択されたメモリセルに接続するワード線にソース線を基準として印加される電圧ＶＷＬＲに（ＶＡ＋ＶＢ）／２を加えた程度の電圧を、ＶＷＬＩとして印加するとよい。さらに、リセット動作では、電流制限を極力行わず、可変抵抗素子を高抵抗化させることが好ましいため、ＶＷＬＩはより高めに設定することが好ましい。ただし、本実施形態の駆動方法では、かかるメモリ回路の両端にセット電圧以上の高電圧が印加されるため、高抵抗化対象でない可変抵抗素子に過剰な電圧が印加されることで、素子が破壊される虞がある。この対策として、イニシャライズ動作対象として選択されたメモリセルに接続するワード線に印加される電圧ＶＷＬＩを、選択書き換え動作におけるリセット動作時よりも低めに設定し、低抵抗状態の可変抵抗素子に分圧される電圧を低減することが好ましい。
　つまり、イニシャライズ動作対象として選択されたメモリセルに接続するワード線に印加される電圧ＶＷＬＩは、下記の数１を満たすように設定されることが好ましい。
　［数１］
　ＶＷＬＳ＋（ＶＡ＋ＶＢ）／２　＜　ＶＷＬＩ　＜　ＶＷＬＲ＋（ＶＡ＋ＶＢ）／２
又は、第２電圧ＶＢを基準として、
　ＶＷＬＳ＋（ＶＡ－ＶＢ）／２　＜　ＶＷＬＩ－ＶＢ＜　ＶＷＬＲ＋（ＶＡ－ＶＢ）／２
　以上、ＢＬ１～ＢＬ６の６本のビット線を選択し、ワード線ＷＬ１に接続する６つの可変抵抗素子Ｒ１１～Ｒ１６を含むメモリセルに対し、一括してイニシャライズ動作を行う場合を説明した。しかしながら、ＢＬ１～ＢＬｍの全てのビット線を選択し、同一行に属するメモリセルに対して一括してイニシャライズ動作を行うことも可能である。ワード線ＷＬ１を選択する場合、第１のシークエンスを実行することで、ビット線ＢＬ１、ＢＬ３、ＢＬ５・・・ＢＬ（ｍ－１）に第１電圧を、ビット線ＢＬ２、ＢＬ４、ＢＬ６・・・ＢＬｍに第２電圧を印加し、可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５・・・Ｒ１（ｍ－１）に低抵抗状態が書き込まれ、可変抵抗素子Ｒ１２、Ｒ１４、Ｒ１６・・・Ｒ１ｍに高抵抗状態が書き込まれる。その後、第２のシークエンスを実行することで、ビット線ＢＬ１、ＢＬ３、ＢＬ５・・・ＢＬ（ｍ－１）に第２電圧を、ビット線ＢＬ２、ＢＬ４、ＢＬ６・・・ＢＬｍに第１電圧を印加し、可変抵抗素子Ｒ１１、Ｒ１３、Ｒ１５・・・Ｒ１（ｍ－１）に高抵抗状態が書き込まれ、可変抵抗素子Ｒ１２、Ｒ１４、Ｒ１６・・・Ｒ１ｍに低抵抗状態が書き込まれる。第１のシークエンスと第２のシークエンスを実行するだけで、ｍ個の素子に一度にイニシャライズ動作の１サイクルが行われる。
　この結果、１メモリセル毎にイニシャライズ動作を行う場合と比べると、処理時間が単純換算で２／ｍに短縮され、大容量のメモリであるほど効果的となる。また、本発明の駆動方法では、ソース線（コモン線）に何ら電圧を加えない（フローティング状態とする）ため、負荷の大きいソース線の充放電時間を考慮する必要はない。
　これに対し、イニシャライズ動作の方法としては、全てのビット線ＢＬ１～ＢＬｍを選択し、第１のシークエンスにおいて可変抵抗素子Ｒ１１～Ｒ１ｍのセット動作を一括して行い、その後、第２のシークエンスにおいて可変抵抗素子Ｒ１１～Ｒ１ｍのリセット動作を一括して行う方法が考えられるが、図１３においてソース線（コモン線ＣＭＬ）の立ち上げ、立ち下げを伴うため、各シークエンスの間にソース線を一定の電圧にプリチャージする工程が必要になり、動作が非常に遅くなるという問題があった。
　これに対し、本発明装置１及びその駆動方法では、ソース線をフローティング状態のままリセット動作とセット動作を行うため、イニシャライズに要する時間を大幅に短縮できる。
　また、上述の通り、第１及び第２のシークエンスにおいて、一方の高抵抗状態の可変抵抗素子がセット動作により低抵抗状態に変化した後、他方の可変抵抗素子のリセット動作が開始されるものであるため、各ビット線に印加される第１電圧と第２電圧の電圧差は、選択書き換え動作におけるセット電圧ＶＳＥＴとリセット電圧ＶＲＳＴの和までは必要とされず、最低限セット電圧ＶＳＥＴ以上であれば、ワード線に印加する電圧ＶＷＬＩを調整することで、動作可能である。
　本実施形態では、初期化電圧印加回路１０３の書き換え電源線Ｖ１ａが、奇数番目のビット線ＢＬ２ｉ－１（但し、ｉ＝１～［ｍ／２］）と接続し、書き換え電源線Ｖ１ｂが、偶数番目のビット線ＢＬ２ｉと接続していることにより、第１電圧ＶＡが印加される第１ビット線と第２電圧ＶＢが印加される第２ビット線とが、常に隣接するビット線同士となるように選択される。これにより、第１電圧Ｖ１及び第２電圧Ｖ２を印加した際に形成される複数の電流経路（図４、図５参照）において、ソース線（コモン線ＣＭＬ）上を電流が流れる電流経路が最短となるため、ソース線による負荷の影響を低減できる。
　さらに、かかる複数の電流経路同士が、ソース線上において合流することはないため、ソース線に流れる電流量が最小となり、ソース線による負荷の影響を低減できる。
　〈第２実施形態〉
　上記第１実施形態では、本発明装置１が、２本の書き換え電源線Ｖ１ａとＶ１ｂを有する初期化電圧印加回路１０３を備え、かかる書き換え電源線Ｖ１ａとＶ１ｂの夫々が、１つおきにビット線と接続しているものを例示した。しかしながら、本発明は、かかる初期化電圧印加回路１０３の構成に限定されるものではない。
　特に、本発明装置１では、リセット動作に必要な電圧はソース線（コモン線ＣＭＬ）を介して印加されるため、ソース線の負荷が大きい場合、十分な電圧を高抵抗化対象の可変抵抗素子に印加できない場合がある。結果、十分なリセット電流を可変抵抗素子に流すことができず、高抵抗化が困難な場合がある。本実施形態では、この場合の解決方法の一例を示す。
　図７に、本発明の一実施形態に係る不揮発性半導体記憶装置（以下、「本発明装置２」と称す）において用いられるメモリセルアレイ１００とその周辺回路の回路構成図を示す。本発明装置２は、初期化電圧印加回路１０３の構成が本発明装置１と異なっている。記憶装置全体としての構成は、図１に示す回路ブロック図と同様であり、詳細な説明を割愛する。
　初期化電圧印加回路１０３は、３本の書き換え電源線Ｖ１ａ、Ｖ１ｂ、Ｖ１ｃを有し、夫々、異なる電圧をビット線ＢＬ１～ＢＬｍに印加できるように構成されている。書き換え電源線Ｖ１ａは、ビット線ＢＬ１、ＢＬ４・・・ＢＬ（ｍ－２）と接続し、書き換え電源線Ｖ１ｂは、ビット線ＢＬ２、ＢＬ５・・・ＢＬ（ｍ－１）と接続し、書き換え電源線Ｖ１ｃは、ビット線ＢＬ３、ＢＬ６・・・ＢＬｍと接続している。つまり、書き換え電源線Ｖ１ａ、Ｖ１ｂ、及びＶ１ｃの夫々は、２つおきのビット線と接続している。
　図７の回路構成で、本発明のイニシャライズ動作を行う場合の駆動方法について説明する。この場合、イニシャライズ動作は、３つのシークエンス（電圧印加工程）からなる。
　図８に、かかるイニシャライズ動作時のタイミングチャートを示す。図中、時刻ｔｉとｔｉ＋１の間の間隔は、１００ｎｓｅｃ程度である。ここで、メモリセルアレイ１００は、フォーミング処理直後の状態であり、全ての可変抵抗素子が低抵抗状態にあるとする。
　先ず、図８の時刻ｔ１でワード線ＷＬ１を所定の電圧ＶＷＬＩ（ここでは、２．５Ｖ）に立ち上げた後、時刻ｔ２でφ１１～φ１６、φ３１～φ３３を立ち上げる。このとき、書き換え電源線Ｖ１ａ、Ｖ１ｂ、Ｖ１ｃともに、接地電圧ＧＮＤが供給されている状態である。φ２０～φ２ｍは立ち下げた状態を維持する。
　次に、イニシャライズ動作の第１のシークエンスとして、書き換え電源線Ｖ１ａに第１電圧ＶＡ（例えば、３Ｖ）、書き換え電源線Ｖ１ｂに第２電圧ＶＢ（例えば、０Ｖ（ＧＮＤ））を印加する。具体的には、時刻ｔ４～時刻ｔ６の期間、書き換え電源線Ｖ１ａの電圧をＧＮＤ（第２電圧ＶＢ）から第１電圧ＶＡに上昇させる。これにより、時刻ｔ４～ｔ６の期間、ビット線ＢＬ１、ＢＬ４・・・ＢＬ（ｍ－２）に第１電圧ＶＡが、ビット線ＢＬ２、ＢＬ５・・・ＢＬ（ｍ－１）に第２電圧ＶＢが印加される。このとき、ソース線（コモン線ＣＭＬ）の電位は、φ２０～φ２ｍが立ち下がっていることにより、不定状態である。
　この結果生じる電流経路の概略図を、特に可変抵抗素子Ｒ１１～Ｒ１３を有するメモリセルに流れる電流について、図９の実線に示す。かかる電圧印加により、ビット線ＢＬ１から、可変抵抗素子Ｒ１１、トランジスタＱ１１、ソース線（コモン線ＣＭＬ）、トランジスタＱ１２、及び、可変抵抗素子Ｒ１２を経由し、ビット線ＢＬ２へ流れ込む電流経路が生成される。
　さらに、時刻ｔ５～時刻ｔ６において、書き換え電源線Ｖ１ｃの電圧をＧＮＤ（第２電圧ＶＢ）から第３電圧ＶＣ（例えば、３Ｖ）に上昇させることで、ビット線ＢＬ３、ＢＬ６・・・ＢＬｍに第３電圧ＶＣを印加する。この結果生じる電流経路の概略図を、特に可変抵抗素子Ｒ１１～Ｒ１３を有するメモリセルに流れる電流について、図９の点線に示す。ビット線ＢＬ３から、可変抵抗素子Ｒ１３、トランジスタＱ１３、ソース線（コモン線ＣＭＬ）、トランジスタＱ１２、及び、可変抵抗素子Ｒ１２を経由し、ビット線ＢＬ２へ流れ込む電流経路が生成される。
　この結果、可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－２）には、セット（低抵抗化）方向に電圧が印加され、可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－１）には、リセット（高抵抗化）方向に電圧が印加される。今、Ｒ１１～Ｒ１ｍは低抵抗状態にあるので、可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－１）を有するメモリセルのリセット動作が開始され、高抵抗状態に変化する。一方、可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－２）、及び、可変抵抗素子Ｒ１３、Ｒ１６・・・Ｒ１ｍは、低抵抗状態の素子にさらにセット方向に電圧を印加しても、抵抗状態は変化せず、低抵抗状態を維持する。
　次に、第１のシークエンスの実行後、第２のシークエンスとして、書き換え電源線Ｖ１ｂに第１電圧ＶＡ、書き換え電源線Ｖ１ｃに第２電圧ＶＢを印加する。具体的には、時刻ｔ７～時刻ｔ９の期間、書き換え電源線Ｖ１ｂの電圧をＧＮＤ（第２電圧ＶＢ）から第１電圧ＶＡに上昇させる。これにより、時刻ｔ７～時刻ｔ９の期間、ビット線ＢＬ２、ＢＬ５・・・ＢＬ（ｍ－１）に第１電圧ＶＡが、ビット線ＢＬ３、ＢＬ６・・・ＢＬｍに第２電圧ＶＢが印加される。このとき、ソース線（コモン線ＣＭＬ）の電位は、φ２０～φ２ｍが立ち下がっていることにより、不定状態である。
　この結果生じる電流経路の概略図を、特に可変抵抗素子Ｒ１１～Ｒ１３を有するメモリセルに流れる電流について、図１０の実線に示す。かかる電圧印加により、ビット線ＢＬ２から、可変抵抗素子Ｒ１２、トランジスタＱ１２、ソース線（コモン線ＣＭＬ）、トランジスタＱ１３、及び、可変抵抗素子Ｒ１３を経由し、ビット線ＢＬ３へ流れ込む電流経路が生成される。
　この結果、可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－１）には、セット（低抵抗化）方向に電圧が印加され、可変抵抗素子Ｒ１３、Ｒ１６・・・Ｒ１ｍには、リセット（高抵抗化）方向に電圧が印加される。時刻ｔ７では、可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－２）、及び、可変抵抗素子Ｒ１３、Ｒ１６・・・Ｒ１ｍは低抵抗状態にあり、可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－１）は高抵抗状態にある。
　このとき、高抵抗状態の可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－１）に印加電圧ＶＡ－ＶＢの殆どが印加され、可変抵抗素子に電流は殆ど流れない。ソース線の電位は、第２電圧ＶＢに近い電圧に低下する。ここで、第１電圧と第２電圧の電圧差ＶＡ－ＶＢが、セット動作に必要な電圧よりも高ければ、可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－１）を有するメモリセルのセット動作が開始され、数ナノ秒後には低抵抗状態に変化する。この結果、時刻ｔ８において可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－１）の低抵抗化が完了し、上記の電流経路に電流が流れ、ソース線の電位はＶＡとＶＢの間の中間電位に上昇する。
　さらに、時刻ｔ８～時刻ｔ９において、書き換え電源線Ｖ１ａの電圧をＧＮＤ（第２電圧ＶＢ）から第３電圧ＶＣに上昇させることで、ビット線ＢＬ１、ＢＬ４・・・ＢＬ（ｍ－２）に第３電圧ＶＣを印加する。この結果生じる電流経路の概略図を、特に可変抵抗素子Ｒ１１～Ｒ１３を有するメモリセルに流れる電流について、図１０の点線に示す。ビット線ＢＬ１から、可変抵抗素子Ｒ１１、トランジスタＱ１１、ソース線（コモン線ＣＭＬ）、トランジスタＱ１３、及び、可変抵抗素子Ｒ１３を経由し、ビット線ＢＬ３へ流れ込む電流経路が生成される。つまり、時刻ｔ８～時刻ｔ９において、可変抵抗素子Ｒ１３に流れる電流は、図１０の実線と点線で表される電流の和となる。
　かかる電流が、低抵抗状態の可変抵抗素子Ｒ１３、Ｒ１６・・・Ｒ１ｍに、リセット方向に電流が流れ込むことにより、可変抵抗素子Ｒ１３、Ｒ１６・・・Ｒ１ｍのリセット動作が開始され、数十ナノ秒～数百ナノ秒で高抵抗状態に変化する。この結果、時刻ｔ９において可変抵抗素子Ｒ１３、Ｒ１６・・・Ｒ１ｍの低抵抗化が完了する。一方、可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－２）、及び、可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－１）は、低抵抗状態の素子にさらにセット方向に電圧を印加しても、抵抗状態は変化せず、低抵抗状態を維持する。
　次に、第２のシークエンスの実行後、第３のシークエンスとして、書き換え電源線Ｖ１ｃに第１電圧ＶＡ、書き換え電源線Ｖ１ａに第２電圧ＶＢを印加する。具体的には、時刻ｔ１０～時刻ｔ１２の期間、書き換え電源線Ｖ１ｃの電圧をＧＮＤ（第２電圧ＶＢ）から第１電圧ＶＡに上昇させる。これにより、時刻ｔ１０～時刻ｔ１２の期間、ビット線ＢＬ３、ＢＬ６・・・ＢＬｍに第１電圧ＶＡが、ビット線ＢＬ１、ＢＬ４・・・ＢＬ（ｍ－２）に第２電圧ＶＢが印加される。このとき、ソース線（コモン線ＣＭＬ）の電位は、φ２０～φ２ｍが立ち下がっていることにより、不定状態である。
　この結果生じる電流経路の概略図を、特に可変抵抗素子Ｒ１１～Ｒ１３を有するメモリセルに流れる電流について、図１１の実線に示す。かかる電圧印加により、ビット線ＢＬ３から、可変抵抗素子Ｒ１３、トランジスタＱ１３、ソース線（コモン線ＣＭＬ）、トランジスタＱ１１、及び、可変抵抗素子Ｒ１１を経由し、ビット線ＢＬ１へ流れ込む電流経路が生成される。
　この結果、可変抵抗素子Ｒ１３、Ｒ１６・・・Ｒ１ｍには、セット（低抵抗化）方向に電圧が印加され、可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－２）には、リセット（高抵抗化）方向に電圧が印加される。時刻ｔ１０では、可変抵抗素子Ｒ１３、Ｒ１６・・・Ｒ１ｍは高抵抗状態にあり、可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－２）、及び、可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－１）は低抵抗状態にある。
　このとき、高抵抗状態の可変抵抗素子Ｒ１３、Ｒ１６・・・Ｒ１ｍに印加電圧ＶＡ－ＶＢの殆どが印加され、可変抵抗素子に電流は殆ど流れない。ソース線の電位は、第２電圧ＶＢに近い電圧に低下する。ここで、第１電圧と第２電圧の電圧差ＶＡ－ＶＢが、セット動作に必要な電圧よりも高ければ、可変抵抗素子Ｒ１３、Ｒ１６・・・Ｒ１ｍを有するメモリセルのセット動作が開始され、数ナノ秒後には低抵抗状態に変化する。この結果、この結果、時刻ｔ１１において可変抵抗素子Ｒ１３、Ｒ１６・・・Ｒ１ｍの低抵抗化が完了し、上記の電流経路に電流が流れ、ソース線の電位はＶＡとＶＢの間の中間電位に上昇する。
　さらに、時刻ｔ１１～時刻ｔ１２において、書き換え電源線Ｖ１ｂの電圧をＧＮＤ（第２電圧ＶＢ）から第３電圧ＶＣに上昇させることで、ビット線ＢＬ２、ＢＬ５・・・ＢＬ（ｍ－１）に第３電圧ＶＣを印加する。この結果生じる電流経路の概略図を、特に可変抵抗素子Ｒ１１～Ｒ１３を有するメモリセルに流れる電流について、図１１の点線に示す。ビット線ＢＬ２から、可変抵抗素子Ｒ１２、トランジスタＱ１２、ソース線（コモン線ＣＭＬ）、トランジスタＱ１１、及び、可変抵抗素子Ｒ１１を経由し、ビット線ＢＬ１へ流れ込む電流経路が生成される。つまり、時刻ｔ１１～時刻ｔ１２において、可変抵抗素子Ｒ１１に流れる電流は、図１１の実線と点線で表される電流の和となる。
　かかる電流が、低抵抗状態の可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－２）に、リセット方向に電流が流れ込むことにより、可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－１）のリセット動作が開始され、数十ナノ秒～数百ナノ秒で高抵抗状態に変化する。この結果、時刻ｔ１２において可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－２）の低抵抗化が完了する。一方、可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－１）、及び、可変抵抗素子Ｒ１３、Ｒ１６・・・Ｒ１ｍは、低抵抗状態の素子にさらにセット方向に電圧を印加しても、抵抗状態は変化せず、低抵抗状態を維持する。
　上記の第１乃至第３のシークエンスにより、イニシャライズ動作の１サイクルが終了する。以降、時刻ｔ３～時刻ｔ１２までのサイクルが繰り返される。
　時刻ｔ１３～時刻ｔ１５（図示しないが、時刻ｔ４～時刻ｔ６に相当する）において、再び第１のシークエンスを実行し、書き換え電源線Ｖ１ａの電圧をＧＮＤ（第２電圧ＶＢ）から第１電圧ＶＡに上昇させる。これにより、ビット線ＢＬ１、ＢＬ４・・・ＢＬ（ｍ－２）に第１電圧ＶＡが、ビット線ＢＬ２、ＢＬ５・・・ＢＬ（ｍ－１）に第２電圧ＶＢが印加される。このとき、ソース線（コモン線ＣＭＬ）の電位は、φ２０～φ２ｍが立ち下がっていることにより、不定状態である。
　この結果、可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－２）には、セット（低抵抗化）方向に電圧が印加され、可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－１）には、リセット（高抵抗化）方向に電圧が印加される。時刻ｔ１３では、可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－２）は高抵抗状態にあり、可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－１）、及び、可変抵抗素子Ｒ１３、Ｒ１６・・・Ｒ１ｍは低抵抗状態にある。
　このとき、高抵抗状態の可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－２）に印加電圧ＶＡ－ＶＢの殆どが印加され、可変抵抗素子に電流は殆ど流れない。ソース線の電位は、第２電圧ＶＢに近い電圧に低下する。ここで、第１電圧と第２電圧の電圧差ＶＡ－ＶＢが、セット動作に必要な電圧よりも高ければ、可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－２）を有するメモリセルのセット動作が開始され、数ナノ秒後には低抵抗状態に変化する。この結果、時刻ｔ１４において可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－２）の低抵抗化が完了し、上記の電流経路に電流が流れ、ソース線の電位はＶＡとＶＢの間の中間電位に上昇する。
　さらに、時刻ｔ１４～時刻ｔ１５において、書き換え電源線Ｖ１ａの電圧をＧＮＤ（第２電圧ＶＢ）から第３電圧ＶＣに上昇させることで、ビット線ＢＬ１、ＢＬ４・・・ＢＬ（ｍ－２）に第３電圧ＶＣを印加する。この結果生じる電流経路は、図９に示した通りである。図９では、特に可変抵抗素子Ｒ１１～Ｒ１３を有するメモリセルに流れる電流が示されているが、可変抵抗素子Ｒ１２に流れる電流は、第１電圧ＶＡが印加されたビット線ＢＬ１からソース線（コモン線ＣＭＬ）及びトランジスタＱ１２を介して可変抵抗素子Ｒ１２に流れ込む電流（図９の実線）と、第３電圧ＶＣが印加されたビット線ＢＬ３からソース線（コモン線ＣＭＬ）及びトランジスタＱ１２を介して可変抵抗素子Ｒ１２に流れ込む電流（図９の点線）との和となる。
　かかる電流が、低抵抗状態の可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－１）に、リセット方向に電流が流れ込むことにより、可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－１）のリセット動作が開始され、数十ナノ秒～数百ナノ秒で高抵抗状態に変化する。この結果、時刻ｔ１５において可変抵抗素子Ｒ１２、Ｒ１５・・・Ｒ１（ｍ－２）の低抵抗化が完了する。一方、可変抵抗素子Ｒ１１、Ｒ１４・・・Ｒ１（ｍ－２）、及び、可変抵抗素子Ｒ１３、Ｒ１６・・・Ｒ１ｍは、低抵抗状態の素子にさらにセット方向に電圧を印加しても、抵抗状態は変化せず、低抵抗状態を維持する。
　このようにイニシャライズ動作を行うことで、１メモリセル毎にイニシャライズ動作を行う場合と比べると、処理時間が単純換算で３／ｍに短縮される。また、ソース線（コモン線）に何ら電圧を加えない（フローティング状態とする）ため、負荷の大きいソース線の充放電時間を考慮する必要はない。
　上記の第１乃至第３のシークエンスによる電圧印加手順をビット線毎に表にしたものを図１２（ａ）に、各シークエンス後のメモリセルの可変抵抗素子の抵抗状態を、メモリセルが接続するビット線毎に表にしたものを図１２（ｂ）に示す。図１２から、全てのビット線が、第１乃至第３のシークエンス全体を通して、第１電圧Ｖ１を印加するビット線（第１ビット線）として一度選択され、且つ、第２電圧Ｖ２を印加するビット線（第２ビット線）として一度選択されていることが分かる。第１電圧ＶＡが印加される第１ビット線と第２電圧ＶＢが印加される第２ビット線の本数は、同数であることが好ましい。
　このように第１ビット線と第２ビット線の選択を行うことで、第１乃至第３のシークエンスにより、全ての選択されたメモリセルについて、リセット動作とセット動作が１回ずつ実行され、第１乃至第３のシークエンスを繰り返し実行することで、イニシャライズ動作を効率よく、高速に行うことができる。
　本発明装置２及びその駆動方法では、第１ビット線および第２ビット線の何れにも選択されないビット線（第３ビット線）を選択し、第１ビット線に第１電圧ＶＡ、及び、第２ビット線に第２電圧ＶＢの印加中に、かかる第３ビット線に第３電圧ＶＣを遅れて印加している。第３電圧ＶＣの印加により、高抵抗化（リセット）対象の低抵抗状態の可変抵抗素子に流すリセット電流を増大させ、ソース線（コモン線ＣＭＬ）の負荷が大きい場合であっても、十分な電流を高抵抗化対象の可変抵抗素子に供給することができる。
　したがって、第３電圧ＶＣを印加するビット線の本数を増やすことで、より大きなリセット電流が得られる。例えば、本実施形態の駆動方法では、第３電圧を印加するビット線の本数は、第１電圧を印加するビット線の本数と同数となっているが、本発明装置２における書き換え電源線とビット線の接続法を変更し、第３電圧を印加するビット線の本数を、第１電圧を印加するビット線の本数の２倍とすることで、より大きなリセット電流を期待できる。ただし、イニシャライズ動作に要する処理時間は４／ｍに増加する。
　なお、第３電圧ＶＣの電圧値については、第１電圧が第２電圧よりも高電圧（ＶＡ＞ＶＢ）とした場合、ＶＣ＞（ＶＡ＋ＶＢ）／２であればリセット電流増大の効果が得られる。しかしながら、第３電圧ＶＣとして、第１電圧ＶＡと同じ電圧を印加するのが好適である。
　以上、本発明装置１、２及びその駆動方法に依れば、メモリセルアレイのイニシャライズ動作に要する時間が短縮され、安定動作が可能で、信頼性の高い不揮発性半導体記憶装置を実現することができる。
　〈別実施形態〉
　以下に、別実施形態につき説明する。
　〈１〉上記実施形態では、不揮発性半導体記憶装置が、書き換え電圧印加回路１０３を備え、書き換え電源線Ｖ１ａ～Ｖ１ｃの何れかを介して選択されたビット線に第１電圧ＶＡ又は第２電圧ＶＢの何れかを印加する構成となっているが、本発明において、必ずしもこのような書き換え電圧印加回路１０３の構成は必要ではない。制御回路１０４が、第１電圧ＶＡを印加する第１ビット線と第２電圧ＶＢを印加する第２ビット線を、イニシャライズ動作対象として選択されたメモリセルに接続するビット線群の中から選択できるように構成されている限り、その構成は問わない。
　〈２〉上記実施形態では、メモリセルアレイ１００が、ソース線に対して正の電圧を選択されたビット線に印加されることで、メモリセルのセット動作が行われ、ソース線に対して負の電圧を選択されたビット線に印加されることで、メモリセルのリセット動作が行われる構成である。しかしながら、これは逆であってもよい。その場合、イニシャライズ動作において、第１電圧ＶＡが第２電圧ＶＢより低電圧（ＶＡ＜ＶＢ）としたとき、第１電圧が印加される第１ビット線に接続するメモリセルの可変抵抗素子がセット動作により低抵抗化され、第２電圧が印加される第２ビット線に接続するメモリセルの可変抵抗素子がリセット動作により高抵抗化されることとなる。この場合において、第２実施形態において、第３ビット線を選択する場合は、第３電圧ＶＣとして、ＶＣ＜（ＶＡ＋ＶＢ）／２を満足する電圧を第３ビット線に印加する。第３電圧ＶＣとして、第１電圧と同じ電圧を印加するのが好適である。
　〈３〉上記実施形態では、一本のワード線を選択し、複数のビット線に接続するメモリセルに対して一括してイニシャライズ動作を行う例を説明したが、複数本のワード線を選択してイニシャライズ動作を行うこともできる。
　〈４〉上記実施形態では、メモリセルアレイが、メモリセルの２つの入出力端子のうち、可変抵抗素子側の一方の入出力端子をビット線ＢＬ１～ＢＬｍに接続し、トランジスタ側の他方の入出力端子をソース線（コモン線ＣＭＬ）に接続して、メモリセルアレイが構成されているが、これは逆であってもよい。メモリセルアレイが、メモリセルのトランジスタ側の一方の入出力端子をビット線ＢＬ１～ＢＬｍに接続し、可変抵抗素子側の他方の入出力端子をソース線（コモン線ＣＭＬ）に接続したメモリセルアレイであっても、本発明のイニシャライズ動作を行うことができる。
　〈５〉本発明のイニシャライズ方法は、バイポーラ型の可変抵抗素子を備えたメモリセルアレイに対して好適に行うことができる。ここで、可変抵抗素子の構成としては、バイポーラ型の抵抗変化を示す素子であれば足り、可変抵抗体や電極の材料、或いは素子のサイズ等により本発明が制限されるものではない。
　本発明は、半導体記憶装置に利用可能であり、特に、大容量で信頼性の高い不揮発性メモリに利用することができる。
　１：　本発明に係る半導体記憶装置
　１１、１２：　電極
　１３：　可変抵抗体（金属酸化膜）
　１４：　酸素欠損
　１００、２００：　メモリセルアレイ
　１０１、２０１：　書き換え電圧印加回路
　１０２、２０２：　共通電圧印加回路
　１０３：　初期化電圧印加回路
　１０４：　制御回路
　１０５：　電圧発生回路
　１０６：　ワード線デコーダ
　１０７：　ビット線デコーダ
　ＢＬ１～ＢＬｍ：　ビット線
　ＣＭＬ：　コモン線
　Ｑ１１～Ｑｎｍ：　セル選択トランジスタ
　Ｒ１１～Ｒｎｍ：　可変抵抗素子
　Ｖ１ａ～Ｖ１ｃ：　書き換え電源線
　Ｖ２：　プリチャージ電源線
　ＶＡ：　第１電圧
　ＶＢ：　第２電圧
　ＶＣ：　第３電圧
　ＷＬ１～ＷＬｎ：　ワード線
　φ０、φ１１～φ１ｍ、φ２１～φ２ｍ、φ３１～φ３３：　切替信号 

Claims (18)

  1. 　二つの入出力端子を有し、当該二端子間に正負両極性の電圧を選択的に印加することで当該二端子間の電気抵抗を高抵抗状態と低抵抗状態の間で変化させることができる可変抵抗素子と、二つの入出力端子と一つの制御端子を有する選択トランジスタとを備え、前記可変抵抗素子の前記入出力端子の一方端と前記選択トランジスタの前記入出力端子の一方端とを接続してなる二つの入出力端子を有するメモリセルを、複数、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、
    　同一行に配列された前記メモリセルの前記選択トランジスタの前記制御端子同士を接続する、行方向に延伸するワード線と、
    　同一列に配列された前記メモリセルの前記入出力端子の一方端同士を接続する、列方向に延伸するビット線と、
    　少なくとも同一行に配列された前記メモリセルの前記入出力端子の他方端同士を接続するソース線と、
    　制御回路と、を備え、
    　前記制御回路は、一または複数の前記ワード線、及び、複数の前記ビット線からなるビット線群により選択される複数の前記メモリセルの夫々に対し、
    　前記メモリセルの前記可変抵抗素子の前記入出力端子間に第１の極性の電圧パルスを印加する第１動作、及び、前記メモリセルの前記可変抵抗素子の前記入出力端子間に前記第１の極性とは逆極性の第２の極性の電圧パルスを印加する第２動作が、ともに１度ずつ実行されるように選択された前記ビット線群の前記ビット線に電圧を印加する初期化動作の実行を制御し、
    　前記初期化動作において、
    　前記制御回路は、
    　前記ビット線群を構成する前記ビット線の中から、一または複数の第１ビット線、及び、一または複数の第２ビット線を選択し、前記ソース線がフローティングの状態で、前記第１ビット線に第１電圧を印加するとともに、前記第２ビット線に前記第１電圧と異なる第２電圧を印加する電圧印加動作を、複数回実行し、
    　前記複数回の前記電圧印加動作の実行の結果、前記ビット線群を構成する全ての前記ビット線が前記第１ビット線として一度選択され、前記ビット線群を構成する全ての前記ビット線が前記第２ビット線として一度選択されるように、個々の前記電圧印加動作における前記第１ビット線および前記第２ビット線の選択を制御することを特徴とする不揮発性半導体記憶装置。
  2. 　前記電圧印加動作において、
    　前記第１電圧が印加された前記第１ビット線に接続する前記メモリセルの前記高抵抗状態の前記可変抵抗素子の抵抗が低抵抗化し、
    　前記第２電圧が印加された前記第２ビット線に接続する前記メモリセルの前記低抵抗状態の前記可変抵抗素子の抵抗が高低抵抗化することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 　前記電圧印加動作において、
    　前記制御回路は、前記ビット線群のうち、隣接する前記ビット線の一方を前記第１ビット線、他方を前記第２ビット線として選択することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
  4. 　前記電圧印加動作において、
    　前記制御回路は、前記ビット線群を構成する前記ビット線のうち、前記第１ビット線および前記第２ビット線のいずれにも選択されなかった一または複数の前記ビット線を第３ビット線として選択し、前記第１電圧と前記第２電圧の印加中に、前記第１電圧と前記第２電圧の印加から遅れて、前記第３ビット線に第３電圧を印加することを特徴とする請求項１～３の何れか一項に記載の不揮発性半導体記憶装置。
  5. 　前記制御回路は、
    　一の前記ワード線、及び、一の前記ビット線を選択し、選択された前記ビット線および前記ソース線に所定の電圧を印加して、選択された一の前記メモリセルに対して前記第１動作または前記第２動作を実行する選択書き換え動作を制御し、
    　前記選択書き換え動作を実行する動作モードと、前記初期化動作を実行する動作モードとを、切り替え可能に構成されていることを特徴とする請求項１～４の何れか一項に記載の不揮発性半導体記憶装置。
  6. 　前記第１電圧が、前記第２電圧よりも高く、
    　前記初期化動作における前記電圧印加動作において、前記第２電圧を基準として選択された前記ワード線に印加される電圧が、
    　前記選択書き換え動作における前記第１動作において、前記ソース線に印加される電圧を基準として選択された前記ワード線に印加される電圧に、前記第１電圧と前記第２電圧の間の電圧差の絶対値を２で割った中間値を加算した電圧よりも高く、
    　前記選択書き換え動作における前記第２動作において、前記ソース線に印加される電圧を基準として選択された前記ワード線に印加される電圧に、前記中間値を加算した電圧よりも低いことを特徴とする請求項５に記載の不揮発性半導体記憶装置。
  7. 　前記第１動作が、選択された前記メモリセルの前記可変抵抗素子を前記低抵抗状態に変化させる動作であり、
    　前記第１電圧と前記第２電圧との電圧差の絶対値が、前記選択書き換え動作における前記第１動作において、前記ソース線に印加される電圧を基準として選択された前記ビット線に印加される電圧の絶対値以上であることを特徴とする請求項５又は６に記載の不揮発性半導体記憶装置。
  8. 　前記第１電圧と前記第２電圧との電圧差の絶対値が、前記選択書き換え動作における前記第１動作において、前記ソース線に印加される電圧を基準として選択された前記ビット線に印加される電圧の絶対値と、前記選択書き換え動作における前記第２動作において、前記ソース線に印加される電圧を基準として選択された前記ビット線に印加される電圧の絶対値との和よりも小さいことを特徴とする請求項５～７の何れか一項に記載の不揮発性半導体記憶装置。
  9. 　前記第２電圧が、接地電圧であることを特徴とする請求項１～８の何れか一項に記載の不揮発性半導体記憶装置。
  10. 　二つの入出力端子を有し、当該二端子間に正負両極性の電圧を選択的に印加することで当該二端子間の電気抵抗を高抵抗状態と低抵抗状態の間で変化させることができる可変抵抗素子と、二つの入出力端子と一つの制御端子を有する選択トランジスタとを備え、前記可変抵抗素子の前記入出力端子の一方端と前記選択トランジスタの前記入出力端子の一方端とを接続してなる二つの入出力端子を有するメモリセルを、複数、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイの駆動方法であって、
    　前記メモリセルアレイは、
    　同一行に配列された前記メモリセルの前記選択トランジスタの前記制御端子同士が、行方向に延伸するワード線に接続され、
    　同一列に配列された前記メモリセルの前記入出力端子の一方端同士が、列方向に延伸するビット線に接続され、
    　少なくとも同一行に配列された前記メモリセルの前記入出力端子の他方端同士が、ソース線に接続され、
    　一または複数の前記ワード線、及び、複数の前記ビット線からなるビット線群により選択される複数の前記メモリセルの夫々に対し、前記メモリセルの前記可変抵抗素子の前記入出力端子間に第１の極性の電圧パルスを印加する第１工程、及び、前記メモリセルの前記可変抵抗素子の前記入出力端子間に前記第１の極性とは逆極性の第２の極性の電圧パルスを印加する第２工程が、ともに１度ずつ実行されるように選択された前記ビット線群の前記ビット線の夫々に電圧を印加する初期化工程を有し、
    　前記初期化工程において、
    　前記ビット線群を構成する前記ビット線の中から、一または複数の第１ビット線、及び、一または複数の第２ビット線を選択し、前記ソース線がフローティングの状態で、前記第１ビット線に第１電圧を印加するとともに、前記第２ビット線に前記第１電圧と異なる第２電圧を印加する電圧印加工程を、複数回実行し、
    　前記複数回の前記電圧印加工程の実行の結果、前記ビット線群を構成する全ての前記ビット線が前記第１ビット線として一度選択され、前記ビット線群を構成する全ての前記ビット線が前記第２ビット線として一度選択されるように、個々の前記電圧印加工程における前記第１ビット線および前記第２ビット線を選択することを特徴とする駆動方法。
  11. 　前記電圧印加工程において、
    　前記第１電圧の印加により、前記第１電圧が印加された前記第１ビット線に接続する前記メモリセルの前記高抵抗状態の前記可変抵抗素子の抵抗を低抵抗化させ、
    　前記第２電圧の印加により、前記第２電圧が印加された前記第２ビット線に接続する前記メモリセルの前記低抵抗状態の前記可変抵抗素子の抵抗を高低抵抗化させることを特徴とする請求項１０に記載の駆動方法。
  12. 　前記電圧印加工程において、
    　前記ビット線群のうち、隣接する前記ビット線の一方を前記第１ビット線、他方を前記第２ビット線として選択することを特徴とする請求項１０又は１１に記載の駆動方法。
  13. 　前記電圧印加工程において、
    　前記ビット線群のうち、前記第１ビット線および前記第２ビット線のいずれにも選択されなかった一または複数の前記ビット線を第３ビット線として選択し、前記第１電圧と前記第２電圧の印加中に、前記第１電圧と前記第２電圧の印加から遅れて、前記第３ビット線に第３電圧を印加することを特徴とする請求項１０～１２の何れか一項に記載の駆動方法。
  14. 　一の前記ワード線、及び、一の前記ビット線を選択し、選択された前記ビット線および前記ソース線に所定の電圧を印加して、選択された一の前記メモリセルに対して前記第１工程または前記第２工程を実行する選択書き換え工程を実行する工程を有することを特徴とする請求項１０～１３の何れか一項に記載の駆動方法。
  15. 　前記第１電圧が、前記第２電圧よりも高く、
    　前記初期化工程における前記電圧印加工程において、前記第２電圧を基準として選択された前記ワード線に印加される電圧が、
    　前記選択書き換え工程における前記第１工程において、前記ソース線に印加される電圧を基準として選択された前記ワード線に印加される電圧に、前記第１電圧と前記第２電圧の間の電圧差の絶対値を２で割った中間値を加算した電圧よりも高く、
    　前記選択書き換え工程における前記第２工程において、前記ソース線に印加される電圧を基準として選択された前記ワード線に印加される電圧に、前記中間値を加算した電圧よりも低いことを特徴とする請求項１４に記載の駆動方法。
  16. 　前記第１工程が、選択された前記メモリセルの前記可変抵抗素子を前記低抵抗状態に変化させる工程であり、
    　前記第１電圧と前記第２電圧との電圧差の絶対値が、前記選択書き換え工程における前記第１工程において、前記ソース線に印加される電圧を基準として選択された前記ビット線に印加される電圧の絶対値以上であることを特徴とする請求項１４又は１５に記載の駆動方法。
  17. 　前記第１電圧と前記第２電圧との電圧差の絶対値が、前記選択書き換え工程における前記第１工程において、前記ソース線に印加される電圧を基準として選択された前記ビット線に印加される電圧の絶対値と、前記選択書き換え工程における前記第２工程において、前記ソース線に印加される電圧を基準として選択された前記ビット線に印加される電圧の絶対値との和よりも小さいことを特徴とする請求項１４～１６の何れか一項に記載の駆動方法。
  18. 　前記第２電圧が、接地電圧であることを特徴とする請求項１０～１７の何れか一項に記載の駆動方法。
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