CN115527582A - 电阻式记忆体装置及对其进行程序化的方法 - Google Patents

电阻式记忆体装置及对其进行程序化的方法 Download PDF

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黄楚傑
苏迺超
涂国基
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Abstract

一种电阻式记忆体装置及对其进行程序化的方法，对一电阻式记忆体装置的记忆体单元进行程序化的方法包括将一电压脉冲序列施加至一记忆体单元以设定该记忆体单元的一逻辑状态。可将电压脉冲的一初始设定序列施加至该记忆体单元，随后是一改良电压脉冲，该改良电压脉冲的一振幅大于该初始设定序列的该振幅且在于一初始形成过程中使用的一电压脉冲的该振幅的±5％内。随后可施加振幅小于该改良电压脉冲的该振幅的额外电压脉冲。通过在包括多个电压脉冲的记忆体设定序列的中间或末尾施加一改良电压脉冲，一电阻式记忆体装置相对于使用习知程序化方法进行程序化的电阻式记忆体装置可具有一较大记忆体视窗及增强的数据保存。

Description

电阻式记忆体装置及对其进行程序化的方法
技术领域
本揭示内容是关于一种电阻式记忆体装置及对电阻式记忆体装置进行程序化的方法。
背景技术
电阻式记忆体装置采用可提供至少两种电阻状态的记忆体元件，从而提供不同级别的电阻。一种新兴的电阻式记忆体装置技术的实例是电阻式随机存取记忆体(resistiverandom-access memory，RRAM或ReRAM)。ReRAM装置是一种非挥发性记忆体装置，其通过改变固态介电材料的电阻来操作。利用类似电阻切换原理的其他新兴的非挥发性记忆体技术包括相变记忆体(phase-change memory，PCM)、磁阻式随机存取记忆体(magnetoresistiverandom-access memory，MRAM)、导电桥式RAM(conductive-bridging RAM，CBRAM)及碳纳米管(carbon nanotube，CNT)记忆体。这些新兴技术通常被视为快闪记忆体的潜在替代品。然而，迄今为止，这些技术尚未被广泛采用。电阻式记忆体技术需要持续改进。
发明内容
本揭示内容包含一种对一电阻式记忆体装置的一记忆体单元进行程序化的方法，包括：将一或多个电压脉冲的一初始设定序列施加至记忆体单元；及在施加初始设定序列之后将一改良电压脉冲施加至记忆体单元，其中改良电压脉冲的一电压振幅大于初始设定序列的一或多个电压脉冲中的每一者的一电压振幅，且在于一初始形成过程期间施加至记忆体单元的一电压脉冲的一电压振幅的±5％内。
本揭示内容包含一种对一电阻式记忆体装置的一记忆体单元进行程序化的方法，包括：将多个电压脉冲的一初始设定序列施加至记忆体单元，其中初始设定序列的每个电压脉冲的一电压振幅等于或大于初始设定序列的任何先前电压脉冲的一电压振幅；及在施加初始设定序列之后将一改良电压脉冲施加至记忆体单元，其中改良脉冲的一电压振幅大于初始设定序列的每个电压脉冲的一电压振幅。
本揭示内容包含一种电阻式记忆体装置。电阻式记忆体装置包括：记忆体阵列，包括多个记忆体单元，每个记忆体单元包括具有一可变电阻的一记忆体元件，可变电阻提供至少两种可程序逻辑状态，包括一低电阻状态及一高电阻状态；及处理器，耦接至记忆体阵列，且包括一处理单元及储存多个程序化指令的一计算机可读媒体，其中处理器用以通过使电阻式记忆体装置执行多个操作来对记忆体阵列的一选定记忆体单元的一逻辑状态进行程序化，操作包括：将一或多个电压脉冲的一初始设定序列施加至选定记忆体单元；及在施加初始设定序列之后将一改良电压脉冲施加至选定记忆体单元，其中改良电压脉冲的一电压振幅大于初始设定序列的一或多个电压脉冲中的每一者的一电压振幅，且在于一初始形成过程期间施加至选定记忆体单元的一电压脉冲的一电压振幅的±5％内。
附图说明
当结合附图阅读时，自以下详细描述中最好地理解本揭露的各方面。应注意，根据行业标准惯例，各种特征未按比例绘制。事实上，为了论述清楚，可以任意增大或减小各种特征的尺寸。
图1A示意性地示出根据本揭露的一个实施例的包括记忆体单元的阵列的电阻式记忆体装置的示例性结构；
图1B示意性地示出根据本揭露的一实施例的电阻式记忆体装置的记忆体单元；
图1C是示意性地示出根据本揭露的一实施例的诸如电阻式随机存取记忆体(resistive random-access memory，ReRAM)装置的电阻式记忆体装置的记忆体单元的阵列的示例性结构的电路图；
图2是示出根据本揭露的一实施例的电阻式随机存取记忆体(resistive random-access memory，ReRAM)装置的记忆体元件的结构的垂直截面视图；
图3是示意性地示出根据本揭露的一实施例的电阻式记忆体装置的电阻式记忆体元件的形成过程的电路图；
图4是示意性地示出根据本揭露的一实施例的电阻式记忆体装置的电阻式记忆体元件的重设过程的电路图；
图5是示意性地示出根据本揭露的一实施例的电阻式记忆体装置的电阻式记忆体元件的设定过程的电路图；
图6是展示电阻记忆体装置的电流-电压曲线的曲线图，其示出处于低电阻状态(Low Resistive State，LRS)的记忆体元件与处于高电阻状态(High Resistive State，HRS)的记忆体元件之间的电流差异；
图7展示示意性地示出根据本揭露的一实施例的在形成过程及重设过程期间电阻式随机存取记忆体(resistive random-access memory，ReRAM)装置的代表性第一记忆体元件及代表性第二记忆体元件的连续垂直截面视图；
图8是展示在大约-2伏与+3伏之间的电压的“扫测周期”期间的完全重设电阻式记忆体元件的电压及电流曲线的曲线图，该电压及电流曲线叠加在初始形成步骤期间的电阻式记忆体元件的电压及电流曲线上；
图9A是示意性地示出用于对电阻式记忆体装置的记忆体单元进行程序化的习知设定过程的示例性电压脉冲序列900的时序图；
图9B是示出流经电阻式记忆体装置的记忆体单元的电流分布的直方图，其中第一组记忆体单元处于高电阻状态(High Resistance State，HRS)，而第二组记忆体单元已使用如图9A所示的习知设定过程经程序化处于低电阻状态(Low Resistance State，LRS)；
图10A是示意性地示出根据本揭露的一实施例的用于对电阻式记忆体装置的记忆体单元进行程序化的设定过程的示例性电压脉冲序列1000的时序图；
图10B是示出在“重设”过程之后流经电阻式记忆体装置的记忆体单元的电流分布的直方图，其中每个记忆体单元经程序化处于高电阻状态(High Resistance State，HRS)；
图10C是示出根据如图10A所示的实施例设定过程的在将一或多个电压脉冲的初始“设定”序列施加至记忆体之后流经电阻式记忆体装置的记忆体单元的电流分布的直方图；
图10D是示出根据如图10A所示的实施例设定过程的在继施加一或多个电压脉冲的初始“设定”序列之后将“改良”电压脉冲施加至记忆体单元之后流经记忆体单元的电流分布的直方图；
图10E是示出根据如图10A所示的实施例设定过程的在继施加“改良”脉冲之后施加额外电压脉冲之后流经电阻式记忆体装置的记忆体单元的电流分布的直方图；
图10F是示出流经电阻式记忆体装置的记忆体单元的电流分布的直方图，其中第一组记忆体单元处于高电阻状态(High Resistance State，HRS)，而第二组记忆体单元已使用如图10A所示的实施例设定过程经程序化处于低电阻状态(Low Resistance State，LRS)；
图11A及图11B是展示在数据保存烘烤测试之前及之后使用习知设定过程(图11A)以及使用实施例设定过程(图11B)而流经经程序化处于低电阻状态(Low ResistanceState，LRS)的记忆体单元的经量测电流的曲线图；
图12是根据揭露的一第一实施例的用于对记忆体装置进行程序化的方法的流程图；
图13是根据揭露的一第二实施例的用于对记忆体装置进行程序化的方法的流程图。
【符号说明】
100:记忆体装置
101:阵列
103:单元
105:周边电路区
107:处理器
109:位元选择器
111:记忆体元件
115:晶体管
117:字元线
118:栅极端
119:位元线
120:漏极端
121:源极线
122:源极端
123:列解码器
125:行解码器
201:电极
203:电极
205:切换层
701:记忆体元件
703:记忆体元件
705:导电细丝
900、1000:电压脉冲序列
901、1003:电压脉冲
903、1005:额外电压脉冲
1001:电压脉冲、脉冲序列
1200:第一通用方法
1201、1203、1301、1303:步骤
1300:第二通用方法
具体实施方式
以下揭露内容提供许多不同的实施例或实例，用于实现所提供主题的不同特征。下面描述组件及布置的特定实例以简化本揭露。当然，这些组件、值、操作、材料、布置或类似者仅仅是实例而非限制性的。例如，在以下描述中，在第二特征上方或上形成第一特征可包括其中第一特征及第二特征直接接触形成的实施例，且亦可包括其中额外特征可形成在第一特征与第二特征之间，使得第一特征及第二特征可以不直接接触的实施例。此外，本揭露可以在各种实例中重复参考数字及/或字母。这种重复是为了简单及清楚的目的，其本身并不规定所论述的各种实施例及/或组态之间的关系。
此外，为了便于描述，在本文中可使用诸如“在……之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语来描述一个元件或特征与另一个(些)元件或特征如图所示的关系。除了图中描绘的定向之外，空间相对术语旨在涵盖装置在使用或操作中的不同定向。设备可以以其他方式定向(旋转90度或处于其他定向)且本文所用的空间相对描述词同样可以相应地解释。
一般而言，本揭露的方法可用于对电阻式记忆体装置进行程序化，以便增大记忆体视窗并增强电阻式记忆体装置的数据保存。在各种实施例中，本揭露的方法可用于对电阻式随机存取记忆体装置(亦称为“RRAM”或“ReRAM”装置)进行程序化。然而，本揭露的各种方法亦可适用于对其他类型的电阻式记忆体装置，诸如相变记忆体(例如，PCRAM)装置进行程序化。其他合适类型的电阻式记忆体装置在本揭露的预期范畴内。
如本文所用，“电阻式记忆体装置”包括可以通过改变记忆体元件的电阻来储存数据的记忆体装置。记忆体元件的电阻变化可能会迅速发生(例如，在小于10分钟内，诸如小于1分钟，包括小于1秒)，可能是非挥发性的(即，记忆体元件将在没有施加电源的情况下保持其电阻状态较长时间，诸如大于24小时)，且可能是可逆的。电阻式记忆体装置通常包括组成记忆体阵列的大量独立运行的记忆体单元(诸如超过103个、超过105个、超过106个或超过109个记忆体单元)，其中记忆体阵列的每个记忆体单元可包括可以提供至少两种电阻状态的记忆体元件，从而提供不同级别的电阻。
电阻式记忆体装置的单独记忆体元件的电阻状态可通过将电应力施加至记忆体元件来修改，诸如经由电压或电流脉冲。例如，在ReRAM记忆体装置的情况下，记忆体元件可具有初始第一电阻状态。在实施例中，记忆体元件可包括介电材料，且其初始电阻状态可以是相对高电阻状态。可通过以足够高的电压施加第一电压脉冲以引起记忆体元件的材料的软崩溃来执行初始的一次性“形成”步骤(亦称为“电铸”步骤)。在一个非限制性实例中，“形成”步骤可包括将单个电压脉冲施加至记忆体元件，其中电压脉冲的电压振幅可大于2.5伏，诸如3伏，且脉冲持续时间(即脉宽)可大于70μs，诸如100μs。初始形成步骤可导致形成穿过记忆体元件的传导路径(例如，“细丝”)。在该“形成”步骤之后，记忆体元件的电阻可显著降低，使得该些记忆体元件处于稳定的低电阻状态(Low Resistance State，LRS)。
为了逆转该过程，可通过施加一或多个额外电压脉冲来执行“重设”过程，该一或多个额外电压脉冲可能与“形成”步骤期间所用的电压脉冲具有相反的极性，这会导致记忆体元件的电阻增加，使得该些记忆体元件处于稳定的高电阻状态(High ResistanceState，HRS)。“重设”过程可能会破坏穿过记忆体元件的传导路径或“细丝”，导致记忆体元件再次变得相对高电阻。记忆体元件在“重设”之后的电阻率可能接近记忆体元件在“形成”步骤之前的原始电阻状态。可通过施加一或多个额外电压脉冲来执行“设定”过程，该一或多个额外电压脉冲可能与初始“形成”步骤期间所用的电压脉冲具有相同的极性，以导致传导路径还原，并将记忆体元件转换回到低电阻状态(Low Resistance State，LRS)。
因此，可通过将单元的记忆体元件自高电阻状态(High Resistance State，HRS)改变为低电阻状态(Low Resistance State，LRS)来对记忆体阵列的单独记忆体单元进行程序化，或反之亦然。在读取操作期间，可以向记忆体元件施加低电压，且可以基于流经记忆体单元的电流确定每个记忆体单元的逻辑状态。相对较高的电流表明单元中的记忆体元件具有低电阻状态(Low Resistance State，LRS)，而相对较低的电流表明记忆体元件具有高电阻状态(High Resistance State，HRS)。具有高电阻状态(High Resistance State，HRS)及低电阻状态(Low Resistance State，LRS)的记忆体元件之间的经侦测电流的差异可被称为电阻式记忆体装置的“记忆体视窗”。
当前电阻式记忆体装置的一个问题在于，若装置的“记忆体视窗”过小(即，为经程序化处于低电阻状态(Low Resistance State，LRS)的记忆体元件侦测到的电流足够接近为经程序化处于高电阻状态(High Resistance State，HRS)的记忆体元件侦测到的电流)，则在读取操作期间可能无法正确解释记忆体单元的逻辑状态。这可能会导致记忆体装置所储存的数据丢失或损坏。
当前电阻式记忆体装置的另一个问题在于，已观察到许多经程序化处于低电阻状态(Low Resistance State，LRS)的记忆体单元在数据保存烘烤测试期间表现出其电阻率的显著增加。在一些情况下，记忆体单元可以自低电阻状态(Low Resistance State，LRS)切换为高电阻状态(High Resistance State，HRS)。这些测试结果表明，可能需要进一步增强数据保存特性，以便提高电阻式记忆体装置的长期可靠性及性能。
为了解决诸如电阻式随机存取记忆体(resistive random-access memory，ReRAM)装置的电阻式记忆体装置中的记忆体视窗过小以及数据保存特性较差的问题，本文揭露的各种实施例包括对电阻式记忆体装置的记忆体单元进行程序化的方法，该方法包括将电压脉冲序列施加至记忆体单元以设定记忆体单元的逻辑状态。在一个实施例中，一种对电阻式记忆体装置的记忆体单元进行程序化的方法包括将一或多个电压脉冲的初始设定序列施加至记忆体单元，以及在施加初始设定序列之后将改良电压脉冲施加至记忆体单元。改良脉冲的电压振幅大于初始设定序列的每个电压脉冲的电压振幅，且在初始形成过程中施加至记忆体单元的电压脉冲的电压振幅的±5％内。在各种实施例中，向记忆体单元施加电压脉冲序列可以通过将记忆体单元自高电阻状态(High Resistance State，HRS)切换为低电阻状态(Low Resistance State，LRS)来设定记忆体单元的逻辑状态。在各种实施例中，可以将电压脉冲序列施加至记忆体装置的一组选定记忆体单元，以设定该组选定记忆体单元的逻辑状态。
在各种实施例中，改良电压脉冲可类似于在初始形成过程期间施加的电压脉冲(即，“形成”电压脉冲)。将改良电压脉冲施加到记忆体单元可能会导致记忆体单元中先前在初始形成过程期间形成的传导路径(例如，“细丝”)重新建立，从而将记忆体单元转换为低电阻状态(Low Resistance State，LRS)。改良电压脉冲可具有与“形成”脉冲相同的极性。改良电压脉冲亦可具有在“形成”脉冲的脉冲持续时间的±5％内的脉冲持续时间。初始设定序列的一或多个电压脉冲可各自具有小于改良脉冲的电压振幅的电压振幅，且亦可具有小于“形成”脉冲的电压振幅的95％的电压振幅。在实施例中，初始设定序列可包括多个电压脉冲，其中初始设定序列的每个电压脉冲的电压振幅可等于或大于初始设定序列的先前脉冲的电压振幅。因此，施加至记忆体单元的电压振幅可以在电压脉冲的初始设定序列及随后的第二(即，“改良”)电压脉冲期间逐渐增加。
在各种实施例中，在施加改良电压脉冲之后，可以将一或多个额外电压脉冲施加至记忆体单元。一或多个额外电压脉冲可具有小于改良电压脉冲的电压振幅的电压振幅，且亦可具有小于“形成”脉冲的电压振幅的95％的电压振幅。一或多个额外电压脉冲可包括具有不同脉冲持续时间及/或电压振幅的多个电压脉冲。一或多个额外电压脉冲可用以调整包含记忆体单元的记忆体阵列的电流分布。
一般而言，根据各种实施例，在用于设定记忆体单元的逻辑状态的电压脉冲序列的中间或末尾可施加改良电压脉冲。在各种实施例中，在用于设定记忆体单元的逻辑状态的电压脉冲序列的开始可不施加改良电压脉冲。相对于使用习知程序化方法进行程序化的电阻式记忆体，根据本揭露的方法进行程序化的电阻式记忆体装置可提供更大的记忆体视窗以及增强的数据保存特性。
图1A示意性地示出根据本揭露的一实施例的包括记忆体单元103的阵列101的电阻式记忆体装置100的示例性结构。图1B示意性地示出根据本揭露的一实施例的诸如图1A中所示的电阻式记忆体装置100的电阻式记忆体装置100的记忆体单元103的示例性结构。参考图1A，电阻式记忆体装置100可包括独立运行的记忆体单元103的至少一个阵列101。记忆体阵列101的每个记忆体单元103可包括可提供至少两种电阻状态从而提供不同电阻水平的记忆体元件。尽管图1A中示出单个记忆体单元103，但应当理解，阵列101通常包括布置在记忆体单元103的二维阵列中的大量记忆体单元103。电阻式记忆体装置100亦可包括多个逻辑装置，诸如记忆体选择器、功率栅极及输入/输出元件，该些逻辑装置可用于控制记忆体装置100的操作。至少一些逻辑装置可视情况位于周边电路区105中，如图1A中示意性示出。
电阻式记忆体装置100亦可包括或可耦接到处理器107。处理器107可包括中央处理单元及储存程序化指令的计算机可读媒体，且可用以使电阻式记忆体装置100对至少一个记忆体阵列101的单独记忆体单元103及/或多组记忆体单元103执行各种操作，诸如读取操作、写入操作(例如，执行“设定”过程)及/或抹除操作(例如，执行“重设”过程)。
图1B示意性地示出根据本揭露的一实施例的电阻式记忆体装置100的记忆体单元103的示例性结构。参考图1B，记忆体单元103可包括电耦接到记忆体元件111的位元选择器109。位元选择器109可用以控制流经记忆体单元103的电流(例如，在单元103的读取、写入或抹除操作期间允许电流流经单元103)以及防止不期望的电流流经记忆体单元103(例如，当单元103未被读取、写入或抹除时)。位元选择器109可包括耦接到记忆体元件111的一或多个晶体管，诸如一或多个CMOS晶体管、薄膜晶体管(thin-film transistor，TFT)及/或双极接面晶体管(bipolar junction transistor，BJT)。可替代地或另外，位元选择器109可包括一或多个二极管及/或一或多个选择器装置，诸如定限切换选择器。记忆体元件111可包括如上所述的元件，该元件包括至少两种电阻状态从而提供不同电阻水平。合适的记忆体元件111的实例包括电阻式记忆体元件(例如，忆阻器)及相变记忆体元件。
图1C是示意性地示出根据本揭露的一实施例的诸如电阻式随机存取记忆体(resistive random-access memory，ReRAM)装置的电阻式记忆体装置100的记忆体单元103的阵列101的示例性结构的电路图。每个记忆体单元103包括如上所述的可在至少两种电阻状态之间切换的记忆体元件111以及位元选择器，在该实施例中，该位元选择器包括耦接到记忆体元件111的晶体管115。阵列101可以布置成记忆体单元103的二维阵列，每个二维阵列包括一个记忆体元件111及一个晶体管115。图1C展示三乘三的记忆体单元矩阵的实例，但应理解阵列101可包括更多或更少数量的记忆体单元103。
导电字元线117可沿记忆体阵列101的第一方向延伸。每条字元线117可沿第一水平方向hd1电连接多组记忆体单元103。导电位元线119及源极线121可沿横向于第一方向hd1的第二水平方向hd2延伸。位元线119及源极线121可沿第二水平方向hd2电连接多组记忆体单元103。在图1C的实施例中，每个记忆体单元103的记忆体元件111可电连接在相应位元线119与记忆体单元103的晶体管115的节点(例如，漏极端120)之间。每个记忆体单元103的晶体管115的第二节点(例如，源极端122)可电连接至相应源极线121。每个记忆体单元103的晶体管115的第三节点(例如，栅极端118)可电连接至相应字元线117。周边电路(诸如列解码器123及行解码器125)可连接至记忆体阵列101的字元线117、位元线119及源极线121中的每一者。列解码器123及行解码器125可选择性地控制字元线117、位元线119及源极线121中的每一者上的电压。
图2是示出根据本揭露的一实施例的电阻式随机存取记忆体(resistive random-access memory，ReRAM)装置的记忆体元件111的结构的垂直截面视图。参考图2，电阻式随机存取记忆体(resistive random-access memory，ReRAM)装置的记忆体元件111可包括设定在第一电极201与第二电极203之间的切换层205。切换层205可包括可在高电阻状态(High Resistance State，HRS)与低电阻状态(Low Resistance State，LRS)之间切换的固态介电材料。用于切换层205的合适材料可包括例如介电材料、金属氧化物及/或高k材料，诸如二氧化钛(TiO2)、二氧化铪(HFO2)、二氧化铪铝(HFxAl1-xO2)、五氧化二钽(Ta2O5)、二氧化钨(WO2)、二氧化锆(ZrO2)、氧化铝(Al2O3)及二氧化硅(SiO2)。具有电阻切换特性的其他合适的材料在本揭露的预期范畴内。切换层205可包括单层材料或可具有相同或不同组分的多层材料。
第一电极201可以与切换层205电接触。第一电极201可以在切换层205的第一(例如，顶)表面上方延伸，且亦可被称为顶电极201。第一电极201可包括一或多种导电材料，该一或多种导电材料可包括金属材料、金属氮化物材料及/或掺杂半导体材料，诸如掺杂多晶半导体材料。合适的导电材料可包括铝(Al)、钛(Ti)、钽(Ta)、金(Au)、铂(Pt)、钨(W)、镍(Ni)、铱(Ir)、氮化钛(TiN)、氮化钽(TaN)及氮化铝(AlNx)。其他合适的导电材料在本揭露的预期范畴内。第一电极201可包括单层材料或可具有相同或不同组分的多层材料。
第二电极203亦可以与切换层205电接触。第二电极203可以在切换层205的第二(例如，底)表面上方延伸，且亦可被称为底电极203。第二电极203可包括一或多种导电材料，该一或多种导电材料可包括金属材料、金属氮化物材料及/或掺杂半导体材料，诸如掺杂多晶半导体材料。合适的导电材料可包括铝(Al)、钛(Ti)、钽(Ta)、金(Au)、铂(Pt)、钨(W)、镍(Ni)、铱(Ir)、氮化钛(TiN)、氮化钽(TaN)及氮化铝(AlNx)。其他合适的导电材料在本揭露的预期范畴内。第二电极203可包括单层材料或可具有相同或不同组分的多层材料。第二电极203可具有与第一电极201相同的组分及结构，或可具有与第一电极201不同的组分及/或结构。
图3是示意性地示出根据本揭露的一实施例的诸如ReRAM装置的电阻式记忆体装置的电阻式记忆体元件111的形成过程的电路图。图3示出具有电连接至晶体管115的电阻式记忆体元件111的单个记忆体单元103，如上文参考图1C所述。如上所论述，电阻式记忆体装置通常包括布置成阵列的多个记忆体单元103。参考图3，字元线WL可以连接至晶体管115的栅极端118，且源极线(source line，SL)可以连接至晶体管115的源极端122。位元线(bitline，BL)可以连接至电阻记忆体元件111的第一电极201，且电阻记忆体元件111的第二电极203可以连接至晶体管115的漏极端120。如每个记忆体单元103包括晶体管115及电阻式记忆体元件111的图3所示的电阻式记忆体装置亦可被称为单晶体管单忆阻器(one-transistor-one-memristor，1T1R)装置。
如上所论述，电阻式记忆体元件111可包括通常具有高电阻性的介电材料。可执行初始“形成”过程以引起记忆体元件111的介电材料的软崩溃，并导致形成穿过电阻式记忆体元件111的介电材料的通常称为“细丝”的传导路径。这可以将电阻式记忆体元件111自高电阻状态(High Resistance State，HRS)转换为低电阻状态(Low Resistance State，LRS)。如图3示意性地示出，“形成”过程可包括将具有第一幅度及第一脉冲持续时间的第一极性的电压脉冲(例如，正电压脉冲)施加到电阻式记忆体元件111，以创建软崩溃条件并将记忆体元件111转换为低电阻状态(Low Resistance State，LRS)。形成步骤可应用于电阻式记忆体阵列的所有记忆体单元以将单元转换为低电阻状态(Low Resistance State，LRS)。形成电压脉冲可以是如图3中施加到电阻式记忆体元件111的“++”所指示的“大”电压脉冲。在一个实施例中，形成电压脉冲(Vforming)可具有大于2.5伏，诸如3伏的电压振幅。形成电压脉冲(Vforming)亦可具有大于70μs，诸如100μs的脉冲持续时间(即，脉宽)。在图3的实施例中，形成电压脉冲(Vforming)可以施加到位元线(bit line，BL)。当形成电压脉冲(Vforming)施加到位元线(bit line，BL)时，字元线(word line，WL)可具有恒定的正电压，且源极线(source line，SL)可连接至接地(ground，GND)。
图4是示意性地示出根据本揭露的一实施例的诸如ReRAM装置的电阻式记忆体装置的电阻式记忆体元件111的重设过程的电路图。图4示出与图3所示的记忆体单元103具有相同组态的单个记忆体单元103。参考图4，重设过程可包括将一或多个第二电压脉冲施加到电阻式记忆体元件111，其中在重设过程期间施加到电阻式记忆体元件111的一或多个第二电压脉冲的极性可与在形成步骤期间施加的第一电压脉冲的极性相反。例如，当在形成步骤期间施加的第一电压脉冲(Vforming)是正电压脉冲时，在重设过程期间施加到电阻记忆体元件111的一或多个第二电压脉冲可以是一或多个负电压脉冲。在各种实施例中，重设过程可包括将多个负电压脉冲施加到电阻式记忆体元件111，其中多个负电压脉冲可具有不同的电压振幅及/或脉冲持续时间。重设过程可能会破坏穿过电阻记忆体元件111的传导路径或“细丝”，从而导致记忆体单元切换为高电阻状态(High Resistance State，HRS)。在一个实施例中，一或多个“重设”电压脉冲中的每一者可在电阻式记忆体元件111上具有负极性，且每个“重设”电压脉冲的绝对值可小于在形成步骤期间施加的第一电压脉冲(Vforming)的绝对值。例如，一或多个“重设”电压脉冲可具有绝对值小于3伏，诸如小于2.5伏的电压振幅。在图4的实施例中，一或多个“重设”电压脉冲可以施加到源极线(source line，SL)，而字元线(word line，WL)具有恒定的正电压且位元线(bit line，BL)连接到接地(ground，GND)。
图5是示出根据本揭露的一实施例的诸如ReRAM装置的电阻式记忆体装置的电阻式记忆体元件111的设定过程的电路图。图5示出与图3及图4所示的记忆体单元103具有相同组态的单个记忆体单元103。参考图5，设定过程可包括将一或多个第三电压脉冲施加到电阻记忆体元件111，其中在设定过程期间施加到电阻记忆体元件111的一或多个第三电压脉冲可与在形成步骤期间施加的第一电压脉冲具有相同的极性，且可与在重设步骤期间施加到电阻记忆体元件111的一或多个第二电压脉冲具有相反的极性。例如，在形成过程期间施加的第一电压脉冲及在设定过程期间施加的一或多个第三电压脉冲两者可以是正电压脉冲，且在重设过程期间施加到阻变记忆体元件111的一或多个第二电压脉冲可以是一或多个负电压脉冲。在各种实施例中，设定过程可包括将多个正电压脉冲施加到电阻式记忆体元件111，其中多个正电压脉冲可具有不同的电压振幅及/或脉冲持续时间。设定过程可以重新建立穿过电阻记忆体元件111的传导路径或“细丝”，从而导致记忆体单元切换为低电阻状态(Low Resistance State，LRS)。在图5的实施例中，一或多个“设定”电压脉冲可以施加到位元线(bit line，BL)，而字元线(word line，WL)具有恒定的正电压且源极线(source line，SL)连接到接地(ground，GND)。
尽管图3至图5示出具有单晶体管单忆阻器(one-transistor-one-memristor，1T1R)组态的电阻器记忆体装置，其中每个记忆体单元包括晶体管115及电耦接到晶体管115的节点的电阻式记忆体元件111，但应理解，可以对具有单二极管单忆阻器(one-diode-one-memristor，1D1R)或单选择器单忆阻器(one-selector-one-memristor，1S1R)组态的记忆体元件执行用于形成、重设及设定电阻式记忆体装置的记忆体元件的类似过程。
在各种实施例中，经由设定过程切换到低电阻状态(LRS)的记忆体单元可以具有第一逻辑状态(例如，“1”的二进制逻辑状态)，以及切换到高电阻状态的记忆体单元经由重设过程的状态(HRS)可以具有第二逻辑状态(例如，“0”的二进制逻辑状态)。在各种实施例中，包括中央处理单元及储存程序化指令的计算机可读媒体的处理器，诸如图1A中示意性示出的处理器107，可用以使电阻式记忆体装置(例如，ReRAM装置)将具有特定极性、幅度及脉冲持续时间的电压脉冲施加到电阻式记忆体阵列的选定记忆体单元，以便对电阻式记忆体装置的选定记忆体单元中的每一者的逻辑状态进行程序化。
图6是展示示例性电阻记忆体装置的电流-电压曲线的曲线图，其示出处于低电阻状态(Low Resistive State，LRS)及处于高电阻状态(High Resistive State，HRS)的记忆体元件之间的电流差异。图6亦示出示例性电阻式记忆体装置的读取电压。参考图6，在读取操作期间，读取电压可以施加到电阻式记忆体元件，且流经处于低电阻状态(LowResistance State，LRS)的电阻式记忆体元件的电流可以可量测地高于流经处于高电阻状态(High Resistance State，HRS)的记忆体元件的电流。电阻式记忆体元件111的低电阻可允许较高的电流流动，而电阻式记忆体元件111的高电阻可允许较低的电流流动。电阻式记忆体装置的“记忆体视窗”可以被视为流经处于低电阻状态(Low Resistance State，LRS)的记忆体元件的电流与流经处于高电阻状态(High Resistance State，HRS)的记忆体元件的电流之间的差异。
图7展示示意性地示出根据本揭露的一实施例的在形成过程及重设过程期间电阻式随机存取记忆体(resistive random-access memory，ReRAM)装置的代表性第一记忆体元件701及代表性第二记忆体元件703的连续垂直截面视图。图7示意性地示出在形成过程及重设过程之后电阻式记忆体元件之间可能存在的不均匀性。特定而言，在形成过程及重设过程之后，一些电阻式记忆体元件可能保留一些在形成过程期间形成的导电细丝，而其他电阻式记忆体元件可能不包括任何导电细丝，且可以完全重设回到其原始高电阻状态。
参考图7，代表性第一记忆体元件701及代表性第二记忆体元件703可以与图2所示的记忆体元件111基本相同，且可以各自包括设定在第一电极201与第二电极203之间(有时称为夹在第一电极201与第二电极203之间)的切换层205。如图7的左手边示意性地示出，在形成过程之前，代表性第一记忆体元件701及代表性第二记忆体元件703两者的切换层205可以具有高电阻性，而没有延伸穿过第一记忆体元件701或第二记忆体元件703中的相应切换层205的导电细丝。在形成过程之后，可以形成穿过代表性第一记忆体元件701及代表性第二记忆体元件703两者的切换层205的导电细丝705，代表性第一记忆体元件701及代表性第二记忆体元件703均可处于低电阻状态(Low Resistance State，LRS)。
在重设过程之后，导电细丝705可以不延伸穿过代表性第一记忆体元件701及代表性第二记忆体元件703的切换层205，如图7的右手边所示。代表性第一记忆体元件701及代表性第二记忆体元件703两者均可处于高电阻状态(High Resistance State，HRS)。然而，如图7的右上侧所示，导电细丝705的至少一部分可以保留在第一代表性记忆体元件701的切换层205中。相反，如图7的右下侧所示，导电细丝705中没有一个保留在第二代表性记忆体元件703的切换层205中。如图7的右下侧所示，第二代表性记忆体元件703的切换层205已被重设回到其原始高电阻状态。
在形成过程及重设过程之后保留一部分导电细丝的电阻式记忆体元件，诸如图7中所示的代表性第一记忆体元件701可被称为1型记忆体元件。在形成过程及重设过程之后不保留一部分导电细丝的电阻式记忆体元件，诸如图7中所示的代表性第二记忆体元件703可被称为2型记忆体元件。
电阻式记忆体装置的一个潜在问题在于，在至少一部分记忆体元件可以自高电阻状态(High Resistance State，HRS)切换为低电阻状态(Low Resistance State，LRS)的设定过程期间，保留一部分导电细丝的1型记忆体元件可能比不保留一部分导电细丝的2型记忆体元件更容易切换为低电阻状态(Low Resistance State，LRS)。因此，在设定过程之后，2型记忆体元件可以具有比1型记忆体元件相对更高的电阻率。此外，在1型记忆体元件内，在重设过程之后，每个1型记忆体元件内剩余的导电细丝的量可能存在差异，这可能导致在记忆体元件在设定过程期间切换为低电阻状态(Low Resistance State，LRS)时记忆体元件电阻率的可变性。在设定过程期间切换为低电阻状态(Low Resistance State，LRS)的记忆体元件的电阻率的这种可变性可能导致大范围的电流流经在读取操作期间设定为低电阻状态(Low Resistance State，LRS)的记忆体元件。这可能会减小记忆体装置的“记忆体视窗”，且可能导致一些记忆体元件的逻辑状态被误解。
如上文参考图5所论述，用于电阻式记忆体装置的设定过程可包括将具有不同脉宽及电压的一系列电压脉冲施加到选定的记忆体元件以将这些元件转换为低电阻状态(Low Resistance State，LRS)。为了解决在重设过程——其中一些记忆体元件(即1型记忆体元件)保留一些导电细丝，而其他记忆体元件(即2型记忆体元件)可能不包括任何导电细丝——之后记忆体元件之间的不均匀性，设定过程可包括施加类似于在形成过程期间所用的电压脉冲的电压脉冲。该电压脉冲可被称为“改良”电压脉冲。
图8是展示在大约-2伏与+3伏之间的电压的“扫测周期”期间的完全重设(即2型)电阻式记忆体元件的电压及电流曲线的曲线图，该电压及电流曲线叠加在初始形成步骤期间的电阻式记忆体元件的电压及电流曲线上。参考图8，在“扫测周期”期间，施加到记忆体元件的电压字0伏增加到大约+3伏，然后降低到大约-2伏，且最后增加回到0伏。如图8所示，在“设定”过程期间施加的电压(Vset)需要在幅度上与初始形成步骤期间施加的电压(Vform)大约相等，以便将记忆体元件转换为低电阻状态(Low Resistance State，LRS)，正如随着电压自0增加到+2伏，然后在大约为+2伏的“设定”电压(Vset)下电流自～10-7A突然迅速增加到～10-4A，大部分电流线性增加所证明的那样。达到“设定”电压(Vset)后，在电压自约+2伏增加到约+3伏且随后自约+3伏降低到约+0.5伏的“扫测周期”期间，电流保持相对稳定在约10-4A。
图9A是示意性地示出用于对电阻式记忆体装置的记忆体单元进行程序化的习知设定过程的示例性电压脉冲序列900的时序图。参考图9A，在习知设定过程中，脉冲序列包括初始“改良”电压脉冲901，随后是一或多个额外电压脉冲903。“改良”电压脉冲901与初始形成过程期间施加的电压脉冲(即“形成”电压脉冲)具有相同的极性，且其电压振幅为形成电压脉冲(图9A中的Vforming)的电压振幅的±5％。在图9A所示的实施例中，形成电压脉冲及改良电压脉冲均具有正极性。电压脉冲序列900的一或多个额外电压脉冲903可具有可变的脉宽及电压振幅。通常，一或多个额外电压脉冲903各自的电压振幅小于改良电压脉冲901的电压振幅，且其电压振幅可小于初始形成电压脉冲的电压振幅的95％。在实施例中，如图9A中示意性示出，待经程序化处于低电阻状态(Low Resistance State，LRS)的包括阵列的所有记忆体单元的一组记忆体单元可以接收电压脉冲序列900。
图9B是示出流经电阻式记忆体装置的记忆体单元的电流分布的直方图，其中第一组记忆体单元处于高电阻状态(High Resistance State，HRS)，而第二组记忆体单元已使用如图9A所示的习知设定过程经程序化处于低电阻状态(Low Resistance State，LRS)。参考图9B，处于高电阻状态(High Resistance State，HRS)的第一组记忆体单元的电流范围在0μA与～12μA之间，模式为～8μA。经程序化处于低电阻状态(Low Resistance State，LRS)的第二组记忆体单元的电流范围在～32μA与～50μA之间，模式为～42μA。电阻式记忆体装置的记忆体视窗可视为HRS记忆体单元的电流范围的高端与LRS记忆体单元的电流范围的低端之间的差。在图9B中，记忆体视窗的幅度为大约20μA。
图10A是示意性地示出根据本揭露的各种实施例的用于对电阻式记忆体装置的记忆体单元进行程序化的设定过程的示例性电压脉冲序列1000的时序图。参见例如图5。示例性电压脉冲序列1000可施加到电阻式记忆体装置100的至少一个记忆体单元103，且可用于将记忆体单元103程序化为具有低电阻状态(Low Resistance State，LRS)。在各种实施例中，电阻式记忆体装置的记忆体单元103可具有诸如图1C所示的组态，且示例性电压脉冲序列1000可施加到至少一个记忆体单元103的位元线(bit line，BL)，而记忆体单元103的字元线(word line，WL)可具有恒定电压且记忆体单元103的源极线(source line，SL)可连接到接地。
在实施例中，处理器，诸如图1A中示意性示出的处理器107可包括中央处理单元及储存程序化指令的计算机可读媒体，该程序化指令用以使电阻式记忆体装置将示例性电压脉冲序列施加到电阻式记忆体装置的一或多个选定记忆体单元。
参考图10A，示例性电压脉冲序列1000包括一或多个电压脉冲1001随后“改良”电压脉冲1003的初始“设定”序列。“改良”电压脉冲1003可与初始形成过程期间施加的电压脉冲(即“形成”电压脉冲)具有相同的极性，且其电压振幅可进一步为形成电压脉冲(图10A中的Vforming)的电压振幅的±5％。在实施例中，“改良”电压脉冲1003的脉冲持续时间(即，脉宽)亦可为形成电压脉冲的脉冲持续时间的±5％。在各种实施例中，“改良”电压脉冲1003的电压振幅可介于2伏与5伏之间，诸如介于2.5与3.5伏之间，包括介于2.85与3.5伏之间。在各种实施例中，“改良”电压脉冲1003的脉冲持续时间可介于10μs与500μs之间，诸如介于50μs与150μs之间，包括介于95μs与105μs之间。
初始设定脉冲序列的一或多个电压脉冲1001可各自具有小于改良电压脉冲1003的电压振幅的电压振幅，且可各自具有小于初始形成电压脉冲的电压振幅的95％的电压振幅。在各种实施例中，初始“设定”脉冲序列可包括多个电压脉冲，其中设定序列的每个电压脉冲的电压振幅可等于或大于初始设定序列的先前脉冲的电压振幅。因此，施加到记忆体单元的电压脉冲的电压振幅可以在整个初始设定脉冲序列1001中逐渐增加，且随着在初始设定脉冲序列1001之后施加的“改良”电压脉冲1003而达到最大电压振幅。在实施例中，形成电压脉冲、一或多个电压脉冲1001的初始设定序列及改良电压脉冲1003均可具有正极性。
再次参考图10A，设定过程的电压脉冲序列1000亦可包括一或多个额外电压脉冲1005，一或多个额外电压脉冲1005可在施加改良电压脉冲1003之后施加到记忆体单元。一或多个额外电压脉冲1005可用以设定包含多个记忆体单元的记忆体阵列的电流分布。在一个实施例中，一或多个额外电压脉冲1005可包括具有不同脉宽及/或电压振幅的多个电压脉冲。在各种实施例中，一或多个额外电压脉冲1005各自的电压振幅可小于改良电压脉冲1003的电压振幅，且其电压振幅可各自小于初始形成电压脉冲的电压振幅的95％。
在一些实施例中，可以在“设定”过程结束时施加改良电压脉冲1003。特定而言，示例性电压脉冲序列1000可包括如图10A所示的一或多个电压脉冲1001的初始“设定”序列，其随后可视情况为具有不同脉宽及/或电压振幅的一或多个额外电压脉冲1005。设定过程的最终电压脉冲可为电压振幅比电压脉冲序列1000的任何其他脉冲都大的“改良”电压脉冲1003。
使用如图10A所示的电压脉冲序列1000的电阻式记忆体装置的实施例设定过程可以与如图9A所示的习知设定过程不同，不同之处在于在电压脉冲序列1000开始时不施加改良电压脉冲1003(如在图9A的习知电压脉冲序列900中)，而是在初始设定脉冲序列之后施加改良电压脉冲1003，其中初始设定脉冲序列的每个电压脉冲1001的电压振幅比改良电压脉冲1003的电压振幅小。换言之，改良电压脉冲1003不是在电压脉冲序列的开始施加，而是在设定过程的电压脉冲序列的中间或末尾施加。
图10B至图10E是示出在以下时间流经电阻式记忆体装置的记忆体单元的电流分布的直方图：(a)在“重设”过程(图10B)之后，其中每个记忆体单元经程序化处于高电阻状态(High Resistance State，HRS)，以及(b)在实施例多脉冲“设定”过程(图10C至图10E)期间及之后，其中每个记忆体单元经程序化处于低电阻状态(Low Resistance State，LRS)。
图10B显示流经已“重设”为高电阻状态(High Resistance State，HRS)的记忆体单元的电流分布。参考图10B，流经处于高电阻状态(High Resistance State，HRS)的记忆体单元的电流范围介于0μA与～10μA之间，模式为～5μA。
图10C展示在将一或多个电压脉冲1001的初始“设定”序列施加到记忆体单元之后流经记忆体单元的电流分布，如图10A所示。初始“设定”序列包括一系列电压脉冲，其中每个电压脉冲的电压振幅小于“形成”电压脉冲的电压振幅的95％。该系列的每个电压脉冲具有比该系列之前的电压脉冲大的电压振幅，因此施加到记忆体单元的电压随着该系列的每个电压脉冲而逐渐增加。参考图10C的电流直方图，很明显许多记忆体单元在初始“设定”序列之后切换为低电阻状态(Low Resistance State，LRS)，这是由于大群集的单元的电流范围介于～33μA与～60μA之间。然而，仍然存在第二群集的单元，其电流范围介于0μA与～10μA之间。这表明初始“设定”序列不足以将所有记忆体单元自高电阻状态(High ResistanceState，HRS)转换为低电阻状态(Low Resistance State，LRS)。
图10D展示在继施加一或多个电压脉冲1001的初始“设定”序列之后将“改良”电压脉冲1003施加至记忆体单元之后流经记忆体单元的电流分布，如图10A所示。“改良”电压脉冲1003包括的电压振幅为“形成”电压脉冲的电压振幅的±5％，且脉冲持续时间为“形成”电压脉冲的脉冲持续时间的±5％。参考图10D，在“改良”电压脉冲之后，额外记忆体单元已移位到30～60μA的电流范围内，且记忆体单元中没有一个保持在0～10μA的电流范围内。然而，一小组记忆体单元的电流范围介于10μA与30μA之间。该中间电流范围内的记忆体单元可减小低电阻状态(Low Resistance State，LRS)与高电阻状态(High Resistance State，HRS)之间的“记忆体视窗”。
图10E展示在继施加“改良”脉冲1003之后施加额外电压脉冲1005之后流经记忆体单元的电流分布，如图10A所示。额外电压脉冲1005包括具有变化的电压振幅及脉冲持续时间的多个电压脉冲，其中额外电压脉冲1005中没有一个具有大于“形成”电压脉冲的振幅的95％的电压振幅。参考图10E，额外电压脉冲1005将记忆体单元自图10D所示的中间电流范围(例如，10μA至30μA)移位到高电流范围(例如，30μA至60μA)。在各种实施例中，在“改良”电压脉冲1003之后施加额外电压脉冲1005的目的可以是调整阵列的记忆体单元的电流分布，使得经程序化处于低电阻状态(Low Resistance State，LRS)的所有或基本上所有记忆体单元的电流值与经程序化处于高电阻状态(High Resistance State，HRS)的记忆体单元的电流值有明显区别。
图10F是示出电阻式记忆体装置中的电流分布的直方图，该电阻式记忆体装置包括处于高电阻状态(High Resistance State，HRS)的第一组记忆体单元以及已使用如图10A所示的实施例“设定”过程经程序化处于低电阻状态(Low Resistance State，LRS)的第二组记忆体单元。参考图10B，处于高电阻状态(High Resistance State，HRS)的第一组记忆体单元的电流范围在0μA与～12μA之间，模式为～8μA。经程序化处于低电阻状态(LowResistance State，LRS)的第二组记忆体单元的电流范围在～4μA与～60μA之间，模式为～50μA。电阻式记忆体装置的记忆体视窗可视为HRS记忆体单元的电流范围的高端与LRS记忆体单元的电流范围的低端之间的差。在图10F中，记忆体视窗的幅度为大约28μA。
比较图9B及图10F的曲线，可以看出使用如图10A所示的实施例设定过程导致低电阻状态(Low Resistance State，LRS)记忆体单元具有通常比使用习知设定过程进行程序化的记忆体单元更高的电流，且与使用习知设定过程的电阻式记忆体装置相比，进一步增大电阻式记忆体装置的记忆体视窗，如图10A所示。在图10B所示的实例中，与使用习知设定过程进行程序化的图10A的记忆体装置相比，使用实施例设定过程对LRS记忆体单元进行程序化使记忆体视窗增大大约40％。通过增大记忆体视窗，HRS可以与LRS更明显区别。因此，各种数据状态可能彼此更不同。在各种实施例中，使用如图10A所示的程序化方法的电阻式记忆体阵列可具有大于10μA的记忆体视窗，位元线(bit line，BL)上的读取电压为0.2伏。低电阻状态(Low Resistance State，LRS)记忆体单元的尾位元(即，具有最低电流的记忆体单元)的电流可为35μA或更大，诸如37μA或更大，包括40μA或更大，位元线(bit line，BL)上的读取电压为0.2伏。
如图10A所示的实施例设定过程亦可增强电阻式记忆体装置的数据保存特性。图11A及图11B是展示在数据保存烘烤测试之前及之后使用习知设定过程(图11A)以及使用实施例设定过程(图11B)而流经经程序化处于低电阻状态(Low Resistance State，LRS)的记忆体单元的经量测电流的曲线图。对于使用习知设定过程进行程序化的电阻式记忆体装置及使用实施例设定过程进行程序化的电阻式记忆体装置，量测每个记忆体单元的基线电流位准。然后，两个电阻式记忆体装置均在150℃下烘烤7小时以加速潜在的数据保存缺陷，并量测每个记忆体单元的烘烤后电流位准。在图11A及图11B中，沿x轴展示记忆体单元的基线电流位准，沿y轴展示记忆体单元的烘烤后电流位准。在理想情况下，任何记忆体单元中的电流值都不会下降，因此装置的数据保存性能不会下降，且所有量测的电流值都将沿图11A及图11B中的对角线拟合。如图11A及图11B所示，在高温烘烤之后，两个记忆体装置均表现出量测电流值的一定程度的降低。然而，电流下降在图11B中不太明显，且图11B中几乎所有量测值都群集在靠近对角线处。相反，如图11A所示，在使用习知设定过程进行程序化的大部分记忆体单元中，在高温烘烤之后电流位准显著下降。图11A及图11B中所示的数据表明，与使用习知设定过程进行程序化的装置相比，使用实施例设定过程对记忆体单元进行程序化可以增强记忆体装置的数据保存特性。
因此，根据各种实施例的设定过程可以放大记忆体视窗并增强诸如ReRAM记忆体装置的电阻式记忆体装置的数据保存特性。根据各种实施例的设定过程可能不需要对电阻式记忆体装置的设计或结构进行任何改变。根据各种实施例的设定过程可包括现有程序化演算法的序列的改变(例如，将改良电压脉冲放置在设定电压脉冲序列的中间或末尾而不是电压脉冲序列的开始)，且与现有程序化方法相比，可能不需要增加任何程序化时间或功耗。设定过程可与各种类型的电阻式记忆体装置(包括嵌入式记忆体)相容。
图12是示出对电阻式记忆体装置100的记忆体单元103进行程序化的第一通用方法1200的流程图。参考图1A、图10A及图12，在步骤1201中，可以将一或多个电压脉冲1001的初始设定序列施加到记忆体单元103。参考图1A、图10A及图12，在步骤1203中，可以在施加初始设定序列之后将改良电压脉冲1003施加到记忆体单元103，其中改良电压脉冲1003的电压振幅可大于初始设定序列的每个电压脉冲1001的电压振幅，且在于初始形成过程中施加到记忆体单元的电压脉冲的电压振幅的±5％内。
图13是示出对电阻式记忆体装置100的记忆体单元103进行程序化的第二通用方法1300的流程图。参考图1A、图10A及图12，在步骤1301中，可以将一或多个电压脉冲1001的初始设定序列施加到电阻式记忆体装置100的记忆体单元103，其中每个电压脉冲1001的电压振幅等于或大于初始设定序列的任何先前电压脉冲的电压振幅。参考图1A、图10A及图12，在步骤1303中，可以在施加初始设定序列之后将改良电压脉冲1003施加到记忆体单元103，其中改良电压脉冲1003的电压振幅大于初始设定序列的每个电压脉冲1001的电压振幅。
参考所有附图并根据本揭露的各种实施例，一种对电阻式记忆体装置100的记忆体单元103进行程序化的方法包括将一或多个电压脉冲1001的初始设定序列施加到记忆体单元103，以及在施加初始设定序列之后将改良电压脉冲1003施加到记忆体单元103，其中改良电压脉冲1003的电压振幅大于初始设定序列的每个电压脉冲1001的电压振幅，且在于初始形成过程期间施加到记忆体单元的电压脉冲的电压振幅的±5％内。
在一个实施例中，改良电压脉冲1003的脉冲持续时间在于初始形成过程期间施加至记忆体单元103的电压脉冲的脉冲持续时间的±5％内。
在一个实施例中，在初始形成过程期间施加至记忆体单元的初始设定序列、改良电压脉冲1003及电压脉冲的一或多个电压脉冲1001具有相同的极性。
在一个实施例中，电阻式记忆体装置100是电阻式随机存取记忆体(resistiverandom-access memory，ReRAM)装置。
在一个实施例中，电阻式随机存取记忆体(resistive random-access memory，ReRAM)装置100的记忆体单元103包括设定在第一电极201与第二电极203之间的切换层205。
在一个实施例中，切换层包括以下各者中的至少一者：二氧化钛(TiO2)、二氧化铪(HFO2)、二氧化铪铝(HFxAl1-xO2)、五氧化二钽(Ta2O5)、二氧化钨(WO2)、二氧化锆(ZrO2)、氧化铝(Al2O3)及二氧化硅(SiO2)，且第一电极及第二电极包括以下各者中的至少一者：铝(Al)、钛(Ti)、钽(Ta)、金(Au)、铂(Pt)、钨(W)、镍(Ni)、铱(Ir)、氮化钛(TiN)、氮化钽(TaN)及氮化铝(AlNx)。
在一个实施例中，电阻式记忆体装置100是相变记忆体装置。
在一个实施例中，将一或多个电压脉冲1001的初始设定序列及改良电压脉冲1003施加到记忆体单元103，以通过将记忆体单元自高电阻状态(High Resistance State，HRS)切换为低电阻状态(Low Resistance State，LRS)来设定记忆体单元的逻辑状态。
在一个实施例中，将一或多个电压脉冲1001的初始设定序列及改良电压脉冲1003施加到电阻式记忆体装置100的一组选定记忆体单元103，以设定该组选定记忆体单元103的逻辑状态。
在一个实施例中，初始设定序列的电压脉冲1001中的每一者的电压振幅小于在初始形成过程期间施加至记忆体单元的电压脉冲的电压振幅的95％。
在一个实施例中，初始设定序列包括多个电压脉冲1001，其中初始设定序列的每个电压脉冲1001的电压振幅等于或大于初始设定序列的任何先前电压脉冲1001的电压振幅。
在一个实施例中，在初始形成过程期间施加至记忆体单元的电压脉冲引起记忆体单元103的材料的软崩溃，以将记忆体单元103转换为低电阻状态(Low Resistance State，LRS)。
在一个实施例中，方法进一步包括在施加初始设定序列及改良电压脉冲1003之前，将至少一个重设电压脉冲施加至记忆体单元103以将记忆体单元103转换为高阻电状态(High Resistance State，HRS)，其中至少一个重设电压脉冲的极性与初始设定序列的一或多个电压脉冲1001、改良电压脉冲1003以及在初始形成过程期间施加至记忆体单元103的电压脉冲的极性相反。
在一个实施例中，方法进一步包括在施加改良电压脉冲1003之后将一或多个额外电压脉冲1005施加至记忆体单元103，一或多个额外电压脉冲1005的电压振幅小于改良电压脉冲1003的电压振幅，且小于在初始形成过程期间施加至记忆体单元的电压脉冲的电压振幅的95％。
另一实施例是关于一种对电阻式记忆体装置100的记忆体单元103进行程序化的方法，该方法包括：将多个电压脉冲1001的初始设定序列施加到记忆体单元103，其中初始设定序列的每个电压脉冲1001的电压振幅等于或大于初始设定序列的任何先前电压脉冲1001的电压振幅；以及在施加初始设定序列之后将改良电压脉冲1003施加到记忆体单元103，其中改良电压脉冲1003的电压振幅大于初始设定序列的每个电压脉冲1001的电压振幅。
在一个实施例中，方法进一步包括在施加改良电压脉冲1003之后将一或多个额外电压脉冲1005施加至记忆体单元103，一或多个额外电压脉冲1005的电压振幅小于改良电压脉冲1003的电压振幅。
另一实施例是关于一种电阻式记忆体装置，该电阻式记忆体装置包括：记忆体阵列101，具有多个记忆体单元103，每个记忆体单元103包括具有可变电阻的记忆体元件111，该可变电阻提供至少两种可程序逻辑状态，包括低电阻状态(Low Resistance State，LRS)及高电阻状态(High Resistance State，HRS)；以及处理器107，耦接到记忆体阵列101，且包括处理单元及储存程序化指令的计算机可读媒体，其中处理器107用以通过使电阻式记忆体装置100执行多个操作来对记忆体阵列101的选定记忆体单元103的逻辑状态进行程序化，该些操作包括将一或多个电压脉冲1001的初始设定序列施加到选定记忆体单元103，以及在施加初始设定脉冲序列1001之后将改良电压脉冲1003施加到选定记忆体单元103，其中改良电压脉冲1003的电压振幅大于初始设定序列的每个电压脉冲1001的电压振幅，且在于初始形成过程期间施加到选定记忆体单元103的电压脉冲的电压振幅的±5％内。
在另一实施例中，处理器107用以通过使电阻式记忆体装置100执行多个操作来对记忆体阵列101的选定记忆体单元103的逻辑状态进行程序化，该些操作使得改良电压脉冲1003的脉冲持续时间在于初始形成过程期间施加至选定记忆体单元的电压脉冲的脉冲持续时间的±5％内，且初始设定脉冲序列1001的脉冲中的每一者的电压振幅小于在初始形成过程期间施加至选定记忆体单元的电压脉冲的电压振幅的95％。
在一个实施例中，处理器107用以通过使电阻式记忆体装置100执行多个操作来对记忆体阵列101的选定记忆体单元103的逻辑状态进行程序化，该些操作使得初始设定序列包括多个电压脉冲1001，其中初始设定序列的每个电压脉冲1001的电压振幅等于或大于初始设定序列的任何先前电压脉冲1001的电压振幅。
在一个实施例中，处理器107用以通过使电阻式记忆体装置100执行多个操作来对记忆体阵列101的选定记忆体单元103的逻辑状态进行程序化，该些操作进一步包括在施加改良电压脉冲1003之后将一或多个额外电压脉冲1005施加至记忆体单元103，一或多个额外电压脉冲1005的电压振幅小于改良电压脉冲1003的电压振幅，且小于在初始形成过程期间施加至记忆体单元的电压脉冲的电压振幅的95％。
通过在包括用于设定记忆体单元的逻辑状态的多个电压脉冲的脉冲序列的中间或末尾施加改良电压脉冲，根据本揭露的方法进行程序化的电阻式记忆体装置相对于使用习知程序化方法进行程序化的电阻式记忆体装置可具有较大记忆体视窗及增强的数据保存特性。
本揭示内容包含一种对一电阻式记忆体装置的一记忆体单元进行程序化的方法，包括：将一或多个电压脉冲的一初始设定序列施加至记忆体单元；及在施加初始设定序列之后将一改良电压脉冲施加至记忆体单元，其中改良电压脉冲的一电压振幅大于初始设定序列的一或多个电压脉冲中的每一者的一电压振幅，且在于一初始形成过程期间施加至记忆体单元的一电压脉冲的一电压振幅的±5％内。在一些实施例中，改良电压脉冲的一脉冲持续时间在于初始形成过程期间施加至记忆体单元的电压脉冲的一脉冲持续时间的±5％内。在一些实施例中，在初始形成过程期间施加至记忆体单元的初始设定序列、改良电压脉冲及电压脉冲的一或多个电压脉冲具有相同的极性。在一些实施例中，电阻式记忆体装置包括一电阻式随机存取记忆体装置。在一些实施例中，电阻式随机存取记忆体装置的记忆体单元包括设定在一第一电极与一第二电极之间的一切换层。在一些实施例中，切换层包含以下各者中的至少一者：二氧化钛、二氧化铪、二氧化铪铝、五氧化二钽、二氧化钨、二氧化锆、氧化铝及二氧化硅，且第一电极及第二电极包含以下各者中的至少一者：铝、钛、钽、金、铂、钨、镍、铱、氮化钛、氮化钽及氮化铝。在一些实施例中，电阻式记忆体装置包括一相变记忆体装置。在一些实施例中，将一或多个电压脉冲的初始设定序列及改良电压脉冲施加至记忆体单元，以通过将记忆体单元自一高电阻状态切换为一低电阻状态来设定记忆体单元的一逻辑状态。在一些实施例中，将一或多个电压脉冲的初始设定序列及改良电压脉冲施加至电阻式记忆体装置的一组选定记忆体单元，以设定组选定记忆体单元的多个逻辑状态。在一些实施例中，初始设定序列的一或多个电压脉冲中的每一者的一电压振幅小于在初始形成过程期间施加至记忆体单元的电压脉冲的电压振幅的95％。在一些实施例中，初始设定序列包括多个电压脉冲，其中初始设定序列的每个电压脉冲的一电压振幅等于或大于初始设定序列的任何先前电压脉冲的电压振幅。在一些实施例中，在初始形成过程期间施加至记忆体单元的电压脉冲引起一记忆体单元材料的一软崩溃，以将记忆体单元转换为一低电阻状态。在一些实施例中，方法进一步包括：在施加初始设定序列及改良电压脉冲之前，将至少一个重设电压脉冲施加至记忆体单元以将记忆体单元转换为一高阻电状态，其中至少一个重设电压脉冲的一极性与初始设定序列的一或多个电压脉冲、改良电压脉冲以及在初始形成过程期间施加至记忆体单元的电压脉冲的一极性相反。在一些实施例中，方法进一步包括：在施加改良电压脉冲之后将一或多个额外电压脉冲施加至记忆体单元，一或多个额外电压脉冲的一电压振幅小于改良电压脉冲的电压振幅，且小于在初始形成过程期间施加至记忆体单元的电压脉冲的电压振幅的95％。本揭示内容包含一种对一电阻式记忆体装置的一记忆体单元进行程序化的方法，包括：将多个电压脉冲的一初始设定序列施加至记忆体单元，其中初始设定序列的每个电压脉冲的一电压振幅等于或大于初始设定序列的任何先前电压脉冲的一电压振幅；及在施加初始设定序列之后将一改良电压脉冲施加至记忆体单元，其中改良脉冲的一电压振幅大于初始设定序列的每个电压脉冲的一电压振幅。在一些实施例中，方法进一步包括：在施加改良电压脉冲之后将一或多个额外电压脉冲施加至记忆体单元，一或多个额外电压脉冲的一电压振幅小于改良电压脉冲的电压振幅。本揭示内容包含一种电阻式记忆体装置。电阻式记忆体装置包括：记忆体阵列，包括多个记忆体单元，每个记忆体单元包括具有一可变电阻的一记忆体元件，可变电阻提供至少两种可程序逻辑状态，包括一低电阻状态及一高电阻状态；及处理器，耦接至记忆体阵列，且包括一处理单元及储存多个程序化指令的一计算机可读媒体，其中处理器用以通过使电阻式记忆体装置执行多个操作来对记忆体阵列的一选定记忆体单元的一逻辑状态进行程序化，操作包括：将一或多个电压脉冲的一初始设定序列施加至选定记忆体单元；及在施加初始设定序列之后将一改良电压脉冲施加至选定记忆体单元，其中改良电压脉冲的一电压振幅大于初始设定序列的一或多个电压脉冲中的每一者的一电压振幅，且在于一初始形成过程期间施加至选定记忆体单元的一电压脉冲的一电压振幅的±5％内。在一些实施例中，处理器用以通过使电阻式记忆体装置执行操作来对记忆体阵列的选定记忆体单元的一逻辑状态进行程序化，操作使得改良电压脉冲的一脉冲持续时间在于一初始形成过程期间施加至选定记忆体单元的一电压脉冲的一脉冲持续时间的±5％内，且初始设定序列的一或多个电压脉冲中的每一者的一电压振幅小于在初始形成过程期间施加至选定记忆体单元的电压脉冲的电压振幅的95％。在一些实施例中，处理器用以通过使电阻式记忆体装置执行操作来对记忆体阵列的选定记忆体单元的一逻辑状态进行程序化，操作使得初始设定序列包括多个电压脉冲，其中初始设定序列的每个电压脉冲的一电压振幅等于或大于初始设定序列的任何先前电压脉冲的电压振幅。在一些实施例中，处理器用以通过使电阻式记忆体装置执行进一步包括以下步骤的操作来对记忆体阵列的选定记忆体单元的一逻辑状态进行程序化：在施加改良电压脉冲之后将一或多个额外电压脉冲施加至选定记忆体单元，一或多个额外电压脉冲的一电压振幅小于改良电压脉冲的电压振幅，且小于在一初始形成过程期间施加至记忆体单元的电压脉冲的电压振幅的95％。
前述内容概述若干实施例的特征，以便熟悉此项技术者可以更好地理解本揭露的各方面。熟悉此项技术者应当理解，他们可以容易地使用本揭露作为设计或修改其他过程及结构的基础，以实现与本文引入的实施例相同的目的及/或实现相同的优点。熟悉此项技术者亦应意识到，此类等效构造并不脱离本揭露的精神及范畴，并且在不脱离本揭露的精神及范畴的情况下，熟悉此项技术者可以在本文中进行各种改变、替换及变更。

Claims (10)

1.一种对一电阻式记忆体装置的一记忆体单元进行程序化的方法，其特征在于，包括：
将一或多个电压脉冲的一初始设定序列施加至该记忆体单元；及
在施加该初始设定序列之后将一改良电压脉冲施加至该记忆体单元，其中该改良电压脉冲的一电压振幅大于该初始设定序列的该一或多个电压脉冲中的每一者的一电压振幅，且在于一初始形成过程期间施加至该记忆体单元的一电压脉冲的一电压振幅的±5％内。
2.如权利要求1所述的方法，其特征在于，该改良电压脉冲的一脉冲持续时间在于该初始形成过程期间施加至该记忆体单元的该电压脉冲的一脉冲持续时间的±5％内。
3.如权利要求1所述的方法，其特征在于，将该一或多个电压脉冲的该初始设定序列及该改良电压脉冲施加至该记忆体单元，以通过将该记忆体单元自一高电阻状态切换为一低电阻状态来设定该记忆体单元的一逻辑状态。
4.如权利要求1所述的方法，其特征在于，该初始设定序列的该一或多个电压脉冲中的每一者的一电压振幅小于在该初始形成过程期间施加至该记忆体单元的该电压脉冲的该电压振幅的95％。
5.如权利要求1所述的方法，其特征在于，进一步包括：
在施加该改良电压脉冲之后将一或多个额外电压脉冲施加至该记忆体单元，该一或多个额外电压脉冲的一电压振幅小于该改良电压脉冲的该电压振幅，且小于在该初始形成过程期间施加至该记忆体单元的该电压脉冲的该电压振幅的95％。
6.一种对一电阻式记忆体装置的一记忆体单元进行程序化的方法，其特征在于，包括：
将多个电压脉冲的一初始设定序列施加至该记忆体单元，其中该初始设定序列的每个电压脉冲的一电压振幅等于或大于该初始设定序列的任何先前电压脉冲的一电压振幅；及
在施加该初始设定序列之后将一改良电压脉冲施加至该记忆体单元，其中该改良脉冲的一电压振幅大于该初始设定序列的每个电压脉冲的一电压振幅。
7.如权利要求6所述的方法，其特征在于，进一步包括：
在施加该改良电压脉冲之后将一或多个额外电压脉冲施加至该记忆体单元，该一或多个额外电压脉冲的一电压振幅小于该改良电压脉冲的该电压振幅。
8.一种电阻式记忆体装置，其特征在于，包括：
一记忆体阵列，包括多个记忆体单元，每个记忆体单元包括具有一可变电阻的一记忆体元件，该可变电阻提供至少两种可程序逻辑状态，包括一低电阻状态及一高电阻状态；及
一处理器，耦接至该记忆体阵列，且包括一处理单元及储存多个程序化指令的一计算机可读媒体，其中该处理器用以通过使该电阻式记忆体装置执行多个操作来对该记忆体阵列的一选定记忆体单元的一逻辑状态进行程序化，该些操作包括：
将一或多个电压脉冲的一初始设定序列施加至该选定记忆体单元；及
在施加该初始设定序列之后将一改良电压脉冲施加至该选定记忆体单元，其中该改良电压脉冲的一电压振幅大于该初始设定序列的该一或多个电压脉冲中的每一者的一电压振幅，且在于一初始形成过程期间施加至该选定记忆体单元的一电压脉冲的一电压振幅的±5％内。
9.如权利要求8所述的电阻式记忆体装置，其特征在于，该处理器用以通过使该电阻式记忆体装置执行该些操作来对该记忆体阵列的该选定记忆体单元的一逻辑状态进行程序化，该些操作使得该改良电压脉冲的一脉冲持续时间在于一初始形成过程期间施加至该选定记忆体单元的一电压脉冲的一脉冲持续时间的±5％内，且该初始设定序列的该一或多个电压脉冲中的每一者的一电压振幅小于在该初始形成过程期间施加至该选定记忆体单元的该电压脉冲的该电压振幅的95％。
10.如权利要求8所述的电阻式记忆体装置，其特征在于，该处理器用以通过使该电阻式记忆体装置执行进一步包括以下步骤的该些操作来对该记忆体阵列的该选定记忆体单元的一逻辑状态进行程序化：
在施加该改良电压脉冲之后将一或多个额外电压脉冲施加至该选定记忆体单元，该一或多个额外电压脉冲的一电压振幅小于该改良电压脉冲的该电压振幅，且小于在一初始形成过程期间施加至该记忆体单元的该电压脉冲的该电压振幅的95％。
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