TW202309900A - 對電阻式記憶體裝置的記憶體單元進行程式化的方法 - Google Patents

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Abstract

對一電阻式記憶體裝置的記憶體單元進行程式化的方法包括將一電壓脈衝序列施加至一記憶體單元以設定該記憶體單元的一邏輯狀態。可將電壓脈衝的一初始設定序列施加至該記憶體單元，隨後是一改良電壓脈衝，該改良電壓脈衝的一振幅大於該初始設定序列的該振幅且在於一初始形成過程中使用之一電壓脈衝的該振幅的±5%內。隨後可施加振幅小於該改良電壓脈衝的該振幅的額外電壓脈衝。藉由在包括多個電壓脈衝的記憶體設定序列的中間或末尾施加一改良電壓脈衝，一電阻式記憶體裝置相對於使用習知程式化方法進行程式化的電阻式記憶體裝置可具有一較大記憶體視窗及增強的資料保存。

Description

放大記憶體視窗的方法以及增強電阻式記憶體裝置中的資料保存
無
電阻式記憶體裝置採用可提供至少兩種電阻狀態的記憶體元件，從而提供不同級別的電阻。一種新興的電阻式記憶體裝置技術的實例是電阻式隨機存取記憶體(resistive random-access memory，RRAM或ReRAM)。ReRAM裝置是一種非揮發性記憶體裝置，其藉由改變固態介電材料的電阻來操作。利用類似電阻切換原理的其他新興的非揮發性記憶體技術包括相變記憶體(phase-change memory，PCM)、磁阻式隨機存取記憶體(magnetoresistive random-access memory，MRAM)、導電橋式RAM (conductive-bridging RAM，CBRAM)及碳奈米管(carbon nanotube，CNT)記憶體。這些新興技術通常被視為快閃記憶體的潛在替代品。然而，迄今為止，這些技術尚未被廣泛採用。電阻式記憶體技術需要持續改進。
無
以下揭露內容提供許多不同的實施例或實例，用於實現所提供主題的不同特徵。下面描述組件及佈置的特定實例以簡化本揭露。當然，這些組件、值、操作、材料、佈置或類似者僅僅是實例而非限制性的。例如，在以下描述中，在第二特徵上方或上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，且亦可包括其中額外特徵可形成在第一特徵與第二特徵之間，使得第一特徵及第二特徵可以不直接接觸的實施例。此外，本揭露可以在各種實例中重複參考數字及/或字母。這種重複是為了簡單及清楚的目的，其本身並不規定所論述的各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用諸如「在……之下」、「下方」、「下部」、「上方」、「上部」等空間相對術語來描述一個元件或特徵與另一個(些)元件或特徵如圖所示的關係。除了圖中描繪的定向之外，空間相對術語旨在涵蓋裝置在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或處於其他定向)且本文所用的空間相對描述詞同樣可以相應地解釋。
一般而言，本揭露的方法可用於對電阻式記憶體裝置進行程式化，以便增大記憶體視窗並增強電阻式記憶體裝置的資料保存。在各種實施例中，本揭露的方法可用於對電阻式隨機存取記憶體裝置(亦稱為「RRAM」或「ReRAM」裝置)進行程式化。然而，本揭露的各種方法亦可適用於對其他類型的電阻式記憶體裝置，諸如相變記憶體(例如，PCRAM)裝置進行程式化。其他合適類型的電阻式記憶體裝置在本揭露的預期範疇內。
如本文所用，「電阻式記憶體裝置」包括可以藉由改變記憶體元件的電阻來儲存資料的記憶體裝置。記憶體元件的電阻變化可能會迅速發生(例如，在小於10分鐘內，諸如小於1分鐘，包括小於1秒)，可能是非揮發性的(即，記憶體元件將在沒有施加電源的情況下保持其電阻狀態較長時間，諸如大於24小時)，且可能是可逆的。電阻式記憶體裝置通常包括組成記憶體陣列的大量獨立運行的記憶體單元(諸如超過10 3個、超過10 5個、超過10 6個或超過10 9個記憶體單元)，其中記憶體陣列的每個記憶體單元可包括可以提供至少兩種電阻狀態的記憶體元件，從而提供不同級別的電阻。
電阻式記憶體裝置的單獨記憶體元件的電阻狀態可藉由將電應力施加至記憶體元件來修改，諸如經由電壓或電流脈衝。例如，在ReRAM記憶體裝置的情況下，記憶體元件可具有初始第一電阻狀態。在實施例中，記憶體元件可包括介電材料，且其初始電阻狀態可以是相對高電阻狀態。可藉由以足夠高的電壓施加第一電壓脈衝以引起記憶體元件的材料的軟崩潰來執行初始的一次性「形成」步驟(亦稱為「電鑄」步驟)。在一個非限制性實例中，「形成」步驟可包括將單個電壓脈衝施加至記憶體元件，其中電壓脈衝的電壓振幅可大於2.5伏，諸如3伏，且脈衝持續時間(即脈寬)可大於70 μs，諸如100 μs。初始形成步驟可導致形成穿過記憶體元件的傳導路徑(例如，「細絲」)。在該「形成」步驟之後，記憶體元件的電阻可顯著降低，使得該些記憶體元件處於穩定的低電阻狀態(Low Resistance State，LRS)。
為了逆轉該過程，可藉由施加一或多個額外電壓脈衝來執行「重設」過程，該一或多個額外電壓脈衝可能與「形成」步驟期間所用之電壓脈衝具有相反的極性，這會導致記憶體元件的電阻增加，使得該些記憶體元件處於穩定的高電阻狀態(High Resistance State，HRS)。「重設」過程可能會破壞穿過記憶體元件的傳導路徑或「細絲」，導致記憶體元件再次變得相對高電阻。記憶體元件在「重設」之後的電阻率可能接近記憶體元件在「形成」步驟之前的原始電阻狀態。可藉由施加一或多個額外電壓脈衝來執行「設定」過程，該一或多個額外電壓脈衝可能與初始「形成」步驟期間所用之電壓脈衝具有相同的極性，以導致傳導路徑還原，並將記憶體元件轉換回到低電阻狀態(Low Resistance State，LRS)。
因此，可藉由將單元的記憶體元件自高電阻狀態(High Resistance State，HRS)改變為低電阻狀態(Low Resistance State，LRS)來對記憶體陣列的單獨記憶體單元進行程式化，或反之亦然。在讀取操作期間，可以向記憶體元件施加低電壓，且可以基於流經記憶體單元的電流確定每個記憶體單元的邏輯狀態。相對較高的電流表明單元中的記憶體元件具有低電阻狀態(Low Resistance State，LRS)，而相對較低的電流表明記憶體元件具有高電阻狀態(High Resistance State，HRS)。具有高電阻狀態(High Resistance State，HRS)及低電阻狀態 (Low Resistance State，LRS)的記憶體元件之間的經偵測電流的差異可被稱為電阻式記憶體裝置的「記憶體視窗」。
當前電阻式記憶體裝置的一個問題在於，若裝置的「記憶體視窗」過小(即，為經程式化處於低電阻狀態(Low Resistance State，LRS)的記憶體元件偵測到的電流足夠接近為經程式化處於高電阻狀態(High Resistance State，HRS)的記憶體元件偵測到的電流)，則在讀取操作期間可能無法正確解釋記憶體單元的邏輯狀態。這可能會導致記憶體裝置所儲存的資料丟失或損壞。
當前電阻式記憶體裝置的另一個問題在於，已觀察到許多經程式化處於低電阻狀態(Low Resistance State，LRS)的記憶體單元在資料保存烘烤測試期間表現出其電阻率的顯著增加。在一些情況下，記憶體單元可以自低電阻狀態(Low Resistance State，LRS)切換為高電阻狀態(High Resistance State，HRS)。這些測試結果表明，可能需要進一步增強資料保存特性，以便提高電阻式記憶體裝置的長期可靠性及性能。
為了解決諸如電阻式隨機存取記憶體(resistive random-access memory，ReRAM)裝置的電阻式記憶體裝置中的記憶體視窗過小以及資料保存特性較差的問題，本文揭露的各種實施例包括對電阻式記憶體裝置的記憶體單元進行程式化的方法，該方法包括將電壓脈衝序列施加至記憶體單元以設定記憶體單元的邏輯狀態。在一個實施例中，一種對電阻式記憶體裝置的記憶體單元進行程式化的方法包括將一或多個電壓脈衝的初始設定序列施加至記憶體單元，以及在施加初始設定序列之後將改良電壓脈衝施加至記憶體單元。改良脈衝的電壓振幅大於初始設定序列的每個電壓脈衝的電壓振幅，且在初始形成過程中施加至記憶體單元的電壓脈衝的電壓振幅的±5%內。在各種實施例中，向記憶體單元施加電壓脈衝序列可以藉由將記憶體單元自高電阻狀態(High Resistance State，HRS)切換為低電阻狀態(Low Resistance State，LRS)來設定記憶體單元的邏輯狀態。在各種實施例中，可以將電壓脈衝序列施加至記憶體裝置的一組選定記憶體單元，以設定該組選定記憶體單元的邏輯狀態。
在各種實施例中，改良電壓脈衝可類似於在初始形成過程期間施加的電壓脈衝(即，「形成」電壓脈衝)。將改良電壓脈衝施加到記憶體單元可能會導致記憶體單元中先前在初始形成過程期間形成的傳導路徑(例如，「細絲」)重新建立，從而將記憶體單元轉換為低電阻狀態(Low Resistance State，LRS)。改良電壓脈衝可具有與「形成」脈衝相同的極性。改良電壓脈衝亦可具有在「形成」脈衝的脈衝持續時間的±5%內的脈衝持續時間。初始設定序列的一或多個電壓脈衝可各自具有小於改良脈衝的電壓振幅的電壓振幅，且亦可具有小於「形成」脈衝的電壓振幅的95%的電壓振幅。在實施例中，初始設定序列可包括多個電壓脈衝，其中初始設定序列的每個電壓脈衝的電壓振幅可等於或大於初始設定序列的先前脈衝的電壓振幅。因此，施加至記憶體單元的電壓振幅可以在電壓脈衝的初始設定序列及隨後的第二(即，「改良」)電壓脈衝期間逐漸增加。
在各種實施例中，在施加改良電壓脈衝之後，可以將一或多個額外電壓脈衝施加至記憶體單元。一或多個額外電壓脈衝可具有小於改良電壓脈衝的電壓振幅的電壓振幅，且亦可具有小於「形成」脈衝的電壓振幅的95%的電壓振幅。一或多個額外電壓脈衝可包括具有不同脈衝持續時間及/或電壓振幅的複數個電壓脈衝。一或多個額外電壓脈衝可用以調整包含記憶體單元的記憶體陣列的電流分佈。
一般而言，根據各種實施例，在用於設定記憶體單元的邏輯狀態的電壓脈衝序列的中間或末尾可施加改良電壓脈衝。在各種實施例中，在用於設定記憶體單元的邏輯狀態的電壓脈衝序列的開始可不施加改良電壓脈衝。相對於使用習知程式化方法進行程式化的電阻式記憶體，根據本揭露的方法進行程式化的電阻式記憶體裝置可提供更大的記憶體視窗以及增強的資料保存特性。
第1A圖示意性地示出根據本揭露的一實施例的包括記憶體單元103的陣列101之電阻式記憶體裝置100的示例性結構。第1B圖示意性地示出根據本揭露的一實施例的諸如第1A圖中所示的電阻式記憶體裝置100的電阻式記憶體裝置100的記憶體單元103的示例性結構。參考第1A圖，電阻式記憶體裝置100可包括獨立運行的記憶體單元103的至少一個陣列101。記憶體陣列101的每個記憶體單元103可包括可提供至少兩種電阻狀態從而提供不同電阻水平的記憶體元件。儘管第1A圖中示出單個記憶體單元103，但應當理解，陣列101通常包括佈置在記憶體單元103的二維陣列中的大量記憶體單元103。電阻式記憶體裝置100亦可包括多個邏輯裝置，諸如記憶體選擇器、功率閘極及輸入/輸出元件，該些邏輯裝置可用於控制記憶體裝置100的操作。至少一些邏輯裝置可視情況位於周邊電路區105中，如第1A圖中示意性示出。
電阻式記憶體裝置100亦可包括或可耦接到處理器107。處理器107可包括中央處理單元及儲存程式化指令的電腦可讀媒體，且可用以使電阻式記憶體裝置100對至少一個記憶體陣列101的單獨記憶體單元103及/或多組記憶體單元103執行各種操作，諸如讀取操作、寫入操作(例如，執行「設定」過程)及/或抹除操作(例如，執行「重設」過程)。
第1B圖示意性地示出根據本揭露的一實施例的電阻式記憶體裝置100的記憶體單元103的示例性結構。參考第1B圖，記憶體單元103可包括電耦接到記憶體元件111的位元選擇器109。位元選擇器109可用以控制流經記憶體單元103的電流(例如，在單元103的讀取、寫入或抹除操作期間允許電流流經單元103)以及防止不期望的電流流經記憶體單元103 (例如，當單元103未被讀取、寫入或抹除時)。位元選擇器109可包括耦接到記憶體元件111的一或多個電晶體，諸如一或多個CMOS電晶體、薄膜電晶體(thin-film transistor，TFT)及/或雙極接面電晶體(bipolar junction transistor，BJT)。可替代地或另外，位元選擇器109可包括一或多個二極體及/或一或多個選擇器裝置，諸如定限切換選擇器。記憶體元件111可包括如上所述之元件，該元件包括至少兩種電阻狀態從而提供不同電阻水平。合適的記憶體元件111的實例包括電阻式記憶體元件(例如，憶阻器)及相變記憶體元件。
第1C圖是示意性地示出根據本揭露的一實施例的諸如電阻式隨機存取記憶體(resistive random-access memory，ReRAM)裝置之電阻式記憶體裝置100的記憶體單元103的陣列101的示例性結構之電路圖。每個記憶體單元103包括如上所述之可在至少兩種電阻狀態之間切換的記憶體元件111以及位元選擇器，在該實施例中，該位元選擇器包括耦接到記憶體元件111的電晶體115。陣列101可以佈置成記憶體單元103的二維陣列，每個二維陣列包括一個記憶體元件111及一個電晶體115。第1C圖展示三乘三的記憶體單元矩陣的實例，但應理解陣列101可包括更多或更少數量的記憶體單元103。
導電字元線117可沿記憶體陣列101的第一方向延伸。每條字元線117可沿第一水平方向hd1電連接多組記憶體單元103。導電位元線119及源極線121可沿橫向於第一方向hd1的第二水平方向hd2延伸。位元線119及源極線121可沿第二水平方向hd2電連接多組記憶體單元103。在第1C圖的實施例中，每個記憶體單元103的記憶體元件111可電連接在相應位元線119與記憶體單元103的電晶體115的節點(例如，汲極端120)之間。每個記憶體單元103的電晶體115的第二節點(例如，源極端122)可電連接至相應源極線121。每個記憶體單元103的電晶體115的第三節點(例如，閘極端118)可電連接至相應字元線117。周邊電路(諸如列解碼器123及行解碼器125)可連接至記憶體陣列101的字元線117、位元線119及源極線121中之每一者。列解碼器123及行解碼器125可選擇性地控制字元線117、位元線119及源極線121中之每一者上的電壓。
第2圖是示出根據本揭露的一實施例的電阻式隨機存取記憶體(resistive random-access memory，ReRAM)裝置的記憶體元件111的結構之垂直截面視圖。參考第2圖，電阻式隨機存取記憶體(resistive random-access memory，ReRAM)裝置的記憶體元件111可包括設定在第一電極201與第二電極203之間的切換層205。切換層205可包括可在高電阻狀態(High Resistance State，HRS)與低電阻狀態(Low Resistance State，LRS)之間切換的固態介電材料。用於切換層205的合適材料可包括例如介電材料、金屬氧化物及/或高k材料，諸如二氧化鈦(TiO 2)、二氧化鉿(HFO 2)、二氧化鉿鋁(HF xAl 1-xO 2)、五氧化二鉭(Ta 2O 5)、二氧化鎢(WO 2)、二氧化鋯(ZrO 2)、氧化鋁(Al 2O 3)及二氧化矽(SiO 2)。具有電阻切換特性的其他合適的材料在本揭露的預期範疇內。切換層205可包括單層材料或可具有相同或不同組分的多層材料。
第一電極201可以與切換層205電接觸。第一電極201可以在切換層205的第一(例如，頂)表面上方延伸，且亦可被稱為頂電極201。第一電極201可包括一或多種導電材料，該一或多種導電材料可包括金屬材料、金屬氮化物材料及/或摻雜半導體材料，諸如摻雜多晶半導體材料。合適的導電材料可包括鋁(Al)、鈦(Ti)、鉭(Ta)、金(Au)、鉑(Pt)、鎢(W)、鎳(Ni)、銥(Ir)、氮化鈦(TiN)、氮化鉭(TaN)及氮化鋁(AlN x)。其他合適的導電材料在本揭露的預期範疇內。第一電極201可包括單層材料或可具有相同或不同組分的多層材料。
第二電極203亦可以與切換層205電接觸。第二電極203可以在切換層205的第二(例如，底)表面上方延伸，且亦可被稱為底電極203。第二電極203可包括一或多種導電材料，該一或多種導電材料可包括金屬材料、金屬氮化物材料及/或摻雜半導體材料，諸如摻雜多晶半導體材料。合適的導電材料可包括鋁(Al)、鈦(Ti)、鉭(Ta)、金(Au)、鉑(Pt)、鎢(W)、鎳(Ni)、銥(Ir)、氮化鈦(TiN)、氮化鉭(TaN)及氮化鋁(AlN x)。其他合適的導電材料在本揭露的預期範疇內。第二電極203可包括單層材料或可具有相同或不同組分的多層材料。第二電極203可具有與第一電極201相同的組分及結構，或可具有與第一電極201不同的組分及/或結構。
第3圖是示意性地示出根據本揭露的一實施例的諸如ReRAM裝置之電阻式記憶體裝置的電阻式記憶體元件111的形成過程之電路圖。第3圖示出具有電連接至電晶體115的電阻式記憶體元件111的單個記憶體單元103，如上文參考第1C圖所述。如上所論述，電阻式記憶體裝置通常包括佈置成陣列的複數個記憶體單元103。參考第3圖，字元線WL可以連接至電晶體115的閘極端118，且源極線(source line，SL)可以連接至電晶體115的源極端122。位元線(bit line，BL)可以連接至電阻記憶體元件111的第一電極201，且電阻記憶體元件111的第二電極203可以連接至電晶體115的汲極端120。如每個記憶體單元103包括電晶體115及電阻式記憶體元件111的第3圖所示的電阻式記憶體裝置亦可被稱為單電晶體單憶阻器(one-transistor-one-memristor，1T1R)裝置。
如上所論述，電阻式記憶體元件111可包括通常具有高電阻性的介電材料。可執行初始「形成」過程以引起記憶體元件111的介電材料的軟崩潰，並導致形成穿過電阻式記憶體元件111的介電材料的通常稱為「細絲」的傳導路徑。這可以將電阻式記憶體元件111自高電阻狀態(High Resistance State，HRS)轉換為低電阻狀態(Low Resistance State，LRS)。如第3圖示意性地示出，「形成」過程可包括將具有第一幅度及第一脈衝持續時間的第一極性的電壓脈衝(例如，正電壓脈衝)施加到電阻式記憶體元件111，以創建軟崩潰條件並將記憶體元件111轉換為低電阻狀態(Low Resistance State，LRS)。形成步驟可應用於電阻式記憶體陣列的所有記憶體單元以將單元轉換為低電阻狀態(Low Resistance State，LRS)。形成電壓脈衝可以是如圖3中施加到電阻式記憶體元件111的「++」所指示的「大」電壓脈衝。在一個實施例中，形成電壓脈衝(V forming)可具有大於2.5伏，諸如3伏的電壓振幅。形成電壓脈衝(V forming)亦可具有大於70 μs，諸如100 μs的脈衝持續時間(即，脈寬)。在第3圖的實施例中，形成電壓脈衝(V forming)可以施加到位元線(bit line，BL)。當形成電壓脈衝(V forming)施加到位元線(bit line，BL)時，字元線(word line，WL)可具有恆定的正電壓，且源極線(source line，SL)可連接至接地(ground，GND)。
第4圖是示意性地示出根據本揭露的一實施例的諸如ReRAM裝置之電阻式記憶體裝置的電阻式記憶體元件111的重設過程之電路圖。第4圖示出與第3圖所示的記憶體單元103具有相同組態的單個記憶體單元103。參考第4圖，重設過程可包括將一或多個第二電壓脈衝施加到電阻式記憶體元件111，其中在重設過程期間施加到電阻式記憶體元件111的一或多個第二電壓脈衝的極性可與在形成步驟期間施加的第一電壓脈衝的極性相反。例如，當在形成步驟期間施加的第一電壓脈衝(V forming)是正電壓脈衝時，在重設過程期間施加到電阻記憶體元件111的一或多個第二電壓脈衝可以是一或多個負電壓脈衝。在各種實施例中，重設過程可包括將多個負電壓脈衝施加到電阻式記憶體元件111，其中多個負電壓脈衝可具有不同的電壓振幅及/或脈衝持續時間。重設過程可能會破壞穿過電阻記憶體元件111的傳導路徑或「細絲」，從而導致記憶體單元切換為高電阻狀態(High Resistance State，HRS)。在一個實施例中，一或多個「重設」電壓脈衝中之每一者可在電阻式記憶體元件111上具有負極性，且每個「重設」電壓脈衝的絕對值可小於在形成步驟期間施加的第一電壓脈衝(V forming)的絕對值。例如，一或多個「重設」電壓脈衝可具有絕對值小於3伏，諸如小於2.5伏的電壓振幅。在第4圖的實施例中，一或多個「重設」電壓脈衝可以施加到源極線(source line，SL)，而字元線(word line，WL)具有恆定的正電壓且位元線(bit line，BL)連接到接地(ground，GND)。
第5圖是示出根據本揭露的一實施例的諸如ReRAM裝置之電阻式記憶體裝置的電阻式記憶體元件111的設定過程之電路圖。第5圖示出與第3圖及第4圖所示的記憶體單元103具有相同組態的單個記憶體單元103。參考第5圖，設定過程可包括將一或多個第三電壓脈衝施加到電阻記憶體元件111，其中在設定過程期間施加到電阻記憶體元件111的一或多個第三電壓脈衝可與在形成步驟期間施加的第一電壓脈衝具有相同的極性，且可與在重設步驟期間施加到電阻記憶體元件111的一或多個第二電壓脈衝具有相反的極性。例如，在形成過程期間施加的第一電壓脈衝及在設定過程期間施加的一或多個第三電壓脈衝兩者可以是正電壓脈衝，且在重設過程期間施加到阻變記憶體元件111的一或多個第二電壓脈衝可以是一或多個負電壓脈衝。在各種實施例中，設定過程可包括將多個正電壓脈衝施加到電阻式記憶體元件111，其中多個正電壓脈衝可具有不同的電壓振幅及/或脈衝持續時間。設定過程可以重新建立穿過電阻記憶體元件111的傳導路徑或「細絲」，從而導致記憶體單元切換為低電阻狀態(Low Resistance State，LRS)。在第5圖的實施例中，一或多個「設定」電壓脈衝可以施加到位元線(bit line，BL)，而字元線(word line，WL)具有恆定的正電壓且源極線(source line，SL)連接到接地(ground，GND)。
儘管第3圖至第5圖示出具有單電晶體單憶阻器(one-transistor-one-memristor，1T1R)組態的電阻器記憶體裝置，其中每個記憶體單元包括電晶體115及電耦接到電晶體115的節點的電阻式記憶體元件111，但應理解，可以對具有單二極體單憶阻器(one-diode-one-memristor，1D1R)或單選擇器單憶阻器(one-selector-one-memristor，1S1R)組態的記憶體元件執行用於形成、重設及設定電阻式記憶體裝置的記憶體元件之類似過程。
在各種實施例中，經由設定過程切換到低電阻狀態(LRS)的記憶體單元可以具有第一邏輯狀態(例如，「1」的二進制邏輯狀態)，以及切換到高電阻狀態的記憶體單元 經由重設過程的狀態(HRS)可以具有第二邏輯狀態(例如，「0」的二進制邏輯狀態)。在各種實施例中，包括中央處理單元及儲存程式化指令的電腦可讀媒體的處理器，諸如第1A圖中示意性示出的處理器107，可用以使電阻式記憶體裝置(例如，ReRAM裝置)將具有特定極性、幅度及脈衝持續時間的電壓脈衝施加到電阻式記憶體陣列的選定記憶體單元，以便對電阻式記憶體裝置的選定記憶體單元中之每一者的邏輯狀態進行程式化。
第6圖是展示示例性電阻記憶體裝置的電流-電壓曲線的曲線圖，其示出處於低電阻狀態(Low Resistive State，LRS)及處於高電阻狀態(High Resistive State，HRS)的記憶體元件之間的電流差異。第6圖亦示出示例性電阻式記憶體裝置的讀取電壓。參考第6圖，在讀取操作期間，讀取電壓可以施加到電阻式記憶體元件，且流經處於低電阻狀態(Low Resistance State，LRS)的電阻式記憶體元件的電流可以可量測地高於流經處於高電阻狀態(High Resistance State，HRS)的記憶體元件的電流。電阻式記憶體元件111的低電阻可允許較高的電流流動，而電阻式記憶體元件111的高電阻可允許較低的電流流動。電阻式記憶體裝置的「記憶體視窗」可以被視為流經處於低電阻狀態(Low Resistance State，LRS)的記憶體元件的電流與流經處於高電阻狀態(High Resistance State，HRS)的記憶體元件的電流之間的差異。
第7圖展示示意性地示出根據本揭露的一實施例的在形成過程及重設過程期間電阻式隨機存取記憶體(resistive random-access memory，ReRAM)裝置的代表性第一記憶體元件701及代表性第二記憶體元件703之連續垂直截面視圖。第7圖示意性地示出在形成過程及重設過程之後電阻式記憶體元件之間可能存在的不均勻性。特定而言，在形成過程及重設過程之後，一些電阻式記憶體元件可能保留一些在形成過程期間形成的導電細絲，而其他電阻式記憶體元件可能不包括任何導電細絲，且可以完全重設回到其原始高電阻狀態。
參考第7圖，代表性第一記憶體元件701及代表性第二記憶體元件703可以與第2圖所示的記憶體元件111基本相同，且可以各自包括設定在第一電極201與第二電極203之間(有時稱為夾在第一電極201與第二電極203之間)的切換層205。如第7圖的左手邊示意性地示出，在形成過程之前，代表性第一記憶體元件701及代表性第二記憶體元件703兩者的切換層205可以具有高電阻性，而沒有延伸穿過第一記憶體元件701或第二記憶體元件703中的相應切換層205的導電細絲。在形成過程之後，可以形成穿過代表性第一記憶體元件701及代表性第二記憶體元件703兩者的切換層205的導電細絲705，代表性第一記憶體元件701及代表性第二記憶體元件703均可處於低電阻狀態(Low Resistance State，LRS)。
在重設過程之後，導電細絲705可以不延伸穿過代表性第一記憶體元件701及代表性第二記憶體元件703的切換層205，如第7圖的右手邊所示。代表性第一記憶體元件701及代表性第二記憶體元件703兩者均可處於高電阻狀態(High Resistance State，HRS)。然而，如第7圖的右上側所示，導電細絲705的至少一部分可以保留在第一代表性記憶體元件701的切換層205中。相反，如第7圖的右下側所示，導電細絲705中沒有一個保留在第二代表性記憶體元件703的切換層205中。如第7圖的右下側所示，第二代表性記憶體元件703的切換層205已被重設回到其原始高電阻狀態。
在形成過程及重設過程之後保留一部分導電細絲的電阻式記憶體元件，諸如第7圖中所示的代表性第一記憶體元件701可被稱為1型記憶體元件。在形成過程及重設過程之後不保留一部分導電細絲的電阻式記憶體元件，諸如第7圖中所示的代表性第二記憶體元件703可被稱為2型記憶體元件。
電阻式記憶體裝置的一個潛在問題在於，在至少一部分記憶體元件可以自高電阻狀態(High Resistance State，HRS)切換為低電阻狀態(Low Resistance State，LRS)的設定過程期間，保留一部分導電細絲的1型記憶體元件可能比不保留一部分導電細絲的2型記憶體元件更容易切換為低電阻狀態(Low Resistance State，LRS)。因此，在設定過程之後，2型記憶體元件可以具有比1型記憶體元件相對更高的電阻率。此外，在1型記憶體元件內，在重設過程之後，每個1型記憶體元件內剩餘的導電細絲的量可能存在差異，這可能導致在記憶體元件在設定過程期間切換為低電阻狀態(Low Resistance State，LRS)時記憶體元件電阻率的可變性。在設定過程期間切換為低電阻狀態(Low Resistance State，LRS)的記憶體元件的電阻率的這種可變性可能導致大範圍的電流流經在讀取操作期間設定為低電阻狀態(Low Resistance State，LRS)的記憶體元件。這可能會減小記憶體裝置的「記憶體視窗」，且可能導致一些記憶體元件的邏輯狀態被誤解。
如上文參考第5圖所論述，用於電阻式記憶體裝置的設定過程可包括將具有不同脈寬及電壓的一系列電壓脈衝施加到選定的記憶體元件以將這些元件轉換為低電阻狀態(Low Resistance State，LRS)。為了解決在重設過程——其中一些記憶體元件(即1型記憶體元件)保留一些導電細絲，而其他記憶體元件(即2型記憶體元件)可能不包括任何導電細絲——之後記憶體元件之間的不均勻性，設定過程可包括施加類似於在形成過程期間所用的電壓脈衝的電壓脈衝。該電壓脈衝可被稱為「改良」電壓脈衝。
第8圖是展示在大約-2伏與+3伏之間的電壓的「掃測週期」期間的完全重設(即2型)電阻式記憶體元件的電壓及電流曲線之曲線圖，該電壓及電流曲線疊加在初始形成步驟期間的電阻式記憶體元件的電壓及電流曲線上。參考第8圖，在「掃測週期」期間，施加到記憶體元件的電壓字0伏增加到大約+3伏，然後降低到大約-2伏，且最後增加回到0伏。如第8圖所示，在「設定」過程期間施加的電壓(V set)需要在幅度上與初始形成步驟期間施加的電壓(V form)大約相等，以便將記憶體元件轉換為低電阻狀態(Low Resistance State，LRS)，正如隨著電壓自0增加到+2伏，然後在大約為+2伏的「設定」電壓(V set)下電流自~10 -7A突然迅速增加到~10 -4A，大部分電流線性增加所證明的那樣。達到「設定」電壓(V set)後，在電壓自約+2伏增加到約+3伏且隨後自約+3伏降低到約+0.5伏的「掃測週期」期間，電流保持相對穩定在約10 -4A。
第9A圖是示意性地示出用於對電阻式記憶體裝置的記憶體單元進行程式化的習知設定過程的示例性電壓脈衝序列900之時序圖。參考第9A圖，在習知設定過程中，脈衝序列包括初始「改良」電壓脈衝901，隨後是一或多個額外電壓脈衝903。「改良」電壓脈衝901與初始形成過程期間施加的電壓脈衝(即「形成」電壓脈衝)具有相同的極性，且其電壓振幅為形成電壓脈衝(第9A圖中的V forming)的電壓振幅的±5%。在第9A圖所示的實施例中，形成電壓脈衝及改良電壓脈衝均具有正極性。電壓脈衝序列900的一或多個額外電壓脈衝903可具有可變的脈寬及電壓振幅。通常，一或多個額外電壓脈衝903各自的電壓振幅小於改良電壓脈衝901的電壓振幅，且其電壓振幅可小於初始形成電壓脈衝的電壓振幅的95%。在實施例中，如第9A圖中示意性示出，待經程式化處於低電阻狀態(Low Resistance State，LRS)的包括陣列的所有記憶體單元的一組記憶體單元可以接收電壓脈衝序列900。
第9B圖是示出流經電阻式記憶體裝置的記憶體單元的電流分佈之直方圖，其中第一組記憶體單元處於高電阻狀態(High Resistance State，HRS)，而第二組記憶體單元已使用如第9A圖所示的習知設定過程經程式化處於低電阻狀態(Low Resistance State，LRS)。參考第9B圖，處於高電阻狀態(High Resistance State，HRS)的第一組記憶體單元的電流範圍在0 μA與~12 μA之間，模式為~8 μA。經程式化處於低電阻狀態(Low Resistance State，LRS)的第二組記憶體單元的電流範圍在~32 μA與~50 μA之間，模式為~42 μA。電阻式記憶體裝置的記憶體視窗可視為HRS記憶體單元的電流範圍的高端與LRS記憶體單元的電流範圍的低端之間的差。在第9B圖中，記憶體視窗的幅度為大約20 μA。
第10A圖是示意性地示出根據本揭露的各種實施例的用於對電阻式記憶體裝置的記憶體單元進行程式化的設定過程的示例性電壓脈衝序列1000之時序圖。參見例如第5圖。示例性電壓脈衝序列1000可施加到電阻式記憶體裝置100的至少一個記憶體單元103，且可用於將記憶體單元103程式化為具有低電阻狀態(Low Resistance State，LRS)。在各種實施例中，電阻式記憶體裝置的記憶體單元103可具有諸如第1C圖所示的組態，且示例性電壓脈衝序列1000可施加到至少一個記憶體單元103的位元線(bit line，BL)，而記憶體單元103的字元線(word line，WL)可具有恆定電壓且記憶體單元103的源極線(source line，SL)可連接到接地。
在實施例中，處理器，諸如第1A圖中示意性示出的處理器107可包括中央處理單元及儲存程式化指令的電腦可讀媒體，該程式化指令用以使電阻式記憶體裝置將示例性電壓脈衝序列施加到電阻式記憶體裝置的一或多個選定記憶體單元。
參考第10A圖，示例性電壓脈衝序列1000包括一或多個電壓脈衝1001隨後「改良」電壓脈衝1003的初始「設定」序列。「改良」電壓脈衝1003可與初始形成過程期間施加的電壓脈衝(即「形成」電壓脈衝)具有相同的極性，且其電壓振幅可進一步為形成電壓脈衝(第10A圖中的V forming)的電壓振幅的±5%。在實施例中，「改良」電壓脈衝1003的脈衝持續時間(即，脈寬)亦可為形成電壓脈衝的脈衝持續時間的±5%。在各種實施例中，「改良」電壓脈衝1003的電壓振幅可介於2伏與5伏之間，諸如介於2.5與3.5伏之間，包括介於2.85與3.5伏之間。在各種實施例中，「改良」電壓脈衝1003的脈衝持續時間可介於10 μs與500 μs之間，諸如介於50 μs與150 μs之間，包括介於95 μs與105 μs之間。
初始設定脈衝序列的一或多個電壓脈衝1001可各自具有小於改良電壓脈衝1003的電壓振幅的電壓振幅，且可各自具有小於初始形成電壓脈衝的電壓振幅的95%的電壓振幅。在各種實施例中，初始「設定」脈衝序列可包括多個電壓脈衝，其中設定序列的每個電壓脈衝的電壓振幅可等於或大於初始設定序列的先前脈衝的電壓振幅。因此，施加到記憶體單元的電壓脈衝的電壓振幅可以在整個初始設定脈衝序列1001中逐漸增加，且隨著在初始設定脈衝序列1001之後施加的「改良」電壓脈衝1003而達到最大電壓振幅。在實施例中，形成電壓脈衝、一或多個電壓脈衝1001的初始設定序列及改良電壓脈衝1003均可具有正極性。
再次參考第10A圖，設定過程的電壓脈衝序列1000亦可包括一或多個額外電壓脈衝1005，一或多個額外電壓脈衝1005可在施加改良電壓脈衝1003之後施加到記憶體單元。一或多個額外電壓脈衝1005可用以設定包含複數個記憶體單元的記憶體陣列的電流分佈。在一個實施例中，一或多個額外電壓脈衝1005可包括具有不同脈寬及/或電壓振幅的複數個電壓脈衝。在各種實施例中，一或多個額外電壓脈衝1005各自的電壓振幅可小於改良電壓脈衝1003的電壓振幅，且其電壓振幅可各自小於初始形成電壓脈衝的電壓振幅的95%。
在一些實施例中，可以在「設定」過程結束時施加改良電壓脈衝1003。特定而言，示例性電壓脈衝序列1000可包括如第10A圖所示的一或多個電壓脈衝1001的初始「設定」序列，其隨後可視情況為具有不同脈寬及/或電壓振幅的一或多個額外電壓脈衝1005。設定過程的最終電壓脈衝可為電壓振幅比電壓脈衝序列1000的任何其他脈衝都大的「改良」電壓脈衝1003。
使用如第10A圖所示的電壓脈衝序列1000的電阻式記憶體裝置的實施例設定過程可以與如第9A圖所示的習知設定過程不同，不同之處在於在電壓脈衝序列1000開始時不施加改良電壓脈衝1003 (如在第9A圖的習知電壓脈衝序列900中)，而是在初始設定脈衝序列之後施加改良電壓脈衝1003，其中初始設定脈衝序列的每個電壓脈衝1001的電壓振幅比改良電壓脈衝1003的電壓振幅小。換言之，改良電壓脈衝1003不是在電壓脈衝序列的開始施加，而是在設定過程的電壓脈衝序列的中間或末尾施加。
第10B圖至第10E圖是示出在以下時間流經電阻式記憶體裝置的記憶體單元的電流分佈的直方圖：(a)在「重設」過程(第10B圖)之後，其中每個記憶體單元經程式化處於高電阻狀態(High Resistance State，HRS)，以及(b)在實施例多脈衝「設定」過程(第10C圖至第10E圖)期間及之後，其中每個記憶體單元經程式化處於低電阻狀態(Low Resistance State，LRS)。
第10B圖顯示流經已「重設」為高電阻狀態(High Resistance State，HRS)的記憶體單元的電流分佈。參考第10B圖，流經處於高電阻狀態(High Resistance State，HRS)的記憶體單元的電流範圍介於0 μA與～10 μA之間，模式為～5 μA。
第10C圖展示在將一或多個電壓脈衝1001的初始「設定」序列施加到記憶體單元之後流經記憶體單元的電流分佈，如第10A圖所示。初始「設定」序列包括一系列電壓脈衝，其中每個電壓脈衝的電壓振幅小於「形成」電壓脈衝的電壓振幅的95%。該系列的每個電壓脈衝具有比該系列之前的電壓脈衝大的電壓振幅，因此施加到記憶體單元的電壓隨著該系列的每個電壓脈衝而逐漸增加。參考第10C圖的電流直方圖，很明顯許多記憶體單元在初始「設定」序列之後切換為低電阻狀態(Low Resistance State，LRS)，這是由於大群集的單元的電流範圍介於~33 μA與~60 μA之間。然而，仍然存在第二群集的單元，其電流範圍介於0 μA與~10 μA之間。這表明初始「設定」序列不足以將所有記憶體單元自高電阻狀態(High Resistance State，HRS)轉換為低電阻狀態(Low Resistance State，LRS)。
第10D圖展示在繼施加一或多個電壓脈衝1001的初始「設定」序列之後將「改良」電壓脈衝1003施加至記憶體單元之後流經記憶體單元的電流分佈，如第10A圖所示。「改良」電壓脈衝1003包括的電壓振幅為「形成」電壓脈衝的電壓振幅的±5%，且脈衝持續時間為「形成」電壓脈衝的脈衝持續時間的±5%。參考第10D圖，在「改良」電壓脈衝之後，額外記憶體單元已移位到30~60 μA的電流範圍內，且記憶體單元中沒有一個保持在0~10 μA的電流範圍內。然而，一小組記憶體單元的電流範圍介於10 μA與30 μA之間。該中間電流範圍內的記憶體單元可減小低電阻狀態(Low Resistance State，LRS)與高電阻狀態(High Resistance State，HRS)之間的「記憶體視窗」。
第10E圖展示在繼施加「改良」脈衝1003之後施加額外電壓脈衝1005之後流經記憶體單元的電流分佈，如第10A圖所示。額外電壓脈衝1005包括具有變化的電壓振幅及脈衝持續時間的複數個電壓脈衝，其中額外電壓脈衝1005中沒有一個具有大於「形成」電壓脈衝的振幅的95%的電壓振幅。參考第10E圖，額外電壓脈衝1005將記憶體單元自第10D圖所示的中間電流範圍(例如，10 μA至30 μA)移位到高電流範圍(例如，30 μA至60 μA)。在各種實施例中，在「改良」電壓脈衝1003之後施加額外電壓脈衝1005的目的可以是調整陣列的記憶體單元的電流分佈，使得經程式化處於低電阻狀態(Low Resistance State，LRS)的所有或基本上所有記憶體單元的電流值與經程式化處於高電阻狀態(High Resistance State，HRS)的記憶體單元的電流值有明顯區別。
第10F圖是示出電阻式記憶體裝置中的電流分佈之直方圖，該電阻式記憶體裝置包括處於高電阻狀態(High Resistance State，HRS)的第一組記憶體單元以及已使用如第10A圖所示的實施例「設定」過程經程式化處於低電阻狀態(Low Resistance State，LRS)的第二組記憶體單元。參考第10B圖，處於高電阻狀態(High Resistance State，HRS)的第一組記憶體單元的電流範圍在0 μA與~12 μA之間，模式為~8 μA。經程式化處於低電阻狀態(Low Resistance State，LRS)的第二組記憶體單元的電流範圍在~4 μA與~60 μA之間，模式為~50 μA。電阻式記憶體裝置的記憶體視窗可視為HRS記憶體單元的電流範圍的高端與LRS記憶體單元的電流範圍的低端之間的差。在第10F圖中，記憶體視窗的幅度為大約28 μA。
比較第9B圖及第10F圖的曲線，可以看出使用如第10A圖所示的實施例設定過程導致低電阻狀態(Low Resistance State，LRS)記憶體單元具有通常比使用習知設定過程進行程式化的記憶體單元更高的電流，且與使用習知設定過程的電阻式記憶體裝置相比，進一步增大電阻式記憶體裝置的記憶體視窗，如第10A圖所示。在第10B圖所示的實例中，與使用習知設定過程進行程式化的第10A圖的記憶體裝置相比，使用實施例設定過程對LRS記憶體單元進行程式化使記憶體視窗增大大約40%。藉由增大記憶體視窗，HRS可以與LRS更明顯區別。因此，各種資料狀態可能彼此更不同。在各種實施例中，使用如第10A圖所示的程式化方法的電阻式記憶體陣列可具有大於10 μA的記憶體視窗，位元線(bit line，BL)上的讀取電壓為0.2伏。低電阻狀態(Low Resistance State，LRS)記憶體單元的尾位元(即，具有最低電流的記憶體單元)的電流可為35 μA或更大，諸如37 μA或更大，包括40 μA或更大，位元線(bit line，BL)上的讀取電壓為0.2伏。
如第10A圖所示的實施例設定過程亦可增強電阻式記憶體裝置的資料保存特性。第11A圖及第11B圖是展示在資料保存烘烤測試之前及之後使用習知設定過程(第11A圖)以及使用實施例設定過程(第11B圖)而流經經程式化處於低電阻狀態(Low Resistance State，LRS)的記憶體單元的經量測電流之曲線圖。對於使用習知設定過程進行程式化的電阻式記憶體裝置及使用實施例設定過程進行程式化的電阻式記憶體裝置，量測每個記憶體單元的基線電流位準。然後，兩個電阻式記憶體裝置均在150℃下烘烤7小時以加速潛在的資料保存缺陷，並量測每個記憶體單元的烘烤後電流位準。在第11A圖及第11B圖中，沿x軸展示記憶體單元的基線電流位準，沿y軸展示記憶體單元的烘烤後電流位準。在理想情況下，任何記憶體單元中的電流值都不會下降，因此裝置的資料保存性能不會下降，且所有量測的電流值都將沿第11A圖及第11B圖中的對角線擬合。如第11A圖及第11B圖所示，在高溫烘烤之後，兩個記憶體裝置均表現出量測電流值的一定程度的降低。然而，電流下降在第11B圖中不太明顯，且第11B圖中幾乎所有量測值都群集在靠近對角線處。相反，如第11A圖所示，在使用習知設定過程進行程式化的大部分記憶體單元中，在高溫烘烤之後電流位準顯著下降。第11A圖及第11B圖中所示的資料表明，與使用習知設定過程進行程式化的裝置相比，使用實施例設定過程對記憶體單元進行程式化可以增強記憶體裝置的資料保存特性。
因此，根據各種實施例的設定過程可以放大記憶體視窗並增強諸如ReRAM記憶體裝置的電阻式記憶體裝置的資料保存特性。根據各種實施例的設定過程可能不需要對電阻式記憶體裝置的設計或結構進行任何改變。根據各種實施例的設定過程可包括現有程式化演算法的序列的改變(例如，將改良電壓脈衝放置在設定電壓脈衝序列的中間或末尾而不是電壓脈衝序列的開始)，且與現有程式化方法相比，可能不需要增加任何程式化時間或功耗。設定過程可與各種類型的電阻式記憶體裝置(包括嵌入式記憶體)相容。
第12圖是示出對電阻式記憶體裝置100的記憶體單元103進行程式化的第一通用方法1200的流程圖。參考第1A圖、第10A圖及第12圖，在步驟1201中，可以將一或多個電壓脈衝1001的初始設定序列施加到記憶體單元103。參考第1A圖、第10A圖及第12圖，在步驟1203中，可以在施加初始設定序列之後將改良電壓脈衝1003施加到記憶體單元103，其中改良電壓脈衝1003的電壓振幅可大於初始設定序列的每個電壓脈衝1001的電壓振幅，且在於初始形成過程中施加到記憶體單元的電壓脈衝的電壓振幅的±5%內。
第13圖是示出對電阻式記憶體裝置100的記憶體單元103進行程式化的第二通用方法1300的流程圖。參考第1A圖、第10A圖及第12圖，在步驟1301中，可以將一或多個電壓脈衝1001的初始設定序列施加到電阻式記憶體裝置100的記憶體單元103，其中每個電壓脈衝1001的電壓振幅等於或大於初始設定序列的任何先前電壓脈衝的電壓振幅。參考第1A圖、第10A圖及第12圖，在步驟1303中，可以在施加初始設定序列之後將改良電壓脈衝1003施加到記憶體單元103，其中改良電壓脈衝1003的電壓振幅大於初始設定序列的每個電壓脈衝1001的電壓振幅。
參考所有附圖並根據本揭露的各種實施例，一種對電阻式記憶體裝置100的記憶體單元103進行程式化的方法包括將一或多個電壓脈衝1001的初始設定序列施加到記憶體單元103，以及在施加初始設定序列之後將改良電壓脈衝1003施加到記憶體單元103，其中改良電壓脈衝1003的電壓振幅大於初始設定序列的每個電壓脈衝1001的電壓振幅，且在於初始形成過程期間施加到記憶體單元的電壓脈衝的電壓振幅的±5%內。
在一個實施例中，改良電壓脈衝1003的脈衝持續時間在於初始形成過程期間施加至記憶體單元103的電壓脈衝的脈衝持續時間的±5%內。
在一個實施例中，在初始形成過程期間施加至記憶體單元的初始設定序列、改良電壓脈衝1003及電壓脈衝的一或多個電壓脈衝1001具有相同的極性。
在一個實施例中，電阻式記憶體裝置100是電阻式隨機存取記憶體(resistive random-access memory，ReRAM)裝置。
在一個實施例中，電阻式隨機存取記憶體(resistive random-access memory，ReRAM)裝置100的記憶體單元103包括設定在第一電極201與第二電極203之間的切換層205。
在一個實施例中，切換層包括以下各者中之至少一者：二氧化鈦(TiO 2)、二氧化鉿(HFO 2)、二氧化鉿鋁(HF xAl 1-xO 2)、五氧化二鉭(Ta 2O 5)、二氧化鎢(WO 2)、二氧化鋯(ZrO 2)、氧化鋁(Al2O 3)及二氧化矽(SiO 2)，且第一電極及第二電極包括以下各者中之至少一者：鋁(Al)、鈦(Ti)、鉭(Ta)、金(Au)、鉑(Pt)、鎢(W)、鎳(Ni)、銥(Ir)、氮化鈦(TiN)、氮化鉭(TaN)及氮化鋁(AlN x)。
在一個實施例中，電阻式記憶體裝置100是相變記憶體裝置。
在一個實施例中，將一或多個電壓脈衝1001的初始設定序列及改良電壓脈衝1003施加到記憶體單元103，以藉由將記憶體單元自高電阻狀態(High Resistance State，HRS)切換為低電阻狀態(Low Resistance State，LRS)來設定記憶體單元的邏輯狀態。
在一個實施例中，將一或多個電壓脈衝1001的初始設定序列及改良電壓脈衝1003施加到電阻式記憶體裝置100的一組選定記憶體單元103，以設定該組選定記憶體單元103的邏輯狀態。
在一個實施例中，初始設定序列的電壓脈衝1001中之每一者的電壓振幅小於在初始形成過程期間施加至記憶體單元之電壓脈衝的電壓振幅的95%。
在一個實施例中，初始設定序列包括多個電壓脈衝1001，其中初始設定序列的每個電壓脈衝1001的電壓振幅等於或大於初始設定序列的任何先前電壓脈衝1001的電壓振幅。
在一個實施例中，在初始形成過程期間施加至記憶體單元的電壓脈衝引起記憶體單元103的材料的軟崩潰，以將記憶體單元103轉換為低電阻狀態(Low Resistance State，LRS)。
在一個實施例中，方法進一步包括在施加初始設定序列及改良電壓脈衝1003之前，將至少一個重設電壓脈衝施加至記憶體單元103以將記憶體單元103轉換為高阻電狀態(High Resistance State，HRS)，其中至少一個重設電壓脈衝的極性與初始設定序列的一或多個電壓脈衝1001、改良電壓脈衝1003以及在初始形成過程期間施加至記憶體單元103的電壓脈衝的極性相反。
在一個實施例中，方法進一步包括在施加改良電壓脈衝1003之後將一或多個額外電壓脈衝1005施加至記憶體單元103，一或多個額外電壓脈衝1005的電壓振幅小於改良電壓脈衝1003的電壓振幅，且小於在初始形成過程期間施加至記憶體單元的電壓脈衝的電壓振幅的95%。
另一實施例係關於一種對電阻式記憶體裝置100的記憶體單元103進行程式化的方法，該方法包括：將複數個電壓脈衝1001的初始設定序列施加到記憶體單元103，其中初始設定序列的每個電壓脈衝1001的電壓振幅等於或大於初始設定序列的任何先前電壓脈衝1001的電壓振幅；以及在施加初始設定序列之後將改良電壓脈衝1003施加到記憶體單元103，其中改良電壓脈衝1003的電壓振幅大於初始設定序列的每個電壓脈衝1001的電壓振幅。
在一個實施例中，方法進一步包括在施加改良電壓脈衝1003之後將一或多個額外電壓脈衝1005施加至記憶體單元103，一或多個額外電壓脈衝1005的電壓振幅小於改良電壓脈衝1003的電壓振幅。
另一實施例係關於一種電阻式記憶體裝置，該電阻式記憶體裝置包括：記憶體陣列101，具有複數個記憶體單元103，每個記憶體單元103包括具有可變電阻的記憶體元件111，該可變電阻提供至少兩種可程式邏輯狀態，包括低電阻狀態(Low Resistance State，LRS)及高電阻狀態(High Resistance State，HRS)；以及處理器107，耦接到記憶體陣列101，且包括處理單元及儲存程式化指令的電腦可讀媒體，其中處理器107用以藉由使電阻式記憶體裝置100執行多個操作來對記憶體陣列101的選定記憶體單元103的邏輯狀態進行程式化，該些操作包括將一或多個電壓脈衝1001的初始設定序列施加到選定記憶體單元103，以及在施加初始設定脈衝序列1001之後將改良電壓脈衝1003施加到選定記憶體單元103，其中改良電壓脈衝1003的電壓振幅大於初始設定序列的每個電壓脈衝1001的電壓振幅，且在於初始形成過程期間施加到選定記憶體單元103的電壓脈衝的電壓振幅的±5%內。
在另一實施例中，處理器107用以藉由使電阻式記憶體裝置100執行多個操作來對記憶體陣列101的選定記憶體單元103的邏輯狀態進行程式化，該些操作使得改良電壓脈衝1003的脈衝持續時間在於初始形成過程期間施加至選定記憶體單元的電壓脈衝的脈衝持續時間的±5%內，且初始設定脈衝序列1001的脈衝中之每一者的電壓振幅小於在初始形成過程期間施加至選定記憶體單元之電壓脈衝的電壓振幅的95%。
在一個實施例中，處理器107用以藉由使電阻式記憶體裝置100執行多個操作來對記憶體陣列101的選定記憶體單元103的邏輯狀態進行程式化，該些操作使得初始設定序列包括多個電壓脈衝1001，其中初始設定序列的每個電壓脈衝1001的電壓振幅等於或大於初始設定序列的任何先前電壓脈衝1001的電壓振幅。
在一個實施例中，處理器107用以藉由使電阻式記憶體裝置100執行多個操作來對記憶體陣列101的選定記憶體單元103的邏輯狀態進行程式化，該些操作進一步包括在施加改良電壓脈衝1003之後將一或多個額外電壓脈衝1005施加至記憶體單元103，一或多個額外電壓脈衝1005的電壓振幅小於改良電壓脈衝1003的電壓振幅，且小於在初始形成過程期間施加至記憶體單元的電壓脈衝的電壓振幅的95%。
藉由在包括用於設定記憶體單元的邏輯狀態的多個電壓脈衝的脈衝序列的中間或末尾施加改良電壓脈衝，根據本揭露的方法進行程式化的電阻式記憶體裝置相對於使用習知程式化方法進行程式化的電阻式記憶體裝置可具有較大記憶體視窗及增強的資料保存特性。
前述內容概述若干實施例的特徵，以便熟習此項技術者可以更好地理解本揭露的各方面。熟習此項技術者應當理解，他們可以容易地使用本揭露作為設計或修改其他過程及結構的基礎，以實現與本文引入的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應意識到，此類等效構造並不脫離本揭露之精神及範疇，並且在不脫離本揭露之精神及範疇的情況下，熟習此項技術者可以在本文中進行各種改變、替換及變更。
100:記憶體裝置 101:陣列 103:單元 105:周邊電路區 107:處理器 109:位元選擇器 111:記憶體元件 115:電晶體 117:字元線 118:閘極端 119:位元線 120:汲極端 121:源極線 122:源極端 123:列解碼器 125:行解碼器 201:電極 203:電極 205:切換層 701:記憶體元件 703:記憶體元件 705:導電細絲 900、1000:電壓脈衝序列 901、1003:電壓脈衝 903、1005:額外電壓脈衝 1001:電壓脈衝、脈衝序列 1200:第一通用方法 1201、1203、1301、1303:步驟 1300:第二通用方法
當結合附圖閱讀時，自以下詳細描述中最好地理解本揭露的各方面。應注意，根據行業標準慣例，各種特徵未按比例繪製。事實上，為了論述清楚，可以任意增大或減小各種特徵的尺寸。 第1A圖示意性地示出根據本揭露的一個實施例的包括記憶體單元的陣列之電阻式記憶體裝置的示例性結構。 第1B圖示意性地示出根據本揭露的一實施例的電阻式記憶體裝置的記憶體單元。 第1C圖是示意性地示出根據本揭露的一實施例的諸如電阻式隨機存取記憶體(resistive random-access memory，ReRAM)裝置之電阻式記憶體裝置的記憶體單元的陣列的示例性結構之電路圖。 第2圖是示出根據本揭露的一實施例的電阻式隨機存取記憶體(resistive random-access memory，ReRAM)裝置的記憶體元件的結構之垂直截面視圖。 第3圖是示意性地示出根據本揭露的一實施例的電阻式記憶體裝置的電阻式記憶體元件的形成過程之電路圖。 第4圖是示意性地示出根據本揭露的一實施例的電阻式記憶體裝置的電阻式記憶體元件的重設過程之電路圖。 第5圖是示意性地示出根據本揭露的一實施例的電阻式記憶體裝置的電阻式記憶體元件的設定過程之電路圖。 第6圖是展示電阻記憶體裝置的電流-電壓曲線的曲線圖，其示出處於低電阻狀態(Low Resistive State，LRS)的記憶體元件與處於高電阻狀態(High Resistive State，HRS)的記憶體元件之間的電流差異。 第7圖展示示意性地示出根據本揭露的一實施例的在形成過程及重設過程期間電阻式隨機存取記憶體(resistive random-access memory，ReRAM)裝置的代表性第一記憶體元件及代表性第二記憶體元件之連續垂直截面視圖。 第8圖是展示在大約-2伏與+3伏之間的電壓的「掃測週期」期間的完全重設電阻式記憶體元件的電壓及電流曲線之曲線圖，該電壓及電流曲線疊加在初始形成步驟期間的電阻式記憶體元件的電壓及電流曲線上。 第9A圖是示意性地示出用於對電阻式記憶體裝置的記憶體單元進行程式化的習知設定過程的示例性電壓脈衝序列900之時序圖。 第9B圖是示出流經電阻式記憶體裝置的記憶體單元的電流分佈之直方圖，其中第一組記憶體單元處於高電阻狀態(High Resistance State，HRS)，而第二組記憶體單元已使用如第9A圖所示的習知設定過程經程式化處於低電阻狀態(Low Resistance State，LRS)。 第10A圖是示意性地示出根據本揭露的一實施例的用於對電阻式記憶體裝置的記憶體單元進行程式化的設定過程的示例性電壓脈衝序列1000之時序圖。 第10B圖是示出在「重設」過程之後流經電阻式記憶體裝置的記憶體單元的電流分佈之直方圖，其中每個記憶體單元經程式化處於高電阻狀態(High Resistance State，HRS)。 第10C圖是示出根據如第10A圖所示的實施例設定過程的在將一或多個電壓脈衝的初始「設定」序列施加至記憶體之後流經電阻式記憶體裝置的記憶體單元的電流分佈之直方圖。 第10D圖是示出根據如第10A圖所示的實施例設定過程的在繼施加一或多個電壓脈衝的初始「設定」序列之後將「改良」電壓脈衝施加至記憶體單元之後流經記憶體單元的電流分佈之直方圖。 第10E圖是示出根據如第10A圖所示的實施例設定過程的在繼施加「改良」脈衝之後施加額外電壓脈衝之後流經電阻式記憶體裝置的記憶體單元的電流分佈之直方圖。 第10F圖是示出流經電阻式記憶體裝置的記憶體單元的電流分佈之直方圖，其中第一組記憶體單元處於高電阻狀態(High Resistance State，HRS)，而第二組記憶體單元已使用如第10A圖所示的實施例設定過程經程式化處於低電阻狀態(Low Resistance State，LRS)。 第11A圖及第11B圖是展示在資料保存烘烤測試之前及之後使用習知設定過程(第11A圖)以及使用實施例設定過程(第11B圖)而流經經程式化處於低電阻狀態(Low Resistance State，LRS)的記憶體單元的經量測電流之曲線圖。 第12圖是根據揭露的一第一實施例的用於對記憶體裝置進行程式化之方法的流程圖。 第13圖是根據揭露的一第二實施例的用於對記憶體裝置進行程式化之方法的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
1200:第一通用方法
1201、1203:步驟

Claims (20)

  1. 一種對一電阻式記憶體裝置的一記憶體單元進行程式化的方法，包括： 將一或多個電壓脈衝的一初始設定序列施加至該記憶體單元；及 在施加該初始設定序列之後將一改良電壓脈衝施加至該記憶體單元，其中該改良電壓脈衝的一電壓振幅大於該初始設定序列的該一或多個電壓脈衝中之每一者的一電壓振幅，且在於一初始形成過程期間施加至該記憶體單元的一電壓脈衝的一電壓振幅的±5%內。
  2. 如請求項1所述之方法，其中該改良電壓脈衝的一脈衝持續時間在於該初始形成過程期間施加至該記憶體單元的該電壓脈衝的一脈衝持續時間的±5%內。
  3. 如請求項1所述之方法，其中在該初始形成過程期間施加至該記憶體單元的該初始設定序列、該改良電壓脈衝及該電壓脈衝的該一或多個電壓脈衝具有相同的極性。
  4. 如請求項1所述之方法，其中該電阻式記憶體裝置包括一電阻式隨機存取記憶體裝置。
  5. 如請求項4所述之方法，其中該電阻式隨機存取記憶體裝置的該記憶體單元包括設定在一第一電極與一第二電極之間的一切換層。
  6. 如請求項5所述之方法，其中該切換層包含以下各者中之至少一者：二氧化鈦、二氧化鉿、二氧化鉿鋁、五氧化二鉭、二氧化鎢、二氧化鋯、氧化鋁及二氧化矽，且該第一電極及該第二電極包含以下各者中之至少一者：鋁、鈦、鉭、金、鉑、鎢、鎳、銥、氮化鈦、氮化鉭及氮化鋁。
  7. 如請求項1所述之方法，其中該電阻式記憶體裝置包括一相變記憶體裝置。
  8. 如請求項1所述之方法，其中將該一或多個電壓脈衝的該初始設定序列及該改良電壓脈衝施加至該記憶體單元，以藉由將該記憶體單元自一高電阻狀態切換為一低電阻狀態來設定該記憶體單元的一邏輯狀態。
  9. 如請求項1所述之方法，其中將該一或多個電壓脈衝的該初始設定序列及該改良電壓脈衝施加至該電阻式記憶體裝置的一組選定記憶體單元，以設定該組選定記憶體單元的多個邏輯狀態。
  10. 如請求項1所述之方法，其中該初始設定序列的該一或多個電壓脈衝中之每一者的一電壓振幅小於在該初始形成過程期間施加至該記憶體單元之該電壓脈衝的該電壓振幅的95%。
  11. 如請求項1所述之方法，其中該初始設定序列包括多個電壓脈衝，其中該初始設定序列的每個電壓脈衝的一電壓振幅等於或大於該初始設定序列的任何先前電壓脈衝的該電壓振幅。
  12. 如請求項1所述之方法，其中在該初始形成過程期間施加至該記憶體單元的該電壓脈衝引起一記憶體單元材料的一軟崩潰，以將該記憶體單元轉換為一低電阻狀態。
  13. 如請求項1所述之方法，進一步包括： 在施加該初始設定序列及該改良電壓脈衝之前，將至少一個重設電壓脈衝施加至該記憶體單元以將該記憶體單元轉換為一高阻電狀態，其中該至少一個重設電壓脈衝的一極性與該初始設定序列的該一或多個電壓脈衝、該改良電壓脈衝以及在該初始形成過程期間施加至該記憶體單元的該電壓脈衝的一極性相反。
  14. 如請求項1所述之方法，進一步包括： 在施加該改良電壓脈衝之後將一或多個額外電壓脈衝施加至該記憶體單元，該一或多個額外電壓脈衝的一電壓振幅小於該改良電壓脈衝的該電壓振幅，且小於在該初始形成過程期間施加至該記憶體單元的該電壓脈衝的該電壓振幅的95%。
  15. 一種對一電阻式記憶體裝置的一記憶體單元進行程式化的方法，包括： 將複數個電壓脈衝的一初始設定序列施加至該記憶體單元，其中該初始設定序列的每個電壓脈衝的一電壓振幅等於或大於該初始設定序列的任何先前電壓脈衝的一電壓振幅；及 在施加該初始設定序列之後將一改良電壓脈衝施加至該記憶體單元，其中該改良脈衝的一電壓振幅大於該初始設定序列的每個電壓脈衝的一電壓振幅。
  16. 如請求項15所述之方法，進一步包括： 在施加該改良電壓脈衝之後將一或多個額外電壓脈衝施加至該記憶體單元，該一或多個額外電壓脈衝的一電壓振幅小於該改良電壓脈衝的該電壓振幅。
  17. 一種電阻式記憶體裝置，包括： 一記憶體陣列，包括複數個記憶體單元，每個記憶體單元包括具有一可變電阻的一記憶體元件，該可變電阻提供至少兩種可程式邏輯狀態，包括一低電阻狀態及一高電阻狀態；及 一處理器，耦接至該記憶體陣列，且包括一處理單元及儲存多個程式化指令的一電腦可讀媒體，其中該處理器用以藉由使該電阻式記憶體裝置執行多個操作來對該記憶體陣列的一選定記憶體單元的一邏輯狀態進行程式化，該些操作包括： 將一或多個電壓脈衝的一初始設定序列施加至該選定記憶體單元；及 在施加該初始設定序列之後將一改良電壓脈衝施加至該選定記憶體單元，其中該改良電壓脈衝的一電壓振幅大於該初始設定序列的該一或多個電壓脈衝中之每一者的一電壓振幅，且在於一初始形成過程期間施加至該選定記憶體單元的一電壓脈衝的一電壓振幅的±5%內。
  18. 如請求項17所述之電阻式記憶體裝置，其中該處理器用以藉由使該電阻式記憶體裝置執行該些操作來對該記憶體陣列的該選定記憶體單元的一邏輯狀態進行程式化，該些操作使得該改良電壓脈衝的一脈衝持續時間在於一初始形成過程期間施加至該選定記憶體單元的一電壓脈衝的一脈衝持續時間的±5%內，且該初始設定序列的該一或多個電壓脈衝中之每一者的一電壓振幅小於在該初始形成過程期間施加至該選定記憶體單元之該電壓脈衝的該電壓振幅的95%。
  19. 如請求項17所述之電阻式記憶體裝置，其中該處理器用以藉由使該電阻式記憶體裝置執行該些操作來對該記憶體陣列的該選定記憶體單元的一邏輯狀態進行程式化，該些操作使得該初始設定序列包括多個電壓脈衝，其中該初始設定序列的每個電壓脈衝的一電壓振幅等於或大於該初始設定序列的任何先前電壓脈衝的該電壓振幅。
  20. 如請求項17所述之電阻式記憶體裝置，其中該處理器用以藉由使該電阻式記憶體裝置執行進一步包括以下步驟的該些操作來對該記憶體陣列的該選定記憶體單元的一邏輯狀態進行程式化： 在施加該改良電壓脈衝之後將一或多個額外電壓脈衝施加至該選定記憶體單元，該一或多個額外電壓脈衝的一電壓振幅小於該改良電壓脈衝的該電壓振幅，且小於在一初始形成過程期間施加至該記憶體單元的該電壓脈衝的該電壓振幅的95%。
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