CN103270592A - 非易失性存储元件以及非易失性存储装置 - Google Patents

非易失性存储元件以及非易失性存储装置 Download PDF

Info

Publication number
CN103270592A
CN103270592A CN2012800042592A CN201280004259A CN103270592A CN 103270592 A CN103270592 A CN 103270592A CN 2012800042592 A CN2012800042592 A CN 2012800042592A CN 201280004259 A CN201280004259 A CN 201280004259A CN 103270592 A CN103270592 A CN 103270592A
Authority
CN
China
Prior art keywords
mentioned
resistance
electrode
memory device
volatile memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012800042592A
Other languages
English (en)
Other versions
CN103270592B (zh
Inventor
魏志强
高木刚
片山幸治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN103270592A publication Critical patent/CN103270592A/zh
Application granted granted Critical
Publication of CN103270592B publication Critical patent/CN103270592B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/883Oxides or nitrides
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/004Reading or sensing circuits or methods
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/0069Writing or programming circuits or methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011Manufacture or treatment of multistable switching devices
    • H10N70/021Formation of the switching material, e.g. layer deposition
    • H10N70/026Formation of the switching material, e.g. layer deposition by physical vapor deposition, e.g. sputtering
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20Multistable switching devices, e.g. memristors
    • H10N70/24Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/821Device geometry
    • H10N70/826Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/883Oxides or nitrides
    • H10N70/8833Binary metal oxides, e.g. TaOx
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/0069Writing or programming circuits or methods
    • G11C2013/0073Write using bi-directional cell biasing
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/0069Writing or programming circuits or methods
    • G11C2013/0083Write to perform initialising, forming process, electro forming or conditioning
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2213/00Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10Resistive cells; Technology aspects
    • G11C2213/15Current-voltage curve
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

Abstract

本发明涉及非易失性存储元件以及非易失性存储装置。非易失性存储元件具备第一电极(103)、第二电极(106)以及电阻变化层(104),电阻变化层(104)包括:第一氧化物层(104a),由具有p型载流子的非化学计量组成的金属氧化物构成;第二氧化物层(104b),与第一氧化物层(104a)以及第二电极(106)之间相接地配置,由具有n型载流子的非化学计量组成的金属氧化物构成;氧储存区域(110),配置在第一氧化物层(104a)内,不与第一电极(103)相接,与第一氧化物层(104a)相比含氧率更高;以及局部区域(105),在第二氧化物层(104b)内与氧储存区域(110)相接地配置,与第二氧化物层(104b)相比含氧率更低。

Description

非易失性存储元件以及非易失性存储装置
技术领域
本发明涉及一种非易失性存储元件,特别涉及根据所施加的电信号而电阻值可逆地变化的电阻变化型的非易失性存储元件以及具备非易失性存储元件的非易失性存储装置。
背景技术
近年,随着电气设备的数字技术的进展,为了保存音乐、图像、信息等数据,而对于大容量、且非易失性的存储器件的要求逐渐提高。作为应对这种要求的一个对策,将电阻值根据所赋予的电信号变化、并持续保持其状态的非易失性存储元件用于存储单元的非易失性存储器件(以下称为ReRAM)被注目。其原因在于特征,即非易失性存储元件的构成比较简单、容易进行高密度化、并容易取得与以往的半导体工艺之间的匹配性等特征。
这种非易失性存储元件,根据电阻变化层所使用的材料(电阻变化材料)而大体分类为两个种类。其中之一为,专利文献1等所公开的将钙钛矿材料(Pr1-xCaxMnO3(PCMO),La1-xSrxMnO3(LSMO),GdBaCoxOy(GBCO)等)用作为电阻变化材料的电阻变化型的非易失性存储元件。
此外,另一个为,将二元系的过渡金属氧化物用作为电阻变化材料的电阻变化型的非易失性存储元件。二元系的过渡金属氧化物与上述钙钛矿材料相比较,其组成以及构造非常简单,因此容易进行制造时的组成控制以及成膜。并且,还具有与半导体制造工艺之间的匹配性也比较良好这种优点,近年来进行了较多的研究。
电阻变化的物理上的机理尚不明确之处较多,但在近年的研究中,在二元系的过渡金属氧化物中形成有导电性的导电丝,基于氧化还原而该导电丝中的缺陷密度变化,被视为电阻变化的较重要因素(例如参照专利文献2以及非专利文献1)。
图15是表示专利文献2所公开的以往的非易失性存储元件1400的构成的截面图。
对于由过渡金属氧化物层构成的电阻变化层1405被第一电极1403和第二电极1406夹持的原形构造(图15(a)),在第一电极1403以及第二电极1406间施加电压(初始击穿电压),由此形成成为第一电极1403以及第二电极1406间的电流路径(在第一电极1403以及第二电极1406间流动的电流的电流密度局部地变高的部分)的导电丝1405c(图15(b))。
现有技术文献
专利文献
专利文献1:美国专利第6473332号说明书
专利文献2:日本特开2008-306157号公报
非专利文献
非专利文献1:R.Waser et al.,Advanced Materials,NO21,2009,pp.2632-2663
发明内容
发明要解决的课题
在上述那样的将过渡金属氧化物用作为电阻变化材料的以往的非易失性存储元件中,希望降低电阻变化特性的偏差。
本发明是为了解决上述课题而进行的,其目的在于提供电阻变化特性的偏差较小的非易失性存储元件以及非易失性存储装置。
用于解决课题的手段
为了解决以往的课题,本发明一个方案的非易失性存储元件的特征在于,具备:第一电极;第二电极;以及电阻变化层,该电阻变化层夹在上述第一电极和上述第二电极之间,基于向上述第一电极以及上述第二电极间赋予的电压极性而可逆地在高电阻状态和低电阻状态之间过渡,上述电阻变化层包括:第一氧化物层,由具有p型载流子的非化学计量组成的金属氧化物构成;第二氧化物层,与上述第一氧化物层以及上述第二电极之间相接地配置,由具有n型载流子的非化学计量组成的金属氧化物构成;氧储存区域,配置在上述第一氧化物层内,不与上述第一电极接触,与上述第一氧化物层相比含氧率更高;以及局部区域,在上述第二氧化物层内与上述氧储存区域相接地配置,与上述第二氧化物层相比含氧率更低。
发明的效果
根据本发明,提供在局部区域控制电阻变化,由此能够得到电阻变化特性的偏差较少的非易失性存储元件。
附图说明
图1是本发明实施方式1的非易失性存储元件的截面图。
图2A是本发明实施方式1的非易失性存储元件的局部区域内的负责电气传导的导电丝形状的示意图。
图2B是本发明实施方式1的非易失性存储元件的局部区域内的负责电气传导的导电丝形状的示意图。
图2C是本发明实施方式1的非易失性存储元件的局部区域内的负责电气传导的导电丝形状的示意图。
图3是表示本发明实施方式1的非易失性存储元件的第二氧化物层中的含氧率与电阻率之间的关系的图。
图4A是表示本发明实施方式1的非易失性存储元件的主要部分的制造方法的截面图。
图4B是表示本发明实施方式1的非易失性存储元件的主要部分的制造方法的截面图。
图4C是表示本发明实施方式1的非易失性存储元件的主要部分的制造方法的截面图。
图4D是表示本发明实施方式1的非易失性存储元件的主要部分的制造方法的截面图。
图5是表示本发明实施方式1的非易失性存储元件的动作例的图。
图6是表示本发明实施方式2的非易失性存储装置的构成的框图。
图7是表示图6中A部分的构成(4位量的构成)的立体图。
图8是表示本发明实施方式2的非易失性存储装置所具备的非易失性存储元件的构成的截面图。
图9是表示本发明实施方式2的非易失性存储装置的动作例的时间图。
图10是表示本发明实施方式3的非易失性存储装置的构成的框图。
图11是表示图10中C部分的构成(2位量的构成)的截面图。
图12是表示本发明实施方式3的非易失性存储装置的动作例的时间图。
图13是表示使用了TaOy/TaOx的非易失性存储元件的电阻值与所施加的电压脉冲的电压之间的关系的图表。
图14A是使用了TaOy/TaOx的非易失性存储元件的剖面TEM照片。
图14B是将使用了TaOy/TaOx的非易失性存储元件的一部分(图14A的A部分)放大的剖面TEM照片。
图15是以往例的非易失性存储元件的截面图。
具体实施方式
以下,在对本发明的详细情况进行说明之前,对通过本发明者的实验而得到的电阻变化特性偏差的结果和其原因进行说明。此外,以下,参照图13、图14A以及图14B进行说明,其用于帮助理解后述的实施方式。由此,本发明不限定于这些附图以及其说明。
图13是表示在将TaOy/TaOx用作为电阻变化材料的非易失性存储元件的电极间反复多次(例如10万次)施加了极性不同的VH以及VL的电压脉冲之后的、电阻变化元件的电阻值与所施加的电压脉冲的电压之间的关系的图表。在此,VH为高电阻化电压,VL为低电阻化电压,分别是绝对值比高电阻化阈值电压以及低电阻化阈值电压大的电压脉冲。
如图13所示那样,低电阻状态下的电阻值R1以及R4、高电阻状态下的电阻值R2以及R3,分别产生偏差。关于该偏差的原因,使用图14A以及图14B所示的基于透射式电子显微镜(TEM:Transmission ElectronMicroscope)而发现了非易失性存储元件的电阻变化现象的局部区域105的剖面观察结果来进行考察。此外,图14A是进行了图13的测定的非易失性存储元件的剖面TEM照片,图14B是将图14A的一部分(图14A的A部分)放大了的剖面TEM照片。在TEM照片中,像较白的区域为氧较多的区域,像较黑的区域为氧较少的区域。即,表示在电阻变化层104中,像较白的区域的电阻值比较高,像较黑的区域的电阻值比较低。
在图14A以及图14B中,能够确认对电阻变化时的电阻值进行支配的局部区域105以及氧储存区域110,并且能够确认局部区域105的上部以及氧储存区域110由高氧浓度的区域构成,局部区域105的上部与氧储存区域110之间的区域由低氧浓度的区域构成。钽氧化物的氧的含有率越高则其电阻越高,因此在局部区域105的上部以及氧储存区域110形成有2个高电阻部分,通过2个不同部分来支配电阻变化时的电阻值,电阻变化特性的偏差变大。该偏差可以说是由于氧储存区域110的高氧浓度的区域作为寄生电阻起作用而导致的。
本发明的目的在于,解决上述课题,使电阻变化特性的偏差减少。
本发明的一个方案的非易失性存储元件的特征在于,具备:第一电极;第二电极;以及电阻变化层,该电阻变化层夹着上述第一电极与上述第二电极之间,根据向上述第一电极以及上述第二电极间赋予的电压极性,而可逆地在高电阻状态和低电阻状态之间过渡,上述电阻变化层包括:第一氧化物层,由具有p型载流子的非化学计量组成的金属氧化物构成;第二氧化物层,在上述第一氧化物层以及上述第二电极之间相接地配置,由具有n型载流子的非化学计量组成的金属氧化物构成;氧储存区域,配置在上述第一氧化物层内,不与上述第一电极相接,与上述第一氧化物层相比含氧率更高;以及局部区域,在上述第二氧化物层内与上述氧储存区域相接地配置,与上述第二氧化物层相比含氧率更低。
通过成为这种构成,局部区域下方的氧储存区域由具有p型载流子的非化学计量组成的金属氧化物构成,因此使含氧率越高,则电阻变得越低。因此,氧储存区域的寄生电阻消失,由局部区域支配电阻变化特性,因此能够使电阻变化特性的偏差变小。
以下,参照附图对本发明的实施方式进行说明。
此外,在附图中,对于实际上表示相同的构成、动作以及效果的要素,赋予相同的附图标记,并省略说明。此外,以下所记述的数值、材料、成膜方法等,全部是用于对本发明的实施方式进行具体说明而例示的,本发明不被这些所限制。并且,以下所记述的构成要素间的连接关系,是用于对本发明的实施方式进行具体说明而例示的,实现本发明的功能的连接关系不限定于此。此外,本发明通过请求的范围来确定。因此,关于以下的实施方式的构成要素中、表示本发明的最上位概念的独立技术方案未记载的构成要素,对于实现本发明的课题不是必要的,但能够作为构成更优选的方案的构成要素进行说明。
(实施方式1)
[非易失性存储元件的构成]
图1是表示本发明实施方式1的非易失性存储元件的一个构成例的截面图。
本实施方式的非易失性存储元件(在此为电阻变化元件)100具备:基板101;在该基板101上形成的层间绝缘膜102;在该层间绝缘膜102上形成的第一电极103;第二电极106;以及被第一电极103以及第二电极106夹着的电阻变化层104。
电阻变化层104是夹在第一电极103与第二电极106之间,根据向第一电极103与第二电极106之间赋予的电信号而电阻值可逆地变化的层。例如,电阻变化层104是根据向第一电极103与第二电极106之间赋予的电压的极性而在高电阻状态和低电阻状态之间可逆地过渡的层。
在此,电阻变化层104具有层叠构造,该层叠构造是将由具有p型载流子的非化学计量组成(non-stoichiometric composition)的第一金属氧化物构成,与第一电极103连接的第一氧化物层104a;以及由具有n型载流子的非化学计量组成的第二金属氧化物构成,与第二电极106连接的第二氧化物层104b的至少两层层叠而构成的。在此,具有p型载流子的非化学计量组成的金属氧化物是金属不足氧化物或者氧过剩氧化物,具有n型载流子的非化学计量组成的金属氧化物是氧不足氧化物或者金属过剩氧化物。
电阻变化层104由金属氧化物构成。该金属氧化物的母体金属可以从钽(Ta)、铪(Hf)、钛(Ti)、锆(Zr)、铌(Nb)、钨(W)、镍(Ni)、铁(Fe)等过渡金属、和铝(Al)中选择至少一个。过渡金属能够取得多个氧化状态,因此能够通过氧化还原反应来实现不同的电阻状态。
金属不足氧化物是相对于化学计量组成而金属离子不足的氧化物,例如基于金属空穴而具有p型载流子。氧过剩氧化物是相对于化学计量组成而氧离子过剩的氧化物,例如基于晶格间氧离子而具有p型载流子。氧不足氧化物是相对于化学计量组成而氧离子不足的氧化物,例如基于氧空穴而具有n型载流子。金属过剩氧化物是相对于化学计量组成而金属离子过剩的氧化物,例如根据晶格间金属离子而具有n型载流子。
第一氧化物层104a的电阻值比第二氧化物层104b低。通过成为这种构成,在电阻变化时向第一电极103与第二电极106之间施加的电压,能够向第二金属氧化物分配更多的电压,能够使在第二金属氧化物中产生的氧化还原反应更容易产生。
在第一氧化物层104a为金属不足氧化物、第二氧化物层104b为金属过剩氧化物的情况下,第一氧化物层104a的金属不足度比第二氧化物层104b的金属过剩度大。在此,“金属不足度”是指,在金属氧化物中,相对于构成其化学计量组成(在存在多个化学计量组成的情况下,为其中电阻值最高的化学计量组成)的氧化物的金属的量,所不足的金属之比例。化学计量组成的金属氧化物与其他组成的金属氧化物相比,更稳定并且具有更高的电阻值。此外,“金属过剩度”是指,在各个金属中,相对于构成其化学计量组成的氧化物的金属的量,过剩的金属之比例。
在第一氧化物层104a为氧过剩氧化物、第二氧化物层104b为氧不足氧化物的情况下,第一氧化物层104a的氧过剩度比第二氧化物层104b的氧不足度大。在此,“氧过剩度”是指,在各个金属中,相对于构成其化学计量组成的氧化物的氧的量,过剩的氧之比例。此外,“氧不足度”是指,在各个金属中,相对于构成其化学计量组成的氧化物的氧的量,所不足的氧之比例。氧不足度较小的氧化物更接近化学计量组成的氧化物,因此电阻值较高,氧不足度较大的氧化物更接近构成氧化物的金属,因此电阻值较低。
例如,在金属为钽(Ta)的情况下,基于上述定义的化学计量组成的氧化物为Ta2O5,因此能够表现为TaO2.5。TaO2.5的氧不足度为0%,TaO1.5的氧不足度成为氧不足度=(2.5-1.5)/2.5=40%。
在第一氧化物层104a为金属不足氧化物、第二氧化物层104b为氧不足氧化物的情况下,第一氧化物层104a的金属不足度比第二氧化物层104b的氧不足度大。
在第一氧化物层104a为氧过剩氧化物、第二氧化物层104b为金属过剩氧化物的情况下,第一氧化物层104a的氧过剩度比第二氧化物层104b的金属过剩度大。
在本说明书中,有时代替氧不足度以及氧过剩度,而将氧在总原子数中所占的比率称为“含氧率”。例如,氧不足氧化物的含氧率比化学计量组成的氧化物的低,氧过剩氧化物的含氧率比化学计量组成的氧化物的高。氧不足氧化物或者金属过剩氧化物一般含氧率越高则电阻值越大。另一方面,金属不足氧化物或者氧过剩氧化物一般含氧率越高则电阻值越小。
“含氧率”是指氧原子在总原子数中所占的比率。例如,Ta2O5的含氧率为氧原子在总原子数中所占的比率(O/(Ta+O)),成为71.4atm%。因此,氧不足型的钽氧化物的含氧率大于0、小于71.4atm%。
此外,第二氧化物层104b与第一氧化物层104a所含有的金属氧化物也可以为不同种类的金属氧化物。换句话说,构成作为第一氧化物层104a的第一金属氧化物的第一金属、与构成作为第二氧化物层104b的第二金属氧化物的第二金属,也可以使用不同的金属。
在电阻变化层104中配置有:配置在第一氧化物层104a内,与第一电极103不相接的氧储存区域110;以及配置在第二氧化物层104b内,与第二电极106以及氧储存区域110相接的局部区域105。局部区域105的含氧率比第二氧化物层104b的含氧率低。局部区域105的至少一部分形成于第二氧化物层104b,对应于电脉冲的施加而含氧率可逆地变化。可以认为局部区域105包含由氧缺陷点或者金属过剩点构成的导电丝。
层叠构造的电阻变化层104中的电阻变化现象可以认为是,在微小的局部区域105中产生氧化还原反应,而局部区域105中的导电丝(导电路径)变化,由此其电阻值变化。
例如,在局部区域105包含由氧缺陷点构成的导电丝的情况下,在对第二电极106以第一电极103为基准施加了正电压时,电阻变化层104中的氧离子靠向第二金属氧化物侧。由此,在微小的局部区域105中产生氧化反应,含氧率减少。作为其结果,可以认为局部区域105中的导电丝变得难以连接,电阻值增大。相反,在对第二电极106以第一电极103为基准施加了负电压时,第二氧化物层104b中的氧离子被推向第一氧化物层104a侧。由此,在第二氧化物层104b中形成的微小的局部区域105中产生还原反应,含氧率增加。作为其结果,可以认为局部区域105中的导电丝变得容易连接,电阻值减少。
第一氧化物层104a配置在第一电极103与第二氧化物层104b之间,第二氧化物层104b在第一氧化物层104a与第二电极106之间相接地配置。第二氧化物层104b的厚度也可以比第一氧化物层104a的厚度薄。在该情况下,电场容易向第二氧化物层104b集中,能够使形成决定电阻变化时的电阻值的局部区域105的初始击穿电压成为低电压化。
能够通过对具备第一氧化物层104a与第二氧化物层104b的层叠构造的电阻变化层104施加初始击穿电压,来形成局部区域105以及氧储存区域110。如后述那样,此时,初始击穿电压也可以为低电压。通过初始击穿而形成:上端与第二电极106相接,贯通第二氧化物层104b,下端与第一电极103不相接的局部区域105;以及上端与局部区域105的下端相接,下端与第一电极103不相接的氧储存区域110。局部区域105以及氧储存区域110配置在第一氧化物层104a与第二氧化物层104b的界面附近。
此外,本说明书中,局部区域是指,电阻变化层104中的、在对第一电极103与第二电极106之间施加了电压时电流支配性地流动的区域。此外,局部区域105是指,包含在电阻变化层104内形成的多根导电丝(导电路径)的集合的区域。即,通过局部区域105来发现电阻变化层104的电阻变化。由此,在对低电阻状态的电阻变化层104施加了驱动电压时,在具备导电丝的局部区域105中支配性地流动电流。电阻变化层104在局部区域105中在高电阻状态和低电阻状态之间过渡。
从图2A至图2C是用于说明局部区域105中的导电丝的形成的图,表示使用逾渗模型进行了模拟的结果。在此,假设为,通过局部区域105中的氧缺陷点连接而形成导电丝(导电路径)。逾渗模型是基于如下理论的模型:假设局部区域105中的氧缺陷点(以下简称为缺陷点)等的随机分布,当缺陷点等的密度超过某个阈值时,形成缺陷点等的连接的概率增加。此外,在此,“缺陷”是指在金属氧化物中氧缺损的情况,“缺陷点的密度”也对应于氧不足度。即,当氧不足度变大时,缺陷点的密度也变大。
在此,将电阻变化层104的氧离子点,近似地假设为被分隔为格子状的区域(以下称为点),通过模拟来求出由概率地形成的缺陷点所形成的导电丝。在图2A至图2C中,标有“0”的点,表示在局部区域105内形成的缺陷点。被涂黑的点(记载了“0”以外的数字的点)的聚类(相互连接的缺陷点的集合体),表示在沿着图中的上下方向施加了电压的情况下在局部区域105内形成的导电丝,表示电流流动的路径。被灰色涂满的点(未记载数字的点)表示氧离子所占有的点,是高电阻的区域。如图2A至图2C所示那样,在局部区域105中随机地分布的缺陷点中,从上端到下端进行连接的缺陷点的聚类,由在局部区域105的下面和上面之间流动电流的导电丝的集合构成。基于逾渗模型,导电丝的根数和形状概率地形成。导电丝的根数和形状的分布成为电阻变化层104的电阻值的偏差。
局部区域105包括:配置在离第二电极106较远的部位,含氧率比第二氧化物层104b低的第一局部区域105a;以及配置在离第二电极106较近的部位,含氧率比第一局部区域105a高、比第二氧化物层104b低的第二局部区域105b。局部区域105即第一局部区域105a以及第二局部区域105b,在电阻变化层104上也可以仅形成有一个。
氧储存区域110形成为在第一氧化物层104a内与第一电极103不相接。氧储存区域110在电阻变化层104上仅形成有一个。
第一局部区域105a形成为,在第二局部区域105b与氧储存区域110(第一氧化物层104a)之间的第二氧化物层104b内,与氧储存区域110相接。第二局部区域105b为,以与第二电极106以及第一局部区域105a相接的方式,形成在第二电极106与第一局部区域105a之间的第二氧化物层104b内。
局部区域105的大小也可以较小。氧储存区域110为其下端与第一电极103不相接那样的大小。此外,第二局部区域105b的直径也依存于元件尺寸等而不同,但也可以较小。通过使局部区域105的大小较小、特别是使第二局部区域105b较小,由此电阻变化的偏差减少。但是,第二局部区域105b至少为能够确保为了流动电流而需要的导电丝(导电路径)的大小。
通过初始击穿,氧在局部区域中从第二氧化物层104b向第一氧化物层104a移动,形成局部区域105。局部区域105与其以外的电阻变化层104并列,非易失性存储元件100的电阻值由该局部区域105决定。
在驱动该非易失性存储元件100的情况下,通过外部的电源,将满足规定条件的电压向第一电极103与第二电极106之间施加。根据所施加的电压的电压值以及极性,非易失性存储元件100的电阻变化层104的电阻值可逆地增加或者减少。例如,在施加了振幅比规定的阈值电压(高电阻化阈值电压或者低电阻化阈值电压)大的规定极性的脉冲电压的情况下,电阻变化层104的电阻值增加或者减少。在以下有时将这种电压称为“写入用电压”。另一方面,在施加了振幅比这些阈值电压小的脉冲电压的情况下,电阻变化层104的电阻值不变化。在以下有时将这种电压称为“读出用电压”。
第一氧化物层104a由相对于化学计量组成而金属离子不足的金属不足氧化物、或者相对于化学计量组成而氧离子过剩的氧过剩氧化物、即具有基于金属空穴或晶格间氧离子的p型载流子的非化学计量组成的金属氧化物(以下称为p型的非化学计量组成的金属氧化物)构成。例如,第一氧化物层104a由以镍为金属的p型的非化学计量组成的金属氧化物构成。p型的非化学计量组成的金属氧化物的含氧率越高,则电阻率越低。对构成电阻变化层104的金属为镍(Ni)的情况进行考虑。此时,在将第一氧化物层104a所含有的镍氧化物表示为Ni1-xO的情况下,电阻率也可以为10mΩ·cm以下。S.Chen,et.al.,Nanoelectronics Conference(INEC),20103rd International,p.1094-1095的图1中示出p型的镍氧化物的电阻率与成膜时的氧分压之间的相关。据此,含氧率越高,则镍氧化物的电阻率越低。在氧分压为95%以上时,电阻率减少,并且电阻率的氧分压依存性变小。
第二氧化物层104b由相对于化学计量组成而氧离子不足的氧不足氧化物、或者相对于化学计量组成而金属离子过剩的金属过剩氧化物、即具有基于氧空穴或晶格金属离子的n型载流子的非化学计量组成的金属氧化物(以下称为n型的非化学计量组成的金属氧化物)构成。例如,第二氧化物层104b由以钽为金属的n型的非化学计量组成的金属氧化物构成。n型的非化学计量组成的金属氧化物的含氧率越高,则电阻率越高。对构成第二氧化物层104b的金属为钽(Ta)的情况进行考虑。此时,在将第二氧化物层104b所含有的钽氧化物表示为TaOy的情况下,也可以满足2.1≤y。
第二局部区域105b的含氧率比第一局部区域105a的含氧率高,第二氧化物层104b由n型的非化学计量组成的金属氧化物构成。因此,根据n型的非化学计量组成的金属氧化物的电阻率与含氧率之间的相关,第二局部区域105b的电阻率在局部区域105中为最高,支配非易失性存储元件100的电阻。
另一方面,氧储存区域110的含氧率比第一氧化物层104a的含氧率更高,但第一氧化物层104a由p型的非化学计量组成的金属氧化物构成。因此,根据p型的非化学计量组成的金属氧化物与含氧率之间的相关,氧储存区域110的电阻率比第一氧化物层104a低、或者几乎没有差别。作为其结果,通过将氧储存区域110由p型的非化学计量组成的金属氧化物构成,由此能够避免高含氧率的氧储存区域110作为寄生电阻起作用,能够减少电阻变化特性的偏差。
图3是表示TaOy的含氧率与电阻率之间的关系的图。此外,在此所示的电阻率是根据片电阻值来计算出的,通过4端子法对在基板(在此为形成了氮化膜的硅晶片)上仅直接形成了作为第二氧化物层104b的TaOy的试料进行测定,而得到该片电阻值。
如图3所示那样,TaOy的含氧率越高,则电阻率越高。例如,在第二氧化物层104b的含氧率为67.7%以上的情况下,TaOy的电阻率为515mΩ·cm以上,因此由第一氧化物层104a和第二氧化物层104b构成的层叠构造的电阻值,由第二氧化物层104b支配。
第一氧化物层104a由p型的非化学计量组成的金属氧化物构成,因此不会如化学计量组成的金属氧化物那样,由于氧离子的移动而第一氧化物层104a内的氧储存区域110的电阻率上升。因此,在初始击穿时,第二氧化物层104b的氧不会被推到局部区域105的下端部分,而形成与图14A以及图14B不同的构造、即图1的构造的局部区域105。
此外,非化学计量组成的金属氧化物是p型以及n型的哪一个,根据通过XPS(X-ray photoelectron spectroscopy)对价带的能级以及费尔米能级进行测定来判断。此外,上述氧不足氧化物、金属过剩氧化物、氧过剩氧化物以及金属不足氧化物,以齐藤安俊等的“金属氧化物的非化学计量性与电气传导”内田老鹤圃,p.92-94的定义为准。然后,是氧不足、金属过剩、氧过剩以及金属不足的哪一个,通过组成分析来判断。
作为第一电极103以及第二电极106的材料,例如从Pt(白金)、Ir(铱)、Pd(钯)、Ag(银)、Ni(镍)、W(钨)、Cu(铜)、Al(铝)、Ta(钽)、Ti(钛)、TiN(氮化钛)、TaN(氮化钽)以及TiAlN(氮化钛铝)等中选择。此外,第一电极103以及第二电极106也可以由相同材料构成。在该情况下,通过将第一电极103的工艺条件也应用于第二电极106,由此能够简化工艺。支配电阻变化的局部区域105不与第一电极103相接,因此即使将第一电极103与第二电极106由相同材料构成,第一电极103也不会对电阻变化产生影响。
具体地,与氧不足度更小(含氧率更高)的第二金属氧化物连接的第二电极106,由与构成第二金属氧化物的金属以及构成第一电极103的材料相比,标准电极电位更高的材料构成,例如白金(Pt)、铱(Ir)、钯(Pd)等。此外,与氧不足度更高(含氧率更小)的第一金属氧化物连接的第一电极103,也可以由与构成第一金属氧化物的金属相比标准电极电位更低的材料构成,例如钨(W)、镍(Ni)、钽(Ta)、钛(Ti)、铝(Al)、氮化钽(TaN)、氮化钛(TiN)等。标准电极电位的值越高,则表现出越难以氧化的特性。
即,第二电极106的标准电极电位V2、构成第二金属氧化物的金属的标准电极电位Vr2、构成第一金属氧化物的金属的标准电极电位Vr1以及第一电极103的标准电极电位V1之间,也可以满足Vr2<V2且V1<V2的关系。并且,也可以满足V2>Vr2且Vr1≥V1的关系。
通过成为上述构成,在第二电极106与第二金属氧化物的界面附近的第二金属氧化物中,有选择地产生氧化还原反应,能够得到稳定的电阻变化现象。
此外,作为基板101,例如能够使用硅单结晶基板或者半导体基板,但不限定于这些。电阻变化层104能够在比较低的基板温度下形成,因此例如还能够在树脂材料等上形成电阻变化层104。
此外,非易失性存储元件100也可以进一步具备与电阻变化层104电连接的负载元件、例如固定电阻、晶体管或者二极管。
[非易失性存储元件的制造方法和动作]
接下来,参照图4A~图4D对本实施方式的非易失性存储元件100的制造方法的一个例子进行说明。
首先,如图4A所示那样,例如在单结晶硅的基板101上,通过热氧化法形成厚度200nm的层间绝缘膜102。然后,作为第一电极103,通过溅射法在层间绝缘膜102上形成例如厚度100nm的Pt薄膜。此外,在第一电极103与层间绝缘膜102之间,还能够通过溅射法形成Ti、TiN等的紧贴层。然后,在第一电极103上,例如通过使用了Ni靶的反应性溅射法来形成第一氧化物层104a。
接下来,例如通过使用了Ta靶的反应性溅射法,在第一氧化物层104a的表面上形成第二氧化物层104b。此外,构成第二氧化物层104b的材料的电阻值比构成第一氧化物层104a的材料高。通过这些第一氧化物层104a和第二氧化物层104b所层叠的层叠构造来构成电阻变化层104。
在此,关于第二氧化物层104b的厚度,当过大时,存在初始电阻值变得过高等不良情况,此外,当过小时,存在不能够得到稳定的电阻变化这种不良情况,因此可以为1nm以上8nm以下程度。
接下来,在第二氧化物层104b上,作为第二电极106,通过溅射法形成例如厚度150nm的Pt薄膜。
接下来,如图4B所示那样,通过光刻工序,形成基于光致抗蚀剂的图案107。然后,如图4C所示那样,通过将图案107用作为掩膜的干式蚀刻来形成元件区域109。
然后,如图4D所示那样,通过向第一电极103与第二电极106之间(电极间)施加初始击穿电压,由此在电阻变化层104内形成局部区域105以及氧储存区域110。以下,使用图5对形成这些局部区域105以及氧储存区域110的电压的范围的一个例子进行说明。
如图5所示那样,在非易失性存储元件100的电阻值为初始电阻值(比高电阻状态下的电阻值HR高的值、例如为107~108Ω)的情况下,通过向电极间施加初始击穿电压,由此电阻状态变化。然后,当向非易失性存储元件100的第一电极103与第二电极106之间,作为写入用电压例如交替地施加脉冲宽度为100ns的极性不同的两种电压脉冲时,电阻变化层104的电阻值如图5所示那样变化。即,在作为写入用电压向电极间施加了负电压脉冲(脉冲宽度100ns)的情况下,电阻变化层104的电阻值从高电阻值HR向低电阻值LR减少。另一方面,在作为写入用电压向电极间施加了正电压脉冲(脉冲宽度100ns)的情况下,电阻变化层104的电阻值从低电阻值LR向高电阻值HR增加。此外,在本说明书中,电压脉冲的极性为,在以第一电极103的电位为基准而第二电极106的电位较高的情况下为“正”,在以第一电极103的电位为基准而第二电极106的电位较低的情况下为“负”。
根据以上的构成,即使由于初始击穿电压的施加而氧从第二氧化物层104b向第一氧化物层104a移动,非易失性存储元件100的电阻值被第二氧化物层104b内的第二局部区域105b支配,因此寄生电阻也消失,能够得到具有稳定的可逆电阻变化特性的非易失性存储元件。
(实施方式2)
上述实施方式1的非易失性存储元件,能够应用于各种方式的非易失性存储装置。通过将上述非易失性存储元件向非易失性存储装置进行应用,能够得到电阻变化特性的偏差较少的非易失性存储装置。因此,例如在将非易失性存储装置大容量化了的情况下,能够得到稳定的动作。实施方式2的非易失性存储装置,是具备实施方式1的非易失性存储元件的非易失性存储装置,是在字线与位线的交点(立体交叉点)上具有实施方式1的非易失性存储元件的所谓交叉点型的非易失性存储装置。
[非易失性存储装置的构成]
图6是表示本发明实施方式2的非易失性存储装置300的构成的框图。此外,图7是表示图6中的A部分的构成(4位量的构成)的立体图。
如图6所示那样,本实施方式的非易失性存储装置200具备半导体基板以及设置在半导体基板上的存储器主体部201,该存储器主体部201具备:存储器阵列202;行选择电路·驱动器203;列选择电路·驱动器204;用于进行信息的写入的写入电路205;对在选择位线中流动的电流量进行检测,进行数据“1”或者“0”的判别的读出放大器206;以及经由端子DQ进行输入输出数据的输入输出处理的数据输入输出电路207。
此外,非易失性存储装置200还具备:接受从外部输入的地址信号的地址输入电路208;以及根据从外部输入的控制信号,对存储器主体部201的动作进行控制的控制电路209。
如图6以及图7所示那样,存储器阵列202具备:在半导体基板上相互平行地形成的多个字线WL0、WL1、WL2、…;以及在这些字线WL0、WL1、WL2、…的上方,在与该半导体基板的主面平行的面内,相互平行且与多个字线WL0、WL1、WL2、…立体交叉地形成的多个位线BL0、BL1、BL2、…。
此外,与这些字线WL0、WL1、WL2、…以及位线BL0、BL1、BL2、…的立体交叉部(立体交叉点)对应地设置有被设置为矩阵状的多个存储单元M111、M112、M113、M121、M122、M123、M131、M132、M133、…(以下,表示为“存储单元M111、M112、…”)。
在此,存储单元M111、M112、…与实施方式1的非易失性存储元件(在实施方式1中为电阻变化元件)相当。但是,在本实施方式中,这些存储单元M111、M112、…,如后述那样,进一步具备具有非线形的电压电流特性的电流控制元件。
此外,图6中的存储单元M111、M112、…在图7中由附图标记220表示。
地址输入电路208为,从外部电路(未图示)接受地址信号,根据该地址信号将行地址信号向行选择电路·驱动器203输出,并且将列地址信号向列选择电路·驱动器204输出。在此,地址信号是表示多个存储单元M111、M112、…中被选择的特定存储单元的地址的信号。此外,行地址信号是表示地址信号所示的地址中的行地址的信号,列地址信号是同上的表示列地址的信号。
控制电路209为,在信息的写入周期中,根据向数据输入输出电路207输入的输入数据Din,将指示施加写入用电压的写入信号向写入电路205输出。另一方面,在信息的读出周期中,控制电路209将指示读出动作的读出信号向列选择电路·驱动器204输出。
行选择电路·驱动器203接受从地址输入电路208输出的行地址信号,根据该行地址信号选择多个字线WL0、WL1、WL2、…中的某个,并对该所选择的字线施加规定的电压。行选择电路·驱动器203从存储器阵列202具备的存储单元M111、M112、…中选择至少一个存储单元。
此外,列选择电路·驱动器204接受从地址输入电路208输出的列地址信号,根据该列地址信号选择多个位线BL0、BL1、BL2、…中的某个,并对该所选择的位线施加写入用电压或者读出用电压。列选择电路·驱动器204通过对由行选择电路·驱动器203选择的存储单元施加电压来写入数据。列选择电路·驱动器204通过检测由行选择电路·驱动器203选择的存储单元的电阻值来读出数据。
写入电路205为,在接受了从控制电路209输出的写入信号的情况下,对行选择电路·驱动器203输出指示对所选择的字线施加电压的信号,并且对列选择电路·驱动器204输出指示对所选择的位线施加写入用电压的信号。
此外,读出放大器206为,在信息的读出周期中,对在成为读出对象的选择位线中流动的电流量进行检测,进行数据“1”或者“0”的判别。作为其结果而得到的输出数据DO,经由数据输入输出电路207向外部电路输出。
此外,通过将图6以及图7所示的本实施方式的非易失性存储装置中的存储器阵列层叠为三维,由此能够实现多层化构造的非易失性存储装置。通过设置如此构成的多层化存储器阵列,能够实现超大容量非易失性存储器。
[非易失性存储元件的构成]
图8是表示本发明实施方式2的非易失性存储装置200所具备的非易失性存储元件(图6中的存储单元)220的构成的截面图。此外,图8中示出图7的B部分的构成。
如图8所示那样,本实施方式的非易失性存储装置200所具备的非易失性存储元件220为,夹在作为铜布线的下部布线212(与图7中的字线WL1相当)和上部布线211(与图7的位线BL1相当)之间,下部电极216、电流控制层215、内部电极214、电阻变化层224以及上部电极226按该顺序层叠,通过下部电极216、电流控制层215以及内部电极214构成电流控制元件,通过内部电极214、电阻变化层224以及上部电极226构成电阻变化元件。
电阻变化层224包括:由p型的非化学计量组成的金属氧化物构成的第一氧化物层224a;以及由该第一氧化物层224a上形成的n型的非化学计量组成的金属氧化物构成的第二氧化物层224b。
在电阻变化层224上配置有局部区域225,该局部区域225与上部电极226相接,贯通第二氧化物层224b,不与内部电极214相接。局部区域225包括:第一局部区域225a,配置在离上部电极226较远的部位,比第二氧化物层224b的含氧率低;以及第二局部区域225b,配置在离上部电极226较近的部位,比第二氧化物层224b的含氧率低。
第一局部区域225a形成为与内部电极214不相接。第二局部区域225b以与上部电极226以及第一局部区域225a相接的方式,形成在上部电极226与第一局部区域225a之间的第二氧化物层224b上。
氧储存区域230形成为在第一氧化物层224a内与内部电极214相接。
此外,第二局部区域225b也可以是膜厚比第二氧化物层224b的膜厚薄的区域。通过成为这种构成,能够使第二局部区域225b中的缺陷点密度合理化,能够抑制电阻变化特性的偏差。
在此,内部电极214、电阻变化层224、局部区域225、氧储存区域230以及上部电极226,分别与图1的实施方式1的非易失性存储元件100中的第一电极103、电阻变化层104、局部区域105、氧储存区域110以及第二电极106相当。
电流控制元件是经由内部电极214与电阻变化层224串联连接的负载元件。该电流控制元件是以二极管为代表的元件,相对于电压示出非线形的电流特性。此外,该电流控制元件也可以构成为,在电阻变化元件是根据电信号的极性而进行电阻变化的双极型的情况下,相对于电压具有双向性的电流特性,通过将规定的阈值电压Vf以上的振幅的电压(以一个电极为基准例如为+1V以上或者-1V以下)向电流控制元件施加,由此电流控制元件的电阻值减低并导通。
[非易失性存储装置的动作]
接下来,参照图9所示的时间图,对写入信息的情况下的写入周期以及读出信息的情况下的读出周期中的本实施方式的非易失性存储装置的动作例进行说明。
图9是表示本发明实施方式2的非易失性存储装置200的动作例的时间图。此外,在此,表示将电阻变化层224为高电阻状态的情况分配为信息“1”、将低电阻状态的情况分配为信息“0”时的动作例。此外,为了便于说明,仅表示对存储单元M111以及M122进行信息的写入以及读出的情况。
图9中的VP,表示由电阻变化元件和电流控制元件构成的存储单元的电阻变化所需要的脉冲电压的振幅。在此,可以使VP/2<阈值电压Vf的关系成立。其原因为,当使对非选择的存储单元施加的电压成为VP/2时,非选择的存储单元的电流控制元件不会成为导通状态,能够抑制回流入非选择的存储单元的漏电流。作为其结果,能够抑制向不需要写入信息的存储单元供给的多余电流,能够进一步实现低消耗电流化。此外,还具有向非选择的存储单元的非意图的写入(一般称为干扰)被抑制等优点。对于选择存储单元施加VP,满足阈值电压Vf<VP的关系。
此外,在图9中,将1次写入周期所需要的时间、即写入周期时间用tW表示,将1次读出周期所需要的时间、即读出周期时间用tR表示。
在对于存储单元M111的写入周期中,对字线WL0施加脉冲宽度tP的脉冲电压VP,根据其定时,对位线BL0施加相同的0V的电压。由此,对存储单元M111施加写入信息“1”的情况下的写入用电压,作为其结果,存储单元M111的电阻变化层224为高电阻化。即,向存储单元M111写入了信息“1”。
接下来,在对于存储单元M122的写入周期中,对字线WL1施加脉冲宽度tP的0V的电压,根据其定时,对位线BL1施加相同的脉冲电压VP。由此,对M122施加写入信息“0”的情况下的写入用电压,作为其结果,存储单元M122的电阻变化层224为低电阻化。即,向存储单元M122写入了信息“0”。
在对于存储单元M111的读出周期中,对字线WL0施加振幅比写入时的脉冲小的脉冲电压、且是值比0V大比VP/2小的电压。此外,根据该定时,对位线BL0施加振幅比写入时的脉冲小的脉冲电压、且是值比VP/2大比VP小的电压。当将此时的读出电压设为Vread时,对存储单元M111施加阈值电压Vf<Vread<VP那样的读出电压Vread,并输入与高电阻化了的存储单元M111的电阻变化层224的电阻值相对应的电流,通过对该输出电流值进行检测,由此读出信息“1”。
接下来,在对于存储单元M122的读出周期中,对字线WL1以及位线BL1施加与之前的对于存储单元M111的读出周期同样的电压。由此,输入与低电阻化了的存储单元M122的电阻变化层224的电阻值相对应的电流,通过对该输出电流值进行检测,由此读出信息“0”。
本实施方式的非易失性存储装置200,具有能够进行良好的电阻变化动作的非易失性存储元件220,因此能够实现稳定的动作。
(实施方式3)
实施方式3的非易失性存储装置,为具备实施方式1的非易失性存储元件的非易失性存储装置,是成为1晶体管/1非易失性存储部的所谓1T1R型的非易失性存储装置。
[非易失性存储装置的构成]
图10是表示本发明实施方式3的非易失性存储装置300的构成的框图。此外,图11是表示图10中的C部分的构成(2位量的构成)的截面图。
如图10所示那样,本实施方式的非易失性存储装置300具备半导体基板以及半导体基板上设置的存储器主体部301,该存储器主体部301具备:存储器阵列302;行选择电路·驱动器303;列选择电路304;用于进行信息的写入的写入电路305;对向选择位线流动的电流量进行检测,进行数据“1”或者“0”的判断的读出放大器306;以及经由端子DQ进行输入输出数据的输入输出处理的数据输入输出电路307。
此外,非易失性存储装置300还具备:单元板极电源(VCP电源)308;接受从外部输入的地址信号的地址输入电路309;以及根据从外部输入的控制信号来对存储器主体部301的动作进行控制的控制电路310。
存储器阵列302具备:形成在半导体基板的上的、以相互交叉的方式排列的多个字线WL0、WL1、WL2、…以及位线BL0、BL1、BL2、…;分别与这些字线WL0、WL1、WL2、…以及位线BL0、BL1、BL2、…的立体交叉部(立体交叉点)对应地设置、与这些字线WL0、WL1、WL2、…以及位线BL0、BL1、BL2、…分别连接的多个晶体管T11、T12、T13、T21、T22、T23、T31、T32、T33、…(以下表示为“晶体管T11、T12、…”);以及与晶体管T11、T12、…一对一地对应设置的多个存储单元M211、M212、M213、M221、M222、M223、M231、M232、M233(以下表示为“存储单元M211、M212、…”)。
此外,存储器阵列302具有与字线WL0、WL1、WL2、…平行地排列的多个板极线PL0、PL1、PL2、…。
如图11所示那样,位线BL0配置在字线WL0、WL1的上方,在该字线WL0、WL1与位线BL0之间配置有板极线PL0、PL1。
在此,存储单元M211、M212、…与实施方式1的非易失性存储元件相当。更具体地说,图11中的非易失性存储元件320与图10中的存储单元M211、M212、…相当,该非易失性存储元件320由上部电极326、电阻变化层324、局部区域325以及下部电极323构成。
电阻变化层324包括:由p型的非化学计量组成的金属氧化物构成的第一氧化物层324a;以及由形成在该第一氧化物层324a上的n型的非化学计量组成的金属氧化物构成的第二氧化物层324b。
在电阻变化层324中配置有局部区域325,该局部区域325与上部电极326相接,贯通第二氧化物层324b,与下部电极323不相接。局部区域325包括:配置在离上部电极326较远的部位、比第二氧化物层324b的含氧率低的第一局部区域325a;以及配置在离上部电极326较近的部位并比第二氧化物层324b的含氧率低的第二局部区域325b。
第一局部区域325a形成为与下部电极323不相接。第二局部区域325b以与上部电极326以及第一局部区域325a相接的方式,形成在上部电极326与第一局部区域325a之间的第二氧化物层324b上。
氧储存区域330形成为在第一氧化物层324a内与下部电极323不相接。
此外,第二局部区域325b也可以是膜厚比第二氧化物层324b的膜厚薄的区域。通过成为这种构成,能够使第二局部区域325b中的缺陷点密度合理化,能够抑制电阻变化特性的偏差。
然后,这些上部电极326、电阻变化层324、局部区域325、氧储存区域330以及下部电极323,分别与图1所示的实施方式1的非易失性存储元件100中的第一电极103、电阻变化层104、局部区域105、氧储存区域110以及第二电极106相当。
此外,图11中的附图标记317表示插塞层,318表示金属布线层,319表示源极/漏极区域。
如图10所示那样,晶体管T11、T12、T13、…的漏极与位线BL0连接,晶体管T21、T22、T23、…的漏极与位线BL1连接,晶体管T31、T32、T33、…的漏极与位线BL2连接。
此外,晶体管T11、T21、T31、…的栅极与字线WL0连接,晶体管T12、T22、T32、…的栅极与字线WL1连接,晶体管T13、T23、T33、…的栅极与字线WL2连接。
并且,晶体管T11、T12、…的源极分别与存储单元M211、M212、…连接。
此外,存储单元M211、M221、M231、…与板极线PL0连接,存储单元M212、M222、M232、…与板极线PL1连接,存储单元M213、M223、M233、…与板极线PL2连接。
地址输入电路309从外部电路(未图示)接受地址信号,根据该地址信号将行地址信号向行选择电路·驱动器303输出,并且将列地址信号向列选择电路304输出。在此,地址信号是表示多个存储单元M211、M212、…中被选择的特定存储单元的地址的信号。此外,行地址信号是表示地址信号所示出的地址中的行地址的信号,列地址信号是表示地址信号所示出的地址中的列地址的信号。
控制电路310在信息的写入周期中,根据向数据输入输出电路307输入的输入数据Din,将指示施加写入用电压的写入信号向写入电路305输出。另一方面,在信息的读出周期中,控制电路310将指示施加读出用电压的读出信号向列选择电路304输出。
行选择电路·驱动器303接受从地址输入电路309输出的行地址信号,根据该行地址信号,选择多个字线WL0、WL1、WL2、…中的某个,对该所选择的字线施加规定的电压。行选择电路·驱动器303从存储器阵列302具备的存储单元M213、M223、M233、…中选择至少一个存储单元。
此外,列选择电路304接受从地址输入电路309输出的列地址信号,根据该列地址信号,选择多个位线BL0、BL1、BL2、…中的某个,对该所选择的位线施加写入用电压或者读出用电压。列选择电路304通过对由行选择电路·驱动器303选择的存储单元施加电压,由此写入数据。列选择电路304通过对由行选择电路·驱动器303选择的存储单元的电阻值进行检测,由此读出数据。
写入电路305为,在接受了从控制电路310输出的写入信号的情况下,对列选择电路304输出指示对所选择的位线施加写入用电压的信号。
此外,读出放大器306为,在信息的读出周期中,对在成为读出对象的选择位线中流动的电流量进行检测,并判断为数据“1”或者“0”。作为其结果而得到的输出数据DO,经由数据输入输出电路307向外部电路输出。
此外,在为1晶体管/1非易失性存储部的构成的本实施方式的情况下,与实施方式2的交叉点型的构成相比存储容量变小。然而,由于不需要二极管那样的电流控制元件,因此能够容易地与CMOS工艺组合,此外还存在容易进行动作控制这种优点。
[非易失性存储装置的动作例]
接下来,参照图12所示的时间图,对写入信息的情况下的写入周期以及读出信息的情况下的读出周期中的本实施方式的非易失性存储装置300的动作例进行说明。
图12是表示本发明实施方式3的非易失性存储装置300的动作例的时间图。此外,在此,表示将电阻变化层324为高电阻状态的情况分配为信息“1”、将低电阻状态的情况分配为信息“0”时的动作例。此外,为了便于说明,仅表示对存储单元M211以及M222进行信息的写入以及读出的情况。
在图12中,VP表示电阻变化元件的电阻变化所需要的脉冲电压,VT表示晶体管的阈值电压。此外,对板极线常时施加电压VP,在非选择的情况下,位线也被预充电为电压VP。
在对于存储单元M211的写入周期中,对字线WL0施加比脉冲宽度tP的脉冲电压2VP+晶体管的阈值电压VT大的电压,晶体管T11成为导通状态。然后,根据其定时,对位线BL0施加脉冲电压2VP。由此,对存储单元M211施加写入信息“1”的情况下的写入用电压,作为其结果,存储单元M211的电阻变化层324为高电阻化。即,向存储单元M211写入了信息“1”。
接下来,在对于存储单元M222的写入周期中,对字线WL1施加比脉冲宽度tP的脉冲电压2VP+晶体管的阈值电压VT大的电压,晶体管T22成为导通状态。根据其定时,对位线BL1施加0V的电压。由此,对存储单元M222施加写入信息“0”的情况下的写入用电压,作为其结果,存储单元M222的电阻变化层324为低电阻化。即,对存储单元M222写入了信息“0”。
在对于存储单元M211的读出周期中,为了使晶体管T11成为导通状态,而对字线WL0施加规定的电压,根据其定时,对位线BL0施加振幅比写入时的脉冲宽度小的脉冲电压。由此,输出与高电阻化了的存储单元M211的电阻变化层324的电阻值相对应的电流,通过对该输出电流值进行检测,由此读出信息“1”。
接下来,在对于存储单元M222的读出周期中,对字线WL1以及位线BL1施加与之前的对于存储单元M211的读出周期同样的电压。由此,输出与低电阻化了的存储单元M222的电阻变化层324的电阻值相对应的电流,通过对该输出电流值进行检测,由此读出信息“0”。
与实施方式2的情况同样,在本实施方式的非易失性存储装置300中,也具备能够进行良好的电阻变化动作的非易失性存储元件320,因此能够实现稳定的动作。
此外,上述实施方式的非易失性存储元件的制造方法,不限于上述实施方式的方式。即,对于具备电阻变化元件的电子器件全部,通过上述制造方法、或者通过将上述制造方法与公知方法组合,能够制造上述实施方式的非易失性存储元件。
以上,根据实施方式对本发明的非易失性存储元件以及非易失性存储装置进行了说明,但本发明被这些实施方式限定。在不脱离本发明要旨的范围内,本领域技术人员实施的能够想到的各种变形也都包含于本发明的范围内。此外,在不脱离发明主旨的范围内,也可以将多个实施方式中的各构成要素任意组合。
例如,在上述实施方式中,也可以将电阻变化元件的层叠构造中的第一氧化物层104a和第二氧化物层104b的层叠顺序上下相反地配置。此外,在上述实施方式中,也可以是层叠构造的各层被埋入接触孔内的形状。
此外,在上述实施方式中,也可以在一个非易失性存储元件100中形成有多个局部区域105以及氧储存区域110。
此外,在上述实施方式中,板极线与字线平行地配置,但也可以与位线平行地配置。此外,板极线构成为对晶体管赋予共用的电位,但也可以构成为,具有与行选择电路·驱动器同样构成的板极线选择电路·驱动器,通过不同电压(包括极性)来驱动所选择的板极线和非选择的板极线。
工业上的可利用性
本发明对于非易失性存储元件以及非易失性存储装置有用,特别是对于数字家电、存储卡、个人计算机以及便携式电话机等各种电子设备所使用的存储元件以及存储装置等有用。
附图标记的说明
100、220、320、1400  非易失性存储元件
101  基板
102  层间绝缘膜
103、1403  第一电极
104、224、324、1405  电阻变化层
104a、224a、324a  第一氧化物层
104b、224b、324b  第二氧化物层
105、225、325  局部区域
105a、225a、325a  第一局部区域
105b、225b、325b  第二局部区域
106、1406  第二电极
107  图案
110、230、330  氧储存区域
200、300  非易失性存储装置
201、301  存储器主体部
202、302  存储器阵列
203、303  行选择电路·驱动器
204  列选择电路·驱动器
205、305  写入电路
206、306  读出放大器
207、307  数据输入输出电路
208  地址输入电路
209、310  控制电路
211  上部布线
212  下部布线
214  内部电极
215  电流控制层
216、323  下部电极
226、326  上部电极
304  列选择电路
308  VCP电源
309  地址输入电路
317  插塞层
318  金属布线层
319  源极/漏极区域
1405c  导电丝
BL0、BL1、…  位线
T11、T12、…  晶体管
M111、M112、…  存储单元
M211、M212、…  存储单元
PL0、PL1、…  板极线
WL0、WL1、…  字线

Claims (14)

1.一种电阻变化型的非易失性存储元件,
具备:第一电极、第二电极和电阻变化层,该电阻变化层夹在上述第一电极和上述第二电极之间,基于向上述第一电极以及上述第二电极间赋予的电压极性而可逆地在高电阻状态和低电阻状态之间过渡,
上述电阻变化层包括:
第一氧化物层,由具有p型载流子的非化学计量组成的金属氧化物构成;
第二氧化物层,与上述第一氧化物层以及上述第二电极之间相接地配置,由具有n型载流子的非化学计量组成的金属氧化物构成;
氧储存区域,配置在上述第一氧化物层内,不与上述第一电极接触,与上述第一氧化物层相比含氧率更高;以及
局部区域,在上述第二氧化物层内与上述氧储存区域相接地配置,与上述第二氧化物层相比含氧率更低。
2.如权利要求1记载的电阻变化型的非易失性存储元件,其中,
上述局部区域包括;第一局部区域,配置为与上述氧储存区域相接;以及第二局部区域,以与上述第二电极以及上述第一局部区域相接的方式,配置在上述第二电极与上述第一局部区域之间,
上述第二局部区域的含氧率比上述第一局部区域的含氧率更高。
3.如权利要求1或者2记载的电阻变化型的非易失性存储元件,其中,
上述第一氧化物层为金属不足氧化物或者氧过剩氧化物。
4.如权利要求1或者2记载的电阻变化型的非易失性存储元件,其中,
上述第二氧化物层为氧不足氧化物或者金属过剩氧化物。
5.如权利要求1~4任一项记载的电阻变化型的非易失性存储元件,其中,
上述第二氧化物层的厚度比上述第一氧化物层的厚度更薄。
6.如权利要求1~5任一项记载的电阻变化型的非易失性存储元件,其中,
上述第一氧化物层由以镍为金属的非化学计量组成的金属氧化物构成。
7.如权利要求1~6任一项记载的电阻变化型的非易失性存储元件,其中,
上述第二氧化物层由以钽为金属的非化学计量组成的金属氧化物构成。
8.如权利要求1~7任一项记载的电阻变化型的非易失性存储元件,其中,
上述第一电极与上述第二电极由相同材料构成。
9.如权利要求1~8任一项记载的电阻变化型的非易失性存储元件,其中,
还具备与上述电阻变化层电连接的负载元件。
10.如权利要求9记载的电阻变化型的非易失性存储元件,其中,
上述负载元件为固定电阻、晶体管或者二极管。
11.如权利要求1~10任一项记载的电阻变化型的非易失性存储元件,其中,
上述局部区域在上述电阻变化层上仅形成有一个。
12.一种非易失性存储装置,具备:
基板;
存储单元阵列,具有:多个第一布线,在上述基板上相互平行地形成;多个第二布线,在上述多个第一布线的上方,在与上述基板的主面平行的面内,形成为相互平行且与上述多个第一布线立体交叉;和与上述多个第一布线和上述多个第二布线的立体交叉点相对应地设置的权利要求1~9任一项记载的非易失性存储元件;
选择电路,从上述存储单元阵列具备的非易失性存储元件中,选择至少一个非易失性存储元件;
写入电路,通过对由上述选择电路选择的非易失性存储元件施加电压来写入数据;以及
读出电路,通过对由上述选择电路选择的非易失性存储元件的电阻值进行检测来读出数据。
13.如权利要求12记载的非易失性存储装置,其中,
上述非易失性存储元件具备与上述电阻变化层电连接的电流控制元件。
14.一种非易失性存储装置,具备:
基板;
存储单元阵列,具有:形成在上述基板上的多个字线以及多个位线、与上述多个字线以及多个位线分别连接的多个晶体管、和与上述多个晶体管一对一地对应设置的多个权利要求1~9任一项记载的非易失性存储元件;
选择电路,从上述存储单元阵列具备的非易失性存储元件中,选择至少一个非易失性存储元件;
写入电路,通过对由上述选择电路选择的非易失性存储元件施加电压来写入数据;以及
读出电路,通过对由上述选择电路选择的非易失性存储元件的电阻值进行检测来读出数据。
CN201280004259.2A 2011-10-24 2012-10-22 非易失性存储元件以及非易失性存储装置 Active CN103270592B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011233306 2011-10-24
JP2011-233306 2011-10-24
PCT/JP2012/006734 WO2013061559A1 (ja) 2011-10-24 2012-10-22 不揮発性記憶素子および不揮発性記憶装置

Publications (2)

Publication Number Publication Date
CN103270592A true CN103270592A (zh) 2013-08-28
CN103270592B CN103270592B (zh) 2016-01-06

Family

ID=48167415

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280004259.2A Active CN103270592B (zh) 2011-10-24 2012-10-22 非易失性存储元件以及非易失性存储装置

Country Status (4)

Country Link
US (1) US8957399B2 (zh)
JP (1) JP5351363B1 (zh)
CN (1) CN103270592B (zh)
WO (1) WO2013061559A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107315033A (zh) * 2016-04-26 2017-11-03 松下知识产权经营株式会社 气体检测装置以及氢检测方法
CN107403822A (zh) * 2016-05-20 2017-11-28 华邦电子股份有限公司 电阻式随机存取内存及其制造方法
CN110870086A (zh) * 2017-07-03 2020-03-06 阿姆有限公司 用于制造相关电子材料器件的方法
CN112018235A (zh) * 2020-07-24 2020-12-01 厦门半导体工业技术研发有限公司 半导体器件和半导体器件的制造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5788274B2 (ja) * 2011-09-14 2015-09-30 ルネサスエレクトロニクス株式会社 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法
JP5291270B1 (ja) * 2011-10-18 2013-09-18 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、及び不揮発性記憶素子の書き込み方法
US9135978B2 (en) 2012-07-11 2015-09-15 Micron Technology, Inc. Memory programming methods and memory systems
US9293196B2 (en) 2013-03-15 2016-03-22 Micron Technology, Inc. Memory cells, memory systems, and memory programming methods
JP6154207B2 (ja) * 2013-06-17 2017-06-28 日本特殊陶業株式会社 固体酸化物形燃料電池及びその製造方法
US9246091B1 (en) * 2014-07-23 2016-01-26 Intermolecular, Inc. ReRAM cells with diffusion-resistant metal silicon oxide layers
US10026896B2 (en) 2015-02-13 2018-07-17 Hewlett Packard Enterprise Development Lp Multilayered memristors
US10797238B2 (en) 2016-01-26 2020-10-06 Arm Ltd. Fabricating correlated electron material (CEM) devices
US10211064B2 (en) 2016-06-08 2019-02-19 International Business Machines Corporation Multi time programmable memories using local implantation in high-K/ metal gate technologies

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164580A (ja) * 2007-11-07 2009-07-23 Interuniv Micro Electronica Centrum Vzw 抵抗スイッチングNiO層を含むメモリ素子の製造方法、およびそのデバイス
JP2010135541A (ja) * 2008-12-04 2010-06-17 Sharp Corp 可変抵抗素子並びにその製造方法
CN102130297A (zh) * 2010-12-17 2011-07-20 天津理工大学 基于p/n型氧化物叠层结构的阻变存储器及其制备方法
WO2011114725A1 (ja) * 2010-03-19 2011-09-22 パナソニック株式会社 不揮発性記憶素子、その製造方法、その設計支援方法および不揮発性記憶装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473332B1 (en) 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
JP2008060091A (ja) 2005-01-14 2008-03-13 Matsushita Electric Ind Co Ltd 抵抗変化素子
WO2007013174A1 (ja) 2005-07-29 2007-02-01 Fujitsu Limited 抵抗記憶素子及び不揮発性半導体記憶装置
JPWO2007026509A1 (ja) 2005-08-29 2009-03-05 シャープ株式会社 可変抵抗素子及びその製造方法
KR100718155B1 (ko) 2006-02-27 2007-05-14 삼성전자주식회사 두 개의 산화층을 이용한 비휘발성 메모리 소자
KR101176542B1 (ko) 2006-03-02 2012-08-24 삼성전자주식회사 비휘발성 메모리 소자 및 이를 포함하는 메모리 어레이
KR101239962B1 (ko) 2006-05-04 2013-03-06 삼성전자주식회사 하부 전극 상에 형성된 버퍼층을 포함하는 가변 저항메모리 소자
KR101206034B1 (ko) 2006-05-19 2012-11-28 삼성전자주식회사 산소결핍 금속산화물을 이용한 비휘발성 메모리 소자 및 그제조방법
JP4353336B2 (ja) 2006-12-26 2009-10-28 エルピーダメモリ株式会社 半導体記憶装置及びそのプログラム方法
US7760545B2 (en) 2006-12-26 2010-07-20 Elpida Memory, Inc. Semiconductor memory device and programming method thereof
JP4967176B2 (ja) 2007-05-10 2012-07-04 シャープ株式会社 可変抵抗素子とその製造方法及び不揮発性半導体記憶装置
JP2009141225A (ja) 2007-12-07 2009-06-25 Sharp Corp 可変抵抗素子、可変抵抗素子の製造方法、不揮発性半導体記憶装置
JP4607257B2 (ja) 2008-12-04 2011-01-05 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶装置
WO2010073897A1 (ja) 2008-12-26 2010-07-01 日本電気株式会社 抵抗変化素子
CN101981695B (zh) 2009-01-29 2012-06-13 松下电器产业株式会社 电阻变化元件及其制造方法
US8405076B2 (en) 2009-02-04 2013-03-26 Panasonic Corporation Nonvolatile memory element
US8325508B2 (en) 2009-06-08 2012-12-04 Panasonic Corporation Writing method for variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
US8395925B2 (en) 2009-06-08 2013-03-12 Panasonic Corporation Forming method for variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
JP5291270B1 (ja) * 2011-10-18 2013-09-18 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、及び不揮発性記憶素子の書き込み方法
US8854864B2 (en) * 2011-12-02 2014-10-07 Panasonic Corporation Nonvolatile memory element and nonvolatile memory device
WO2013145741A1 (ja) * 2012-03-29 2013-10-03 パナソニック株式会社 不揮発性記憶装置およびその製造方法
US9111610B2 (en) * 2012-04-20 2015-08-18 Panasonic Intellectual Property Management Co., Ltd. Method of driving nonvolatile memory element and nonvolatile memory device
JP5572749B2 (ja) * 2012-09-26 2014-08-13 パナソニック株式会社 不揮発性記憶素子及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164580A (ja) * 2007-11-07 2009-07-23 Interuniv Micro Electronica Centrum Vzw 抵抗スイッチングNiO層を含むメモリ素子の製造方法、およびそのデバイス
JP2010135541A (ja) * 2008-12-04 2010-06-17 Sharp Corp 可変抵抗素子並びにその製造方法
WO2011114725A1 (ja) * 2010-03-19 2011-09-22 パナソニック株式会社 不揮発性記憶素子、その製造方法、その設計支援方法および不揮発性記憶装置
CN102130297A (zh) * 2010-12-17 2011-07-20 天津理工大学 基于p/n型氧化物叠层结构的阻变存储器及其制备方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107315033A (zh) * 2016-04-26 2017-11-03 松下知识产权经营株式会社 气体检测装置以及氢检测方法
CN107403822A (zh) * 2016-05-20 2017-11-28 华邦电子股份有限公司 电阻式随机存取内存及其制造方法
CN107403822B (zh) * 2016-05-20 2020-01-21 华邦电子股份有限公司 电阻式随机存取内存及其制造方法
CN110870086A (zh) * 2017-07-03 2020-03-06 阿姆有限公司 用于制造相关电子材料器件的方法
CN112018235A (zh) * 2020-07-24 2020-12-01 厦门半导体工业技术研发有限公司 半导体器件和半导体器件的制造方法

Also Published As

Publication number Publication date
JPWO2013061559A1 (ja) 2015-04-02
US8957399B2 (en) 2015-02-17
US20140061579A1 (en) 2014-03-06
CN103270592B (zh) 2016-01-06
JP5351363B1 (ja) 2013-11-27
WO2013061559A1 (ja) 2013-05-02

Similar Documents

Publication Publication Date Title
CN102017145B (zh) 非易失性存储元件以及非易失性存储装置
CN103270592B (zh) 非易失性存储元件以及非易失性存储装置
CN103250252B (zh) 非易失性存储元件及非易失性存储装置
CN103348472B (zh) 非易失性存储元件和非易失性存储装置
CN102782846B (zh) 非易失性存储元件和具有其的非易失性存储装置
CN101828262B (zh) 非易失性存储元件和使用该非易失性存储元件的非易失性半导体装置
CN102648522B (zh) 非易失性存储元件及其制造方法、以及非易失性存储装置
CN101636840B (zh) 非易失性存储元件、非易失性存储器件、非易失性半导体器件以及非易失性存储元件的制造方法
CN101978496B (zh) 非易失性存储元件和其制造方法、以及使用该非易失性存储元件的非易失性半导体装置
CN101952893B (zh) 电阻变化元件的驱动方法及使用它的电阻变化型存储装置
CN102742011B (zh) 非易失性存储元件及其制造方法
CN101192647A (zh) 包括无定形合金金属氧化物层的非易失性存储装置
CN103227282A (zh) 可变阻抗元件以及非易失性半导体存储装置
CN102292814A (zh) 非易失性存储元件、非易失性存储装置、非易失性半导体装置和非易失性存储元件的制造方法
CN109791791A (zh) 非易失性存储装置、以及驱动方法
CN103339681B (zh) 电阻变化元件的驱动方法和非易失性存储装置
JP5291270B1 (ja) 不揮発性記憶素子、不揮発性記憶装置、及び不揮発性記憶素子の書き込み方法
WO2012102025A1 (ja) 不揮発性記憶装置
CN103999218B (zh) 非易失性存储元件、非易失性存储装置、非易失性存储元件的制造方法及非易失性存储装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160224

Address after: Osaka Japan

Patentee after: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT Co.,Ltd.

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200528

Address after: Kyoto Japan

Patentee after: Panasonic semiconductor solutions Co.,Ltd.

Address before: Osaka Japan

Patentee before: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT Co.,Ltd.