JP5826441B1 - 柱状半導体メモリ装置及びその製造方法 - Google Patents
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Abstract
Description
半導体基板と、
前記半導体基板上において、前記半導体基板の表面に対して垂直な方向に延びる第1の半導体柱と、
前記第1の半導体柱の外周を囲むトンネル絶縁層と、
前記トンネル絶縁層の外周を囲むデータ電荷蓄積絶縁層と、
前記データ電荷蓄積絶縁層の外周を囲む第1の層間絶縁層と、
前記第1の層間絶縁層の外周を囲む第2の層間絶縁層と、
前記第2の層間絶縁層の外周を囲む第1の導体層と、
前記第1の導体層の上面又は下面に接するとともに、前記第2の層間絶縁層の外周を囲む第3の層間絶縁層と、
前記第1の導体層と前記第3の層間絶縁層とを一組とする積層材料層が、前記半導体基板の上表面に垂直な方向に単層又は複数層形成されており、
前記第2の層間絶縁層が、前記半導体柱と前記半導体柱に面した前記積層材料層の側面との間で前記積層材料層に対して垂直な方向に繋がり、且つ前記積層材料層のうち最上層の上表面まで延在しており、
前記第1の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第1の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれる、
ことを特徴とする。
前記積層材料層の上方に形成され、前記第1の半導体柱の外周を囲む第1のゲート絶縁層と、
前記第1のゲート絶縁層の外周を囲む第2の導体層と、
前記第1の半導体柱の頂部に形成された、ドナーまたはアクセプタ不純物を含む第1の不純物領域と、を有し、
前記積層材料層の前記第1の導体層が、ワード線配線金属層に接続され、
前記第2の導体層が、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続され、
前記第1の不純物領域が、コモンソース配線金属層、又はビット線配線金属層に接続され、
前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
ことが好ましい。
前記積層材料層の下方に形成され、前記第1の半導体柱の外周を囲む第2のゲート絶縁層と、
前記第2のゲート絶縁層の外周を囲む第3の導体層と、
前記積層材料層の下方、且つ、前記第1の半導体柱の底部に形成され、前記第1の不純物領域と同じ導電型を有する第2の不純物領域とを有し、
前記第3の導体層が、前記ソース側選択ゲート配線金属層に接続され、
前記第2の不純物領域が、前記コモンソース配線金属層に接続され、
前記第2の導体層が、前記ドレイン側選択ゲート配線金属層に接続され、
前記第1の不純物領域が、前記ビット線配線金属層に接続されることで、
前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
ことが好ましい。
ことが好ましい。
前記第1の外周部半導体領域に含まれる第2の外周部半導体領域に形成され、頂部の高さが、前記第1の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第2の導体層の底面の高さとほぼ一致している第2の半導体柱と、
前記第2の半導体柱の外周部を囲む第3のゲート絶縁層と、
前記第3のゲート絶縁層の外周を囲むように形成され、前記第2の導体層と上下端の高さがほぼ一致している第4の導体層と、
前記第4の導体層の上方、且つ前記第2の半導体柱の頂部に形成され、ドナー又はアクセプタ不純物を含む第3の不純物領域と、
前記第4の導体層の下方、且つ、前記第2の半導体柱の底部に形成され、前記第3の不純物領域と同じ導電型を有する第4の不純物領域と、を備え、
前記第3の不純物領域及び前記第4の不純物領域の一方がソースである場合に、他方がドレインであり、前記第3の不純物領域と、前記第4の不純物領域とによって挟まれた前記第2の半導体柱をチャネルとし、前記第4の導体層をゲートとするSGT(Surrounding Gate MOS Transistor)が形成されている、
ことが好ましい。
前記積層材料層は、前記第4の層間絶縁層上に形成され、
前記積層材料層の上表面の高さは、前記第1の外周部半導体領域上に存在する前記第4の層間絶縁層の上表面の高さとほぼ一致しており、
前記第1の外周部半導体領域の側面上端に上表面を有する前記積層材料層の前記第1の導体層の上表面に接続されたコンタクトホールをさらに備え、
前記コンタクトホールを介して、前記第1の導体層と前記ワード線配線金属層とが接続されている、
ことが好ましい。
半導体基板上に、平面視円形のマスク絶縁層を形成するマスク絶縁層形成工程と、
前記マスク絶縁層をマスクとして用い、前記半導体基板をエッチングすることで、前記半導体基板上に、半導体柱を形成するとともに、前記半導体柱の側面を径方向内方に後退させることにより、第1の半導体柱を形成する第1半導体柱形成工程と、
前記第1の半導体柱の外周を囲むようにトンネル絶縁層を形成するトンネル絶縁層形成工程と、
前記トンネル絶縁層の外周を囲むようにデータ電荷蓄積絶縁層を形成するデータ電荷蓄積絶縁層形成工程と、
前記データ電荷蓄積絶縁層の外周を囲むように第1の層間絶縁層を形成する第1層間絶縁層形成工程と、
前記マスク絶縁層の上表面に垂直な方向から材料原子を入射することで、前記第1の半導体柱の外周、且つ、前記半導体基板の上方に第1の導体層を形成する第1導体層形成工程と、
前記マスク絶縁層の上表面に垂直な方向から、前記第1の導体層上に材料原子を入射することで、前記第1の半導体柱の外周、且つ、前記半導体基板の上方に第3の層間絶縁層を形成する第3層間絶縁層形成工程と、
前記第1の導体層と前記第3の層間絶縁層を一組として形成される積層材料層を、前記半導体基板の上表面に垂直な方向に単層又は複数層形成する積層材料層形成工程と、
前記第1の層間絶縁層の側面と、前記第1の導体層及び前記第3の層間絶縁層の側面との間に形成された空間に、第2の層間絶縁層を充填する第2層間絶縁層充填工程と、
を備え、
前記第1の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第1の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれる、
ことを特徴とする。
前記半導体基板の上表面に垂直方向から材料原子を入射するとともに、前記円錐台状マスク絶縁層側面における前記材料原子の堆積速度が、前記材料原子の剥離速度よりも小さい条件で前記材料原子を堆積させることで、前記積層材料層を前記半導体基板の上方に形成し、前記円錐台状マスク絶縁層上に、前記積層材料層と同種の材料層からなる円錐台形状の円錐台状積層材料層を形成する円錐台状積層材料層形成工程を有する、
ことが好ましい。
前記第1のゲート絶縁層の外周を囲むように第2の導体層を形成する第2導体層形成工程と、
前記第1の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第1の不純物領域を形成する第1不純物領域形成工程と、
前記積層材料層の下方に、前記第1の半導体柱の外周を囲むように第2のゲート絶縁層を形成する第2ゲート絶縁層形成工程と、
前記第2のゲート絶縁層の外周を囲むように第3の導体層を形成する第3導体層形成工程と、
前記積層材料層の前記第1の導体層を、ワード線配線金属層に接続する工程と、
前記第2の導体層を、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続する工程と、
前記第1の不純物領域を、コモンソース配線金属層、又はビット線配線金属層に接続する工程と、を有する、
ことが好ましい。
前記第2のゲート絶縁層の外周を囲む第3の導体層を形成する第3導体層形成工程と、
前記第3の導体層の下方、且つ、前記第1の半導体柱の底部に、前記第1の不純物領域と同じ導電型を有する第2の不純物領域を形成する第2不純物領域形成工程とを有し、
前記積層材料層の前記第1の導体層を、ワード線配線金属層に接続し、
前記第3の導体層を、ソース側選択ゲート配線金属層に接続し、
前記第2の不純物領域を、コモンソース配線金属層に接続し、
前記第3の導体層を、ドレイン側選択ゲート配線金属層に接続し、
前記第1の不純物領域を、ビット線配線金属層に接続することで、
前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
ことが好ましい。
前記第1の外周部半導体領域に含まれる第2の外周部半導体領域に形成され、頂部の高さが、前記第1の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第2の導体層の底面の高さとほぼ一致する第2の半導体柱を形成する第2半導体柱形成工程と、
前記第2の半導体柱の外周を囲むように第3のゲート絶縁層を形成する第3ゲート絶縁層形成工程と、
前記第3のゲート絶縁層の外周を囲むように、前記半導体基板の垂直方向において、前記第2の導体層と上下端の高さがほぼ一致している第4の導体層を形成する第4導体層形成工程と、
前記第4の導体層の上方、且つ、前記第2の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第3の不純物領域を形成する第3不純物領域形成工程と、
前記第4の導体層の下方、且つ、前記第2の半導体柱の底部に形成された前記第3の不純物領域と同じ導電型を有する第4の不純物領域を形成する第4不純物領域形成工程を有し、
前記第3の不純物領域及び前記第4の不純物領域の一方がソースである場合に、他方がドレインであり、前記第3の不純物領域と、前記第4の不純物領域とによって挟まれた前記第2の半導体柱をチャネルとし、前記第4の導体層をゲートとするSGT(Surrounding Gate MOS Transistor)が形成される、
ことが好ましい。
前記積層材料層を、前記第4の層間絶縁層上において、前記第1の半導体柱の外周を囲むように、且つ、前記第1の外周部半導体領域の側面まで延在するように形成し、
前記積層材料層の上面の高さが、前記第1の外周部半導体領域上にある前記第4の層間絶縁層の上面の高さとほぼ一致するように形成し、
前記第1の導体層の上表面に接続されたコンタクトホールを形成し、
前記コンタクトホールを介して、前記第1の導体層と前記ワード線配線金属層とを接続する、
ことが好ましい。
以下、図1、図2A〜図2Lを参照しながら、本発明の第1実施形態に係る縦構造NAND型フラッシュメモリ装置の製造方法を示す。
1.図2Fに示すように、Si柱4a、4b、4c、4dを囲むように、トンネル酸化層として機能するSiO2層11a、11b、11c、11dと、データ電荷蓄積絶縁層として機能するSi3N4層12と、層間絶縁層として機能するSiO2層13とを形成した後、バイアススパッタ法によって、ドナー又はアクセプタ不純物を含むSi材料と、SiO2材料とを、i層基板1aの表面に垂直な方向から入射することで、Si柱4a、4b、4c、4dの外周に、ドープドSi層14a1、14a2、・・、14anと、SiO2層15a1、15a2、・・、15anとを形成している。この場合、Si3N4層2a、2b、2c、2dがマスクとなるので、i層基板1aの表面に垂直な方向から入射した、ドナー又はアクセプタ不純物を含むSi材料原子と、SiO2材料原子とは、Si柱4a、4b、4c、4dの側面にあるSiO2層13の表面に入射することがない。このため、トンネル酸化層として機能するSiO2層11a、11b、11c、11dと、データ電荷蓄積絶縁層として機能するSi3N4層12と、層間絶縁層として機能するSiO2層13とは、Si材料原子及びSiO2材料原子の入射による損傷を受けることがない。この結果、SiO2層11a、11b、11c、11d、Si3N4層12、SiO2層13における欠陥発生を低減することが可能となり、メモリ特性の信頼性が高められる。
2.空間18a、18b、18c、18dは、絶縁層であるHfO2層16aによって充填されている。HfO2層16aが、ワード線として機能するドープドSi層14a1、14a2、・・、14anと、データ電荷蓄積絶縁層として機能するSi3N4層12aとの間に存在することにより、ワード線として機能するドープドSi層14a1、14a2、・・、14anからデータ電荷蓄積絶縁層として機能するSi3N4層12aへの電荷注入によって生じるデータ保持特性の劣化を防止することができる。
3.空間18a、18b、18c、18dは、絶縁層として機能するHfO2層16によって密閉され、且つ、Si柱4a、4b、4c、4dがHfO2層16によって支持される。これにより、その後に行われる洗浄処理工程、リソグラフィ工程等において、処理液が空間18a、18b、18c、18dに進入したまま除去されないことによる汚染不良が防止される。さらにこれにより、Si柱4a、4b、4c、4dの傾き、又は曲がりの発生が防止される。
以下、図3を参照しながら、本発明の第2実施形態に係る縦構造NAND型フラッシュメモリ装置の製造方法について説明する。第2実施形態において、図3を参照して説明する工程以外は、第1実施形態と同様である。
以下、図4A、図4Bを参照しながら、本発明の第3実施形態に係る縦構造NAND型フラッシュメモリ素子の製造方法について説明する。第3実施形態において、図4A、図4Bを参照して説明する工程以外は、第1実施形態の工程と同様である。
以下、図5A〜図5Cを参照しながら、本発明の第4実施形態に係る縦構造NAND型フラッシュメモリ装置の製造方法について説明する。第4実施形態では、バイアススパッタ法で堆積する材料層の形状についても説明する。
以下、図6を参照しながら、本発明の第5実施形態に係る縦構造NAND型フラッシュメモリ素子の製造方法を説明する。第5実施形態において、図6に示す工程以外は、第1実施形態と同様である。
以下、図7A〜図7Hを参照しながら、本発明の第6実施形態に係る縦構造NAND型フラッシュメモリ装置の製造方法について説明する。ここで、(a)は平面図であり、(b)は(a)におけるX−X’線に沿う断面構造図である。また、Si柱4a、4bは図2B〜図2LにおけるSi柱4a、4bに対応する。
1.Si柱48aに形成されたPチャネルSGTと、Si柱48bに形成されたNチャネルSGTと、Si柱4aとSi柱4bとの頂部に形成された縦構造NAND型フラッシュメモリ素子のドレイン側選択トランジスタとが、互いに同じ高さに形成される。これにより、PチャネルSGTと、NチャネルSGTと、ドレイン側選択トランジスタのゲート絶縁層であるHfO2層53とを同時に形成することができる。これと同様に、PチャネルSGTと、NチャネルSGTと、ドレイン側選択トランジスタのゲート導体層であるTiN層54a、54bとを同時に形成することができる。これと同様に、NチャネルSGTのN+層52bと、縦構造NAND型フラッシュメモリ素子のN+層55a、55bとを同時に形成することができる。このように、外周部i層43a上に形成するPチャネルSGTとNチャネルSGTからなる周辺回路の形成に必要な工程と、縦構造NAND型フラッシュメモリ素子のドレイン側選択トランジスタ形成に必要な工程の多くが共通化できる。これにより、製造するNAND型フラッシュメモリ装置の低コスト化が実現される。
2.縦構造NAND型フラッシュメモリ素子においてワード線導体層として機能するドープドSi層14a1、14a2、・・、14anと、各ドープドSi層14a1、14a2、・・、14anとを絶縁するためのSiO2層15a1、15a2、・・、15anとは、バイアススパッタ法を用いて、i層基板1aの表面に垂直な方向から材料原子を入射させることにより形成した。この材料原子の堆積について、Si柱4a、4bにおいては、Si3N4層2a、2bをマスクとして用い、外周部i層43a、43bの側面角度θkに対して、バイアススパッタの堆積速度が剥離速度よりも大きくなる条件で形成した。これにより、Si柱4a、4bの外周に空間18a、18bを形成することができるとともに、ドープドSi層14a1、14a2、・・、14an、SiO2層15a1、15a2、・・、15anは外周部i層43bの側面に繋がるように形成される。この結果、ワード線配線金属層WL1、WL2、WLnを、底面が同じ高さであるコンタクトホール59d、59e、59fを介して形成することができる。このため、ワード線配線金属層WL1、WL2、WLnを形成するための工程が簡略化され、NAND型フラッシュメモリ装置の製造の低コスト化が実現される。
以下、図8を参照しながら、本発明の第7実施形態に係る縦構造NAND型フラッシュメモリ素子の製造方法について説明する。第7実施形態において、図8に示す工程以外は、第1実施形態と同様である。
[付記1]
半導体基板と、
前記半導体基板上において、前記半導体基板の表面に対して垂直な方向に延びる第1の半導体柱と、
前記第1の半導体柱の外周を囲むトンネル絶縁層と、
前記トンネル絶縁層の外周を囲むデータ電荷蓄積絶縁層と、
前記データ電荷蓄積絶縁層の外周を囲む第1の層間絶縁層と、
前記第1の層間絶縁層の外周を囲む第2の層間絶縁層と、
前記第2の層間絶縁層の外周を囲む第1の導体層と、
前記第1の導体層の上面又は下面に接するとともに、前記第2の層間絶縁層の外周を囲む第3の層間絶縁層と、
前記第1の導体層と前記第3の層間絶縁層とを一組とする積層材料層が、前記半導体基板の上表面に垂直な方向に単層又は複数層形成されており、
前記第2の層間絶縁層が、前記積層材料層に対して垂直な方向に繋がり、且つ前記積層材料層の上表面まで延在しており、
前記第1の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第1の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれる、
ことを特徴とする柱状半導体メモリ装置。
[付記2]
前記積層材料層上にある前記第2の層間絶縁層の厚さが、前記第1の層間絶縁層に接する前記第2の層間絶縁層の厚さの1/2よりも長い、
ことを特徴とする付記1に記載の柱状半導体メモリ装置。
[付記3]
前記トンネル絶縁層と、前記データ電荷蓄積絶縁層と、前記第1の層間絶縁層との、前記積層材料層に対して垂直な方向における上端位置が、前記積層材料層の上表面まで延在している前記第2の層間絶縁層の上表面位置とほぼ同じ高さである、
ことを特徴とする付記1に記載の柱状半導体メモリ装置。
[付記4]
前記第2の層間絶縁層の前記積層材料層の上表面に延在している部位と、前記第1の導体層の上表面とが接している、
ことを特徴とする付記1に記載の柱状半導体メモリ装置。
[付記5]
前記第1の導体層と前記第2の層間絶縁層の間に、酸化絶縁層が形成されている、
ことを特徴とする付記1に記載の柱状半導体メモリ装置。
[付記6]
前記積層材料層が複数層形成されており、
前記積層材料層の上方に形成され、前記第1の半導体柱の外周を囲む第1のゲート絶縁層と、
前記第1のゲート絶縁層の外周を囲む第2の導体層と、
前記第1の半導体柱の頂部に形成された、ドナーまたはアクセプタ不純物を含む第1の不純物領域と、を有し、
前記積層材料層の前記第1の導体層が、ワード線配線金属層に接続され、
前記第2の導体層が、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続され、
前記第1の不純物領域が、コモンソース配線金属層、又はビット線配線金属層に接続され、
前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
ことを特徴とする付記1に記載の柱状半導体メモリ装置。
[付記7]
前記積層材料層が複数層形成されており、
前記積層材料層の下方に形成され、前記第1の半導体柱の外周を囲む第2のゲート絶縁層と、
前記第2のゲート絶縁層の外周を囲む第3の導体層と、
前記積層材料層の下方、且つ、前記第1の半導体柱の底部に形成され、前記第1の不純物領域と同じ導電型を有する第2の不純物領域とを有し、
前記積層材料層の前記第1の導体層が、ワード線配線金属層に接続され、
前記第3の導体層が、ソース側選択ゲート配線金属層に接続され、
前記第2の不純物領域が、コモンソース配線金属層に接続され、
前記第2の導体層が、ドレイン側選択ゲート配線金属層に接続され、
前記第1の不純物領域が、ビット線配線金属層に接続されることで、
前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
ことを特徴とする付記6に記載の柱状半導体メモリ装置。
[付記8]
前記積層材料層の側面が、前記側面に対向する、前記第1の層間絶縁層の側面と接触することなく離間している、
ことを特徴とする付記1に記載の柱状半導体メモリ装置。
[付記9]
前記第1の半導体柱が形成されたメモリ素子領域の外周部に、上面の高さが、前記第1の半導体柱の頂部の高さとほぼ一致するように形成された第1の外周部半導体領域と、
前記第1の外周部半導体領域に含まれる第2の外周部半導体領域に形成され、頂部の高さが、前記第1の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第2の導体層の底面の高さとほぼ一致している第2の半導体柱と、
前記第2の半導体柱の外周部を囲む第3のゲート絶縁層と、
前記第3のゲート絶縁層の外周を囲むように形成され、前記第2の導体層と上下端の高さがほぼ一致している第4の導体層と、
前記第4の導体層の上方、且つ前記第2の半導体柱の頂部に形成され、ドナー又はアクセプタ不純物を含む第3の不純物領域と、
前記第4の導体層の下方、且つ、前記第2の半導体柱の底部に形成され、前記第3の不純物領域と同じ導電型を有する第4の不純物領域と、を備え、
前記第3の不純物領域及び前記第4の不純物領域の一方がソースである場合に、他方がドレインであり、前記第3の不純物領域と、前記第4の不純物領域とによって挟まれた前記第2の半導体柱をチャネルとし、前記第4の導体層をゲートとするSGT(Surrounding Gate MOS Transistor)が形成されている、
ことを特徴とする付記6に記載の柱状半導体メモリ装置。
[付記10]
前記半導体基板上において、前記第1の半導体柱の外周を囲むように形成されるとともに、前記第1の外周部半導体領域の側面及び上面まで延在した第4の層間絶縁層をさらに備え、
前記積層材料層は、前記第4の層間絶縁層上に形成され、
前記積層材料層の上表面の高さは、前記第1の外周部半導体領域上に存在する前記第4の層間絶縁層の上表面の高さとほぼ一致しており、
前記第1の外周部半導体領域の側面上端に上表面を有する前記積層材料層の前記第1の導体層の上表面に接続されたコンタクトホールをさらに備え、
前記コンタクトホールを介して、前記第1の導体層と前記ワード線配線金属層とが接続されている、
ことを特徴とする付記9に記載の柱状半導体メモリ装置。
[付記11]
半導体基板上に、平面視円形のマスク絶縁層を形成するマスク絶縁層形成工程と、
前記マスク絶縁層をマスクとして用い、前記半導体基板をエッチングすることで、前記半導体基板上に、半導体柱を形成するとともに、前記半導体柱の側面を径方向内方に後退させることにより、第1の半導体柱を形成する第1半導体柱形成工程と、
前記第1の半導体柱の外周を囲むようにトンネル絶縁層を形成するトンネル絶縁層形成工程と、
前記トンネル絶縁層の外周を囲むようにデータ電荷蓄積絶縁層を形成するデータ電荷蓄積絶縁層形成工程と、
前記データ電荷蓄積絶縁層の外周を囲むように第1の層間絶縁層を形成する第1層間絶縁層形成工程と、
前記マスク絶縁層の上表面に垂直な方向から材料原子を入射することで、前記第1の半導体柱の外周、且つ、前記半導体基板の上方に第1の導体層を形成する第1導体層形成工程と、
前記マスク絶縁層の上表面に垂直な方向から、前記第1の導体層上に材料原子を入射することで、前記第1の半導体柱の外周、且つ、前記半導体基板の上方に第3の層間絶縁層を形成する第3絶縁層形成工程と、
前記第1の導体層と前記第3の層間絶縁層を一組として形成される積層材料層を、前記半導体基板の上表面に垂直な方向に単層又は複数層形成する積層材料層形成工程と、
前記第1の層間絶縁層の側面と、前記第1の導体層及び前記第3の層間絶縁層の側面との間に形成された空間に、第2の層間絶縁層を充填する第2層間絶縁層充填工程と、
を備え、
前記第1の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第1の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれる、
ことを特徴とする柱状半導体メモリ装置の製造方法。
[付記12]
前記第1の層間絶縁層の側面に形成する前記第2の層間絶縁層を、前記積層材料層の上表面まで延在するように形成する、
ことを特徴とする付記11に記載の柱状半導体メモリ装置の製造方法。
[付記13]
前記第2の層間絶縁層の厚さを、前記第1の層間絶縁層に接する前記第2の層間絶縁層の厚さの1/2よりも長く形成する、
ことを特徴とする付記12に記載の柱状半導体メモリ装置の製造方法。
[付記14]
前記積層材料層形成工程の後、水素を含む雰囲気の下、熱処理を行う、
ことを特徴とする付記11に記載の柱状半導体メモリ装置の製造方法。
[付記15]
前記積層材料層形成工程の後、酸素を含む雰囲気の下、熱処理を行うことで、前記第1の導体層の側面表層に酸化絶縁層を形成する、
ことを特徴とする付記11に記載の柱状半導体メモリ装置の製造方法。
[付記16]
前記第1の半導体柱上に、前記マスク絶縁層に代えて、円錐台形状を有する円錐台状マスク絶縁層を形成する円錐台状マスク絶縁層形成工程と、
前記半導体基板の上表面に垂直方向から材料原子を入射するとともに、前記円錐台状マスク絶縁層側面における前記材料原子の堆積速度が、前記材料原子の剥離速度よりも小さい条件で前記材料原子を堆積させることで、前記積層材料層を前記半導体基板の上方に形成し、前記円錐台状マスク絶縁層上に、前記積層材料層と同種の材料層からなる円錐台形状の円錐台状積層材料層を形成する円錐台状積層材料層形成工程を有する、
ことを特徴とする付記11に記載の柱状半導体メモリ装置の製造方法。
[付記17]
前記積層材料層の上方において、前記第1の半導体柱の外周を囲むように第1のゲート絶縁層を形成する第1ゲート絶縁層形成工程と、
前記第1のゲート絶縁層の外周を囲むように第2の導体層を形成する第2導体層形成工程と、
前記第1の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第1の不純物領域を形成する第1不純物領域形成工程と、
前記積層材料層の下方に、前記第1の半導体柱の外周を囲むように第2のゲート絶縁層を形成する第2ゲート絶縁層形成工程と、
前記第2のゲート絶縁層の外周を囲むように第3の導体層を形成する第3導体層形成工程と、
前記積層材料層の前記第1の導体層を、ワード線配線金属層に接続する工程と、
前記第2の導体層を、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続する工程と、
前記第1の不純物領域を、コモンソース配線金属層、又はビット線配線金属層に接続する工程と、を有する、
ことを特徴とする付記11に記載の柱状半導体メモリ装置の製造方法。
[付記18]
前記積層材料層の下方において、前記第1の半導体柱の外周を囲むように第2のゲート絶縁層を形成する第2ゲート絶縁層形成工程と、
前記第2のゲート絶縁層の外周を囲む第3の導体層を形成する第3導体層形成工程と、
前記第3の導体層の下方、且つ、前記第1の半導体柱の底部に、前記第1の不純物領域と同じ導電型を有する第2の不純物領域を形成する第2不純物領域形成工程とを有し、
前記積層材料層の前記第1の導体層を、ワード線配線金属層に接続し、
前記第3の導体層を、ソース側選択ゲート配線金属層に接続し、
前記第2の不純物領域を、コモンソース配線金属層に接続し、
前記第3の導体層を、ドレイン側選択ゲート配線金属層に接続し、
前記第1の不純物領域を、ビット線配線金属層に接続することで、
前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
ことを特徴とする付記15に記載の柱状半導体メモリ装置の製造方法。
[付記19]
前記第1の半導体柱が形成されたメモリ素子領域の外周に、上面の高さが、前記第1の半導体柱の頂部の高さとほぼ一致する第1の外周部半導体領域を形成する第1外周部半導体領域形成工程と、
前記第1の外周部半導体領域に含まれる第2の外周部半導体領域に形成され、頂部の高さが、前記第1の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第2の導体層の底面の高さとほぼ一致する第2の半導体柱を形成する第2半導体柱形成工程と、
前記第2の半導体柱の外周を囲むように第3のゲート絶縁層を形成する第3ゲート絶縁層形成工程と、
前記第3のゲート絶縁層の外周を囲むように、前記半導体基板の垂直方向において、前記第2の導体層と上下端の高さがほぼ一致している第4の導体層を形成する第4導体層形成工程と、
前記第4の導体層の上方、且つ、前記第2の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第3の不純物領域を形成する第3不純物領域形成工程と、
前記第4の導体層の下方、且つ、前記第2の半導体柱の底部に形成された前記第3の不純物領域と同じ導電型を有する第4の不純物領域を形成する第4不純物領域形成工程を有し、
前記第3の不純物領域及び前記第4の不純物領域の一方がソースである場合に、他方がドレインであり、前記第3の不純物領域と、前記第4の不純物領域とによって挟まれた前記第2の半導体柱をチャネルとし、前記第4の導体層をゲートとするSGT(Surrounding Gate MOS Transistor)が形成される、
ことを特徴とする付記15に記載の柱状半導体メモリ装置の製造方法。
[付記20]
前記第1の外周部半導体領域上と、前記第1の外周部半導体領域の側面上と、前記メモリ素子領域にある前記第1の半導体柱の外周における前記半導体基板上とに、第4の層間絶縁層を形成する第4層間絶縁層形成工程と、
前記積層材料層を、前記第4の層間絶縁層上において、前記第1の半導体柱の外周を囲むように、且つ、前記第1の外周部半導体領域の側面まで延在するように形成し、
前記積層材料層の上面の高さが、前記第1の外周部半導体領域上にある前記第4の層間絶縁層の上面の高さとほぼ一致するように形成し、
前記第1の導体層の上表面に接続されたコンタクトホールを形成し、
前記コンタクトホールを介して、前記第1の導体層と前記ワード線配線金属層とを接続する、
ことを特徴とする付記19に記載の柱状半導体メモリ装置の製造方法。
BLa、BLb ビット線配線金属層
CSL コモンソース配線金属層(コモンソース線)
SGS ソース側選択ゲート配線金属層
SGD ドレイン側選択ゲート配線金属層
STS1、STS2 ソース側選択トランジスタ
STD1、STD2 ドレイン側選択トランジスタ
Vdd 電源配線金属層
Vss グランド配線金属層
Vin 入力配線金属層
Vout 出力配線金属層
WL1、WL2、WLn ワード線配線金属層
WT11、WT12、WT1n、WT21、WT22、WT2n メモリセル・トランジスタ
W1、W2、Wn ワード線
1、1a i層基板
2a、2b、2c、2d、8、12、2A、2B、2C、2D、46 Si3N4層
3a、3b、3c、3d、17、26a、26b レジスト層
4a、4b、4c、4d、48a、48b Si柱
5、5a、24a、24b、24d、52b、55a、55b N+層
6a、6b、6c、6d、9、10a、10b、10c、10d、11a、11b、11c、11d、13、15a1、15a2、15bn、15b1、15b2、15bn、15c1、15c2、15cn、15e1、15e2、15en、21、21a、23、23a、28、35a、35b、45、47a、47b、50、56、58 SiO2層
7、14a1、14a2、14an、14b1、14b2、14bn、14c1、14c2、14cn、14e1、14e2、14en、20、20a、20b ドープドSi層
16、16a、19、53 HfO2層
18a、18b、18c、18d 空間
29a、29b、29c、29d、57a、57b、57c、57d、59a、59b、59c、59d、59e、59f コンタクトホール
30a、30b 金属配線層
36 基板
37 円錐台状Si柱
38a1、38a2、38a3、39a1、39a2、39a3、39b1、39b2、39b3 堆積材料層
51a、51b P+層
54、54a、54b TiN層
t0、t1、t2、t3 時間
41a、41b、41c、41d 円錐台状積層材料層
42 メモリ素子領域
43a、43b 外周部i層
Claims (20)
- 半導体基板と、
前記半導体基板上において、前記半導体基板の表面に対して垂直な方向に延びる第1の半導体柱と、
前記第1の半導体柱の外周を囲むトンネル絶縁層と、
前記トンネル絶縁層の外周を囲むデータ電荷蓄積絶縁層と、
前記データ電荷蓄積絶縁層の外周を囲む第1の層間絶縁層と、
前記第1の層間絶縁層の外周を囲む第2の層間絶縁層と、
前記第2の層間絶縁層の外周を囲む第1の導体層と、
前記第1の導体層の上面又は下面に接するとともに、前記第2の層間絶縁層の外周を囲む第3の層間絶縁層と、
前記第1の導体層と前記第3の層間絶縁層とを一組とする積層材料層が、前記半導体基板の上表面に垂直な方向に単層又は複数層形成されており、
前記第2の層間絶縁層が、前記半導体柱と前記半導体柱に面した前記積層材料層の側面との間で前記積層材料層に対して垂直な方向に繋がり、且つ前記積層材料層のうち最上層の上表面まで延在しており、
前記第1の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第1の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれる、
ことを特徴とする柱状半導体メモリ装置。 - 前記積層材料層上にある前記第2の層間絶縁層の厚さが、前記第1の層間絶縁層に接する前記第2の層間絶縁層の厚さの1/2よりも長い、
ことを特徴とする請求項1に記載の柱状半導体メモリ装置。 - 前記トンネル絶縁層と、前記データ電荷蓄積絶縁層と、前記第1の層間絶縁層との、前記積層材料層に対して垂直な方向における上端位置が、前記積層材料層の上表面まで延在している前記第2の層間絶縁層の上表面位置とほぼ同じ高さである、
ことを特徴とする請求項1に記載の柱状半導体メモリ装置。 - 前記第2の層間絶縁層の前記積層材料層の上表面に延在している部位と、前記第1の導体層の上表面とが接している、
ことを特徴とする請求項1に記載の柱状半導体メモリ装置。 - 前記第1の導体層と前記第2の層間絶縁層の間に、酸化絶縁層が形成されている、
ことを特徴とする請求項1に記載の柱状半導体メモリ装置。 - 前記積層材料層が複数層形成されており、
前記積層材料層の上方に形成され、前記第1の半導体柱の外周を囲む第1のゲート絶縁層と、
前記第1のゲート絶縁層の外周を囲む第2の導体層と、
前記第1の半導体柱の頂部に形成された、ドナーまたはアクセプタ不純物を含む第1の不純物領域と、を有し、
前記積層材料層の前記第1の導体層が、ワード線配線金属層に接続され、
前記第2の導体層が、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続され、
前記第1の不純物領域が、コモンソース配線金属層、又はビット線配線金属層に接続され、
前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
ことを特徴とする請求項1に記載の柱状半導体メモリ装置。 - 前記積層材料層が複数層形成されており、
前記積層材料層の下方に形成され、前記第1の半導体柱の外周を囲む第2のゲート絶縁層と、
前記第2のゲート絶縁層の外周を囲む第3の導体層と、
前記積層材料層の下方、且つ、前記第1の半導体柱の底部に形成され、前記第1の不純物領域と同じ導電型を有する第2の不純物領域とを有し、
前記第3の導体層が、前記ソース側選択ゲート配線金属層に接続され、
前記第2の不純物領域が、前記コモンソース配線金属層に接続され、
前記第2の導体層が、前記ドレイン側選択ゲート配線金属層に接続され、
前記第1の不純物領域が、前記ビット線配線金属層に接続されることで、
前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
ことを特徴とする請求項6に記載の柱状半導体メモリ装置。 - 前記積層材料層の側面が、前記側面に対向する、前記第1の層間絶縁層の側面と接触することなく離間している、
ことを特徴とする請求項1に記載の柱状半導体メモリ装置。 - 前記第1の半導体柱が形成されたメモリ素子領域の外周部に、上面の高さが、前記第1の半導体柱の頂部の高さとほぼ一致するように形成された第1の外周部半導体領域と、
前記第1の外周部半導体領域に含まれる第2の外周部半導体領域に形成され、頂部の高さが、前記第1の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第2の導体層の底面の高さとほぼ一致している第2の半導体柱と、
前記第2の半導体柱の外周部を囲む第3のゲート絶縁層と、
前記第3のゲート絶縁層の外周を囲むように形成され、前記第2の導体層と上下端の高さがほぼ一致している第4の導体層と、
前記第4の導体層の上方、且つ前記第2の半導体柱の頂部に形成され、ドナー又はアクセプタ不純物を含む第3の不純物領域と、
前記第4の導体層の下方、且つ、前記第2の半導体柱の底部に形成され、前記第3の不純物領域と同じ導電型を有する第4の不純物領域と、を備え、
前記第3の不純物領域及び前記第4の不純物領域の一方がソースである場合に、他方がドレインであり、前記第3の不純物領域と、前記第4の不純物領域とによって挟まれた前記第2の半導体柱をチャネルとし、前記第4の導体層をゲートとするSGT(Surrounding Gate MOS Transistor)が形成されている、
ことを特徴とする請求項6に記載の柱状半導体メモリ装置。 - 前記半導体基板上において、前記第1の半導体柱の外周を囲むように形成されるとともに、前記第1の外周部半導体領域の側面及び上面まで延在した第4の層間絶縁層をさらに備え、
前記積層材料層は、前記第4の層間絶縁層上に形成され、
前記積層材料層の上表面の高さは、前記第1の外周部半導体領域上に存在する前記第4の層間絶縁層の上表面の高さとほぼ一致しており、
前記第1の外周部半導体領域の側面上端に上表面を有する前記積層材料層の前記第1の導体層の上表面に接続されたコンタクトホールをさらに備え、
前記コンタクトホールを介して、前記第1の導体層と前記ワード線配線金属層とが接続されている、
ことを特徴とする請求項9に記載の柱状半導体メモリ装置。 - 半導体基板上に、平面視円形のマスク絶縁層を形成するマスク絶縁層形成工程と、
前記マスク絶縁層をマスクとして用い、前記半導体基板をエッチングすることで、前記半導体基板上に、半導体柱を形成するとともに、前記半導体柱の側面を径方向内方に後退させることにより、第1の半導体柱を形成する第1半導体柱形成工程と、
前記第1の半導体柱の外周を囲むようにトンネル絶縁層を形成するトンネル絶縁層形成工程と、
前記トンネル絶縁層の外周を囲むようにデータ電荷蓄積絶縁層を形成するデータ電荷蓄積絶縁層形成工程と、
前記データ電荷蓄積絶縁層の外周を囲むように第1の層間絶縁層を形成する第1層間絶縁層形成工程と、
前記マスク絶縁層の上表面に垂直な方向から材料原子を入射することで、前記第1の半導体柱の外周、且つ、前記半導体基板の上方に第1の導体層を形成する第1導体層形成工程と、
前記マスク絶縁層の上表面に垂直な方向から、前記第1の導体層上に材料原子を入射することで、前記第1の半導体柱の外周、且つ、前記半導体基板の上方に第3の層間絶縁層を形成する第3層間絶縁層形成工程と、
前記第1の導体層と前記第3の層間絶縁層を一組として形成される積層材料層を、前記半導体基板の上表面に垂直な方向に単層又は複数層形成する積層材料層形成工程と、
前記第1の層間絶縁層の側面と、前記第1の導体層及び前記第3の層間絶縁層の側面との間に形成された空間に、第2の層間絶縁層を充填する第2層間絶縁層充填工程と、
を備え、
前記第1の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第1の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれる、
ことを特徴とする柱状半導体メモリ装置の製造方法。 - 前記第1の層間絶縁層の側面に形成する前記第2の層間絶縁層を、前記積層材料層のうち最上層の上表面まで延在するように形成する、
ことを特徴とする請求項11に記載の柱状半導体メモリ装置の製造方法。 - 前記第2の層間絶縁層の厚さを、前記第1の層間絶縁層に接する前記第2の層間絶縁層の厚さの1/2よりも長く形成する、
ことを特徴とする請求項12に記載の柱状半導体メモリ装置の製造方法。 - 前記積層材料層形成工程の後、水素を含む雰囲気の下、熱処理を行う、
ことを特徴とする請求項11に記載の柱状半導体メモリ装置の製造方法。 - 前記積層材料層形成工程の後、酸素を含む雰囲気の下、熱処理を行うことで、前記第1の導体層の側面表層に酸化絶縁層を形成する、
ことを特徴とする請求項11に記載の柱状半導体メモリ装置の製造方法。 - 前記第1の半導体柱上に、前記マスク絶縁層に代えて、円錐台形状を有する円錐台状マスク絶縁層を形成する円錐台状マスク絶縁層形成工程と、
前記半導体基板の上表面に垂直方向から材料原子を入射するとともに、前記円錐台状マスク絶縁層側面における前記材料原子の堆積速度が、前記材料原子の剥離速度よりも小さい条件で前記材料原子を堆積させることで、前記積層材料層を前記半導体基板の上方に形成し、前記円錐台状マスク絶縁層上に、前記積層材料層と同種の材料層からなる円錐台形状の円錐台状積層材料層を形成する円錐台状積層材料層形成工程を有する、
ことを特徴とする請求項11に記載の柱状半導体メモリ装置の製造方法。 - 前記積層材料層の上方において、前記第1の半導体柱の外周を囲むように第1のゲート絶縁層を形成する第1ゲート絶縁層形成工程と、
前記第1のゲート絶縁層の外周を囲むように第2の導体層を形成する第2導体層形成工程と、
前記第1の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第1の不純物領域を形成する第1不純物領域形成工程と、
前記積層材料層の下方に、前記第1の半導体柱の外周を囲むように第2のゲート絶縁層を形成する第2ゲート絶縁層形成工程と、
前記第2のゲート絶縁層の外周を囲むように第3の導体層を形成する第3導体層形成工程と、
前記積層材料層の前記第1の導体層を、ワード線配線金属層に接続する工程と、
前記第2の導体層を、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続する工程と、
前記第1の不純物領域を、コモンソース配線金属層、又はビット線配線金属層に接続する工程と、を有する、
ことを特徴とする請求項11に記載の柱状半導体メモリ装置の製造方法。 - 前記積層材料層の下方において、前記第1の半導体柱の外周を囲むように第2のゲート絶縁層を形成する第2ゲート絶縁層形成工程と、
前記第2のゲート絶縁層の外周を囲む第3の導体層を形成する第3導体層形成工程と、
前記第3の導体層の下方、且つ、前記第1の半導体柱の底部に、前記第1の不純物領域と同じ導電型を有する第2の不純物領域を形成する第2不純物領域形成工程とを有し、
前記積層材料層の前記第1の導体層を、ワード線配線金属層に接続し、
前記第3の導体層を、ソース側選択ゲート配線金属層に接続し、
前記第2の不純物領域を、コモンソース配線金属層に接続し、
前記第3の導体層を、ドレイン側選択ゲート配線金属層に接続し、
前記第1の不純物領域を、ビット線配線金属層に接続することで、
前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
ことを特徴とする請求項17に記載の柱状半導体メモリ装置の製造方法。 - 前記第1の半導体柱が形成されたメモリ素子領域の外周に、上面の高さが、前記第1の半導体柱の頂部の高さとほぼ一致する第1の外周部半導体領域を形成する第1外周部半導体領域形成工程と、
前記第1の外周部半導体領域に含まれる第2の外周部半導体領域に形成され、頂部の高さが、前記第1の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第2の導体層の底面の高さとほぼ一致する第2の半導体柱を形成する第2半導体柱形成工程と、
前記第2の半導体柱の外周を囲むように第3のゲート絶縁層を形成する第3ゲート絶縁層形成工程と、
前記第3のゲート絶縁層の外周を囲むように、前記半導体基板の垂直方向において、前記第2の導体層と上下端の高さがほぼ一致している第4の導体層を形成する第4導体層形成工程と、
前記第4の導体層の上方、且つ、前記第2の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第3の不純物領域を形成する第3不純物領域形成工程と、
前記第4の導体層の下方、且つ、前記第2の半導体柱の底部に形成された前記第3の不純物領域と同じ導電型を有する第4の不純物領域を形成する第4不純物領域形成工程を有し、
前記第3の不純物領域及び前記第4の不純物領域の一方がソースである場合に、他方がドレインであり、前記第3の不純物領域と、前記第4の不純物領域とによって挟まれた前記第2の半導体柱をチャネルとし、前記第4の導体層をゲートとするSGT(Surrounding Gate MOS Transistor)が形成される、
ことを特徴とする請求項17に記載の柱状半導体メモリ装置の製造方法。 - 前記第1の外周部半導体領域上と、前記第1の外周部半導体領域の側面上と、前記メモリ素子領域にある前記第1の半導体柱の外周における前記半導体基板上とに、第4の層間絶縁層を形成する第4層間絶縁層形成工程と、
前記積層材料層を、前記第4の層間絶縁層上において、前記第1の半導体柱の外周を囲むように、且つ、前記第1の外周部半導体領域の側面まで延在するように形成し、
前記積層材料層の上面の高さが、前記第1の外周部半導体領域上にある前記第4の層間絶縁層の上面の高さとほぼ一致するように形成し、
前記第1の導体層の上表面に接続されたコンタクトホールを形成し、
前記コンタクトホールを介して、前記第1の導体層と前記ワード線配線金属層とを接続する、
ことを特徴とする請求項19に記載の柱状半導体メモリ装置の製造方法。
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