TWI773073B - 形成微電子裝置之方法、以及相關之微電子裝置及電子系統 - Google Patents

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TWI773073B
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庫諾 R 派瑞克
帕洛 泰莎瑞爾
合田晃
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Abstract

一種微電子裝置包含一記憶體陣列區、一控制邏輯區及一額外控制邏輯區。該記憶體陣列區包含：一堆疊結構，其包含豎直交替之導電結構與絕緣結構；及位於該堆疊結構內的記憶體胞元之豎直延伸串。該控制邏輯區下伏於該堆疊結構，且包含經組態以實現記憶體胞元之該等豎直延伸串的控制操作之一部分的控制邏輯裝置。該額外控制邏輯區上覆於該堆疊結構，且包含經組態以實現記憶體胞元之該等豎直延伸串的該等控制操作之一額外部分的額外控制邏輯裝置。亦描述形成一微電子裝置之方法、以及額外微電子裝置及電子系統。

Description

形成微電子裝置之方法、以及相關之微電子裝置及電子系統
在各種實施例中，本公開大體上係關於微電子裝置設計及製造之領域。更特定言之，本公開係關於形成微電子裝置之方法，且係關於相關之微電子裝置及電子系統。
微電子裝置設計者常常需要藉由減小個別特徵之尺寸且藉由減小相鄰特徵之間的分隔距離來提高微電子裝置內的特徵之整合或密度的位準。另外，微電子裝置設計者常常需要設計不僅緊湊而且提供效能優勢以及簡化設計的架構。
微電子裝置之一個實例係記憶體裝置。記憶體裝置通常經提供為電腦或電子裝置中之內部積體電路。存在許多類型之記憶體裝置，包括(但不限於)非揮發性記憶體裝置(例如，反及閘快閃記憶體裝置)。增大非揮發性記憶體裝置中之記憶體密度的一種方式係利用豎直記憶體陣列(亦被稱作「三維(3D)記憶體陣列」)架構。習知豎直記憶體陣列包括豎直記憶體串，其延伸穿過包括具有導電結構與介電材料之層疊的一或多個疊(例如，堆疊結構)中的開口。每一豎直記憶體串可包括至少一個選擇裝置，其串聯耦接至豎直堆疊之記憶體胞元的串聯組合。相較於運用習知平坦(例如，二維)電晶體配置之結構，此組態藉由在晶粒上向上(例如，豎直地)建構陣列來准許較大數目個開關裝置(例如，電晶體)被定位在一晶粒區域單位中(亦即，所消耗的活性表面之長度及寬度)。
下伏於記憶體裝置(例如，非揮發性記憶體裝置)之記憶體陣列的基底控制邏輯結構內的控制邏輯裝置已被用以控制記憶體裝置之記憶體胞元上的操作(例如，存取操作、讀取操作、寫入操作)。控制邏輯裝置之總成可經提供為憑藉佈線及互連結構與記憶體陣列之記憶體胞元電連通。然而，用於在基底控制邏輯結構上方形成記憶體陣列的處理條件(例如，溫度、壓力、材料)可限制基底控制邏輯結構內的控制邏輯裝置之組態及性能。另外，用於基底控制邏輯結構內的不同控制邏輯裝置之數量、尺寸及配置亦可不合需要地妨礙記憶體裝置之大小(例如，水平覆蓋面積)的減小，及/或記憶體裝置之性能的改良(例如，較快記憶體胞元接通/斷開速度、下臨限值切換電壓要求、較快資料傳送速率、較低功率消耗)。
因此，需要形成微電子裝置(例如，記憶體裝置，諸如反及閘快閃記憶體裝置)之新方法，以及新的微電子裝置及電子系統。
在一些實施例中，一種微電子裝置包含一記憶體陣列區、一控制邏輯區及一額外控制邏輯區。該記憶體陣列區包含：一堆疊結構，其包含豎直交替之導電結構與絕緣結構；及位於該堆疊結構內的記憶體胞元之豎直延伸串。該控制邏輯區下伏於該堆疊結構，且包含經組態以實現記憶體胞元之該等豎直延伸串的控制操作之一部分的控制邏輯裝置。該額外控制邏輯區上覆於該堆疊結構，且包含經組態以實現記憶體胞元之該等豎直延伸串的該等控制操作之一額外部分的額外控制邏輯裝置。
在額外實施例中，一種形成一微電子裝置之方法包含形成一第一微電子裝置結構，其包含一控制邏輯區及位於該控制邏輯區上方之一記憶體陣列區。該控制邏輯區包含該等控制邏輯裝置。該記憶體陣列區包含：一堆疊結構，其包含豎直交替之導電結構與絕緣結構；及位於該堆疊結構內的記憶體胞元之豎直延伸串。一第二微電子裝置結構形成為包含一額外控制邏輯區，其包含額外控制邏輯裝置。該第一微電子裝置結構附接至該第二微電子裝置結構，使得該堆疊結構豎直插入於該控制邏輯區與該額外控制邏輯區之間。
在另外實施例中，一種微電子裝置包含一記憶體陣列區、第一導電墊結構、第二導電墊結構及一控制邏輯區。該記憶體陣列區包含：一堆疊結構，其包含導電結構與絕緣結構之一豎直交替序列；及位於該堆疊結構內的記憶體胞元之豎直延伸串。該等第一導電墊結構下伏於該記憶體陣列區之該堆疊結構。該等第二導電墊結構下伏於該等第一導電墊結構。該控制邏輯區下伏於該等第二導電墊結構且包含控制邏輯裝置，其包含CMOS電路系統。
在另外其他實施例中，一種形成一微電子裝置之方法包含：形成一第一微電子裝置結構，其包含一控制邏輯區，該控制邏輯區包含控制邏輯裝置。將一第二微電子裝置結構形成為包含一基底結構，及位於該基底結構上之一記憶體陣列區。該記憶體陣列區包含：一堆疊結構，其包含豎直交替之導電結構與絕緣結構；及位於該堆疊結構內的記憶體胞元之豎直延伸串。自該第二微電子裝置結構移除該基底結構。將該第二微電子裝置結構之一剩餘部分附接至該第一微電子裝置結構，使得該第一微電子裝置結構之該控制邏輯區下伏於該第二微電子裝置結構之該記憶體陣列區。
在另外其他實施例中，一種電子系統包含一輸入裝置、一輸出裝置、可操作地耦接至該輸入裝置及該輸出裝置之一處理器裝置，及可操作地耦接至該處理器裝置之一記憶體裝置。該記憶體裝置包含一堆疊結構、位於該堆疊結構內之記憶體胞元的豎直延伸串、包含下伏於該堆疊結構的CMOS電路系統之控制邏輯裝置，及包含上覆於該堆疊結構的額外CMOS電路系統的額外控制邏輯裝置。該堆疊結構包含層疊，其各自包含一導電結構及豎直鄰近該導電結構之一絕緣結構。該等控制邏輯裝置經組態以實現記憶體胞元之該等豎直延伸串的控制操作之一部分。該等額外控制邏輯裝置相比該等控制邏輯裝置具有相對較低的操作電壓要求，且經組態以實現記憶體胞元之該等豎直延伸串的該等控制操作之一額外部分。
優先權主張
本申請案主張2020年1月14日申請的美國專利申請案第16/742,485號「METHODS OF FORMING MICROELECTRONIC DEVICES, AND RELATED MICROELECTRONIC DEVICES AND ELECTRONIC SYSTEMS」之申請日的權益。
下文描述提供諸如材料組成及處理條件(例如，溫度、壓力、流動速率等)的特定細節，以便提供本公開之實施例的充分描述。然而，一般熟習此項技術者將理解可在不採用此等特定細節的情況下實踐本公開之實施例。實際上，本公開之實施例可結合行業中採用之習知系統與方法而實踐。另外，下文詳細地描述瞭解本公開之實施例所必需的僅僅彼等製程組件及動作。一般熟習此項技術者將理解一些製程組件(例如，管線、線濾波器、閥、溫度偵測器、流程偵測器、壓力偵測器及其類似者)為本文所固有地公開，且添加各種習知製程組件及動作將根據本公開。此外，下文所提供之描述並不形成用於製造微電子裝置之完整過程流。下文描述之結構未形成完整微電子裝置。可藉由習知製造技術執行額外動作以自結構形成完整微電子裝置。
本文中呈現之圖式僅僅出於說明之目的，且並不意圖為任何特定材料、組件、結構、裝置或系統的實際視圖。預期圖示的形狀因(例如)製造技術及/或公差所致的變化。因此，本文中所描述之實施例不應解釋為限於如所說明之特定形狀或區，但包括由於例如製造造成的形狀偏差。舉例而言，經說明或描述為盒狀的區可具有粗略及/或非線性特徵，且經說明或描述為圓形的區可包括一些粗略及/或線性特徵。此外，所說明之銳角可圓化，且反之亦然。因此，圖中所說明之區在本質上係示意性的，且其形狀並不意欲說明區之精確形狀，且並不限制本申請專利範圍之範疇。圖式未必按比例。另外，圖式之間共同之元件可保持相同數字名稱。
如本文所使用，「記憶體裝置」意謂且包括呈現(但不限於)記憶體功能性之微電子裝置。
如本文所使用，術語「經組態」指至少一個結構及至少一個設備中之一或多者以預定方式促進該結構及該設備中之一或多者之操作的大小、形狀、材料組成、定向及配置。
如本文所使用，術語「豎直」、「縱向」、「水平」及「側向」參考結構之主要平面，且未必由地球之重力場界定。「水平」或「橫向」方向為實質上平行於結構之主要平面的方向，而「豎直」或「縱向」方向為實質上垂直於結構之主要平面的方向。結構之主要平面係由與結構之其他表面相比具有相對較大面積的結構之表面界定。
如本文所使用，描述為彼此「相鄰」之特徵(例如，區、結構、裝置)意謂且包括經定位彼此最接近(例如，最靠近)的所公開標識(或多個標識)的特徵。未匹配「相鄰」特徵之所公開標識(或多個標識)的額外特徵(例如，額外區、額外結構、額外裝置)可安置於「相鄰」特徵之間。換言之，「相鄰」特徵可直接定位為彼此鄰近，使得「相鄰」特徵之間未插入其他特徵；或「相鄰」特徵可間接定位為彼此鄰近，使得具有除與至少一個「相鄰」特徵相關聯之彼標識之外的一標識的至少一個特徵定位於「相鄰」特徵之間。因此，描述為彼此「豎直相鄰」之特徵意謂且包括經定位彼此豎直最接近(例如，豎直最靠近)的所公開標識(或多個標識)之特徵。此外，描述為彼此「水平相鄰」之特徵意謂且包括經定位彼此水平最接近(例如，水平最靠近)的所公開標識(或多個標識)之特徵。
如本文所使用，空間相對術語(諸如「在...下方」、「在下方」、「下部」、「底部」、「在上方」、「上部」、「頂部」、「前方」、「後面」、「左側」、「右側」及類似者)為易於描述可用於描述一個元件或特徵與如圖式中所說明之另一(些)元件或特徵的關係。除非另外說明，否則除圖式中所描繪之定向外，空間相對術語意欲涵蓋材料之不同定向。舉例而言，若在圖式中之材料經反轉，則描述為「低於其他元件或特徵」或「在其他元件或特徵下方」或「其他元件或特徵下方」或「在其他元件或特徵底部」的元件接著將「高於其他元件或特徵」或「在其他元件或特徵頂部」而定向。因此，術語「低於」可涵蓋高於及低於之定向兩者，此取決於使用術語之情況，其將為一般熟習此項技術者所顯而易見。材料可以其他方式定向(例如，旋轉90度、反轉、翻轉)且本文中使用之空間相對描述詞相應地進行解譯。
如本文中所使用，單數形式「一」以及「該」同樣意欲包括複數形式，除非上下文另外明確指示。
如本文中所使用，「及/或」包括相關聯所列項目中之一或多者之任何及所有組合。
如本文所使用，術語「實質上」參考給定參數、性質或條件，意謂且包括一般熟習此項技術者將在一定程度上理解給定參數、性質或條件符合一程度之差異(諸如在可接受的製造公差內)。憑藉實例，取決於實質上滿足的特定參數、屬性或條件，參數、屬性或條件可滿足至少百分之90.0、滿足至少百分之95.0、滿足至少百分之99.0、滿足至少百分之99.9，或滿足甚至百分之100.0。
如本文所使用，指特定參數之數值的「約」或「大致」包括該數值，且一般熟習此項技術者應瞭解的自該數值的變化程度位於該特定參數之可接受公差內。舉例而言，指代一數值的「約」或「大致」可包括處於自該數值之百分之90.0至百分之110.0之範圍內的額外數值，諸如處於自該數值之百分之95.0至百分之105.0之範圍內、處於自該數值之百分之97.5至百分之102.5之範圍內、處於自該數值之百分之99.0至百分之101.0之範圍內、處於自該數值之百分之99.5至百分之100.5之範圍內，或處於自該數值之百分之99.9至百分之100.1之範圍內。
如本文所使用，「導電材料」意謂且包括導電材料，諸如金屬(例如，鎢(W)、鈦(Ti)、鉬(Mo)、鈮(Nb)、釩(V)、鉿(Hf)、鉭(Ta)、鉻(Cr)、鋯(Zr)、鐵(Fe)、釕(Ru)、鋨(Os)、鈷(Co)、銠(Rh)、銥(Ir)、鎳(Ni)、鈀(Pa)、鉑(Pt)、銅(Cu)、銀(Ag)、金(Au)、鋁(Al)、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe及Ni基合金、Co及Ni基合金、Fe及Co基合金、Co及Ni及Fe基合金、Al基合金、Cu基合金、鎂(Mg)基合金、Ti基合金、鋼、低碳鋼、不鏽鋼)、含有導電性金屬之材料(例如，導電性金屬氮化物、導電性金屬矽化物、導電性金屬碳化物、導電性金屬氧化物)，及導電摻雜半導體材料(例如，導電摻雜多晶矽、導電摻雜鍺(Ge)、導電摻雜矽鍺(SiGe))中之一或多者。另外，「導電結構」意謂且包括由導電材料形成且包括導電材料之結構。
如本文所使用，「絕緣材料」意謂且包括電絕緣材料，諸如至少一個介電氧化物材料(例如，氧化矽(SiOx )、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽玻璃、氟矽酸鹽玻璃、氧化鋁(AlOx )、氧化鉿(HfOx )、氧化鈮(NbOx )、三氧化鈦(TiOx )、鋯氧化物(ZrOx )、氧化鉭(TaOx )及氧化鎂(MgOx )中之一或多者)、至少一個介電氮化物材料(例如，氮化矽(SiNy ))、至少一個介電氮氧化物材料(例如，氮氧化矽(SiOx Ny ))，及至少一個介電羧基氮化物材料(例如，羧基氮化矽(SiOx Cz Ny ))中之一或多者。本文中包含「x」、「y」及「z」中之一或多者的化學式(例如SiOx 、AlOx 、HfOx 、NbOx 、TiOx 、SiNy 、SiOx Ny 、SiOx Cz Ny )表示含有一個元素之「x」個原子、另一元素之「y」個原子，及針對另一元素之每一原子的額外元素(若存在)之「z」個原子的平均比的材料(例如，Si、Al、Hf、Nb、Ti)。由於化學式表示相對原子比且並非嚴格的化學結構，因此絕緣材料可包含一或多個化學計量化合物及/或一或多個非化學計量化合物，且「x」、「y」及「z」(若存在)之值可為整數或可為非整數。如本文所使用，術語「非化學計量化合物」意謂且包括具有不可表示為定義明確的自然數之比，且違反定比定律的元素成分之化合物。另外，「絕緣結構」意謂且包括由絕緣材料形成且包括絕緣材料之結構。
圖1A至圖1D為說明一種形成微電子裝置(例如，記憶體裝置，諸如3D NAND快閃記憶體裝置)之方法的實施例的簡化部分橫截面視圖。運用下文所提供之描述，一般熟習此項技術者將容易地顯而易見，本文中參考圖1A至圖1D所描述之方法及結構可用於各種裝置及電子系統中。
參看圖1A，第一微電子裝置結構100 (例如，第一晶粒)可形成為包括第一控制邏輯區102、豎直地位於第一控制邏輯區102上方(例如，在Z方向上)並與其電連通的記憶體陣列區104，及豎直地位於記憶體陣列區104上方並與其電連通的第一互連件區106。換言之，記憶體陣列區104可豎直插入於第一控制邏輯區102與第一互連件區106之間，且與該第一控制邏輯區及該第一互連件區電連通。第一控制邏輯區102及第一互連件區106可至少部分(例如，實質上)水平定位於第一微電子裝置結構100之記憶體陣列區104的水平邊界內(例如，在X方向及與X方向正交的另一水平方向上)。
第一微電子裝置結構100之第一控制邏輯區102包括第一半導電基底結構108、第一閘極結構111、第一佈線結構110及第一互連件結構112。第一半導電基底結構108之部分、第一閘極結構111、第一佈線結構110及第一互連件結構112形成第一控制邏輯區102之各種第一控制邏輯裝置113，如在下文更詳細地描述。
第一控制邏輯區102之第一半導電基底結構108 (例如，第一半導電晶圓)包含基底材料或建構，其上形成第一微電子裝置結構100之額外材料及結構。第一半導電基底結構108可包含半導電結構(例如，半導電晶圓)或位於支撐結構上之基底半導電材料。舉例而言，第一半導電基底結構108可包含習知矽基板(例如，習知矽晶圓)，或包含半導電材料之另一大塊基板。如本文所使用，術語「大塊基板」意謂且不僅包括矽基板，且亦包括絕緣層上矽(SOI)基板(諸如藍寶石上矽(SOS)基板及玻璃上矽(SOG)基板)、基底半導電基座上的矽磊晶層，及由一或多個半導電材料形成且包含該一或多個半導電材料(例如，矽材料中之一或多者，諸如單晶矽或多晶矽；矽-鍺；鍺；砷化鎵；氮化鎵；及磷化銦)的其他基板。在一些實施例中，第一半導電基底結構108包含矽晶圓。另外，第一半導電基底結構108可包括形成於其中及/或其上的不同層、結構及/或區。舉例而言，第一半導電基底結構108可包括導電摻雜區及未摻雜區。導電摻雜區可例如用作第一控制邏輯區102之第一控制邏輯裝置113的電晶體的源極區及汲極區；且未摻雜區可例如用作第一控制邏輯裝置113之電晶體的通道區。
如圖1A中所展示，第一半導電基底結構108可視情況進一步包括一或多個填充通孔109 (例如，填充矽通孔(TSV))，其至少部分(例如，不完全、完全)豎直延伸經過該第一半導電基底結構。若存在，填充通孔109可至少部分(例如，實質上)填充有導電材料。填充通孔109可用以促進位於第一半導電基底結構108之第一側面(例如，前側、頂側)處的第一微電子裝置結構100之一或多個組件與待提供於第一半導電基底結構108之第二相反側(例如，背側、底側)處的額外組件(例如，一或多個結構及/或裝置)之間的電連接，如在下文更詳細地描述。在額外實施例中，可自第一半導電基底結構108省略填充通孔109 (例如，不存在)。
繼續參考圖1A，第一微電子裝置結構100之第一控制邏輯區102的第一閘極結構111可豎直地上覆於第一半導電基底結構108之部分。第一閘極結構111可個別地在第一微電子裝置結構100之第一控制邏輯區102內的第一控制邏輯裝置113之電晶體之間水平延伸，且藉由該等電晶體使用。第一閘極結構111可由導電材料形成且包括導電材料。閘極介電材料(例如，介電氧化物)可豎直插入(例如，在Z方向上)於第一閘極結構111與電晶體之通道區(例如，第一半導電基底結構108內)之間。
如圖1A中所展示，第一佈線結構110可豎直(例如，在Z方向上)上覆於第一半導電基底結構108。第一佈線結構110可憑藉第一互連件結構112電連接至第一半導電基底結構108。第一互連件結構112之部分可豎直延伸於第一佈線結構110之部分之間，且與該部分電耦接，且第一互連件結構112之其他者可豎直延伸於第一半導電基底結構108之區(例如，導電摻雜區，諸如源極區及汲極區)與第一佈線結構110中之一或多者之間，且將該等區電耦接至該一或多者。第一佈線結構110及第一互連件結構112可各自個別地由導電材料形成且包括導電材料。
如先前所提及，第一半導電基底結構108之部分(例如，充當源極區及汲極區之導電摻雜區，充當通道區之未摻雜區)、第一閘極結構111、第一佈線結構110及第一互連件結構112形成第一控制邏輯區102之各種第一控制邏輯裝置113。第一控制邏輯裝置113可經組態以控制第一微電子裝置結構100之其他組件的各種操作，諸如第一微電子裝置結構100之記憶體陣列區104內的組件。相對於包括於一或多個額外控制邏輯區中之額外控制邏輯裝置(例如，第二控制邏輯裝置)，可選擇包括於第一控制邏輯區102中之第一控制邏輯裝置113，其待包括於包括第一微電子裝置結構100及一或多個額外微電子裝置結構的總成中，如在下文更詳細地描述。包括於第一控制邏輯區102中之第一控制邏輯裝置113的組態可不同於包括於額外控制邏輯區中之額外控制邏輯裝置的組態。在一些實施例中，包括於額外控制邏輯區中之額外控制邏輯裝置包含採用相對較高性能控制邏輯電路系統(例如，相對較高性能互補金屬氧化物半導體(CMOS)電路系統)之相對較高性能控制邏輯裝置；及包括於第一控制邏輯區102中之第一控制邏輯裝置113採用相對較低性能控制邏輯電路系統(例如，額外CMOS電路系統)。額外控制邏輯區內的額外控制邏輯裝置可例如經組態以在小於或等於(例如，小於)約1.4伏特(V)之施加電壓下操作，諸如處於約0.7 V至約1.4 V之範圍內(例如，約0.7 V至約1.3 V、約0.7 V至約1.2 V、約0.9 V至約1.2 V、約0.95 V至約1.15 V、或約1.1V)；且第一控制邏輯區102內的第一控制邏輯裝置113可經組態以在高於額外控制邏輯區內之額外控制邏輯裝置的較高操作電壓的施加電壓下操作，諸如在大於約1.2 V (例如，大於或等於約1.3 V、大於或等於約1.4V)的施加電壓下。
作為非限制性實例，包括於第一微電子裝置結構100之第一控制邏輯區102內的第一控制邏輯裝置113可包括電荷泵(例如，VCCP 電荷泵、VNEGWL 電荷泵、DVC2電荷泵)、延遲鎖定迴路(DLL)電路系統(例如，環狀振盪器)、汲極供應電壓(Vdd )調節器、串驅動器、頁緩衝區及各種晶片/疊控制電路系統中的一或多者(例如，每一者)。作為另一非限制性實例，第一控制邏輯裝置113可包括經組態以控制第一微電子裝置結構100之記憶體陣列區104內的陣列(例如，記憶體元件陣列、存取裝置陣列)之行操作的裝置，諸如解碼器(例如，本端疊解碼器、行解碼器)、感測放大器(例如，均衡(EQ)放大器、隔離(ISO)放大器、NMOS感測放大器(NSA)、PMOS感測放大器(PSA))、維修電路系統(例如，行維修電路系統)、I/O裝置(例如，本端I/O裝置)、記憶體測試裝置、陣列多工器(MUX)及誤差檢查與校正(ECC)裝置中之一或多者(例如，每一者)。作為一另外非限制性實例，第一控制邏輯裝置113可包括經組態以控制第一微電子裝置結構100之記憶體陣列區104內的陣列(例如，記憶體元件陣列、存取裝置陣列)之列操作的裝置，諸如解碼器(例如，本端疊解碼器、列解碼器)、驅動器(例如，字線(WL)驅動器)、維修電路系統(例如，列維修電路系統)、記憶體測試裝置、MUX、ECC裝置及自再新/損耗調平裝置中之一或多者(例如，每一者)。
第一微電子裝置結構100之記憶體陣列區104可包括堆疊結構116、線結構124 (例如，數位線結構、位元線結構)，及線接點結構126。如圖1A中所展示，線結構124可豎直(例如，在Z方向上)上覆於堆疊結構116，且可憑藉線接點結構126電連接至堆疊結構116內的結構(例如，柱結構，諸如胞元柱結構；填充通孔，諸如填充有導電材料之穿孔)。線接點結構126可豎直延伸於個別線結構124與堆疊結構116內的個別結構之間且電耦接至該等結構。線結構124及線接點結構126可各自個別地由導電材料形成且包括導電材料。
記憶體陣列區104之堆疊結構116包括配置於層疊118中之導電結構120與絕緣結構122的豎直交替(例如，在Z方向上)序列。堆疊結構116之層疊118中之每一者可包括導電結構120中之至少一者，其豎直鄰近絕緣結構122中之至少一者。在一些實施例中，導電結構120由鎢(W)形成且包括鎢，且絕緣結構122由二氧化矽(SiO2 )形成且包括二氧化矽。堆疊結構116之層疊118的導電結構120及絕緣結構122可各自個別地為實質上平坦的，且可各自個別地表現所要厚度。
如圖1A中所展示，至少一個深接點結構128可豎直延伸穿過堆疊結構116。深接點結構128可經組態及定位以將豎直地上覆於堆疊結構116的第一微電子裝置結構100之一或多個組件與豎直地下伏於堆疊結構116的第一微電子裝置結構100之一或多個組件電連接。深接點結構128可由導電材料形成且包括導電材料。
記憶體陣列區104進一步包括位於堆疊結構116上、上方及/或內的額外結構及/或裝置。作為非限制性實例，記憶體陣列區104包括豎直延伸穿過堆疊結構116之胞元柱結構。胞元柱結構可各自個別地包括至少部分由一或多個電荷儲存結構(例如，電荷收集結構，諸如包含氧化物-氮化物-氧化物(「ONO」)材料的電荷收集結構；浮動閘極結構)包圍的半導電柱(例如，多晶矽柱、矽-鍺柱)。胞元柱結構與堆疊結構116之層疊118之導電結構120的交叉點可界定第一微電子裝置結構100之記憶體陣列區104內的彼此串聯耦接之記憶體胞元的豎直延伸串。在一些實施例中，在堆疊結構116之每一層疊118內形成於導電結構120與胞元柱結構之交叉點處的記憶體胞元包含所謂的「MONOS」(金屬-氧化物-氮化物-氧化物-半導體)記憶體胞元。在額外實施例中，記憶體胞元包含所謂的「TANOS」(氮化鉭-氧化鋁-氮化物-氧化物-半導體)記憶體胞元，或所謂的「BETANOS」(經頻帶/阻障工程設計之TANOS)記憶體胞元，其中每一者為MONOS記憶體胞元之子集。在另外實施例中，記憶體胞元包含所謂的「浮動閘極」記憶體胞元，其包括浮動閘極(例如，金屬性浮動閘極)作為電荷儲存結構。浮動閘極可水平插入於胞元柱結構之中心結構與堆疊結構116之不同層疊118的導電結構120之間。
如圖1A中所展示，第一微電子裝置結構100之記憶體陣列區104的組件可憑藉第一墊結構114及第二互連件結構130電連接至第一微電子裝置結構100之第一控制邏輯區102的組件(例如，諸如第一佈線結構110之結構；諸如第一控制邏輯裝置113之裝置)。舉例而言，記憶體陣列區104之組件(例如，結構、裝置)可落於第一墊結構114上，且第二互連件結構130可豎直延伸於第一墊結構114與第一控制邏輯區102之各種組件之間且將其電連接。第一墊結構114及第二互連件結構130可各自個別地由導電材料形成且包括導電材料。
繼續參考圖1A，第一微電子裝置結構100之第一互連件區106可包括第二佈線結構132及第一接合墊結構136。第二佈線結構132可豎直地上覆於記憶體陣列區104之線結構124且電連接至該等線結構，且第一接合墊結構136可豎直地上覆於第二佈線結構132且電連接至該等第二佈線結構。如圖1A中所展示，第三互連件結構134可豎直延伸於第二佈線結構132與線結構124之間且將其電連接，且第四互連件結構138可豎直延伸於第二佈線結構132與第一接合墊結構136之間且將其電連接。第二佈線結構132、第三互連件結構134、第一接合墊結構136及第四互連件結構138可各自個別地由導電材料形成且包括導電材料。在一些實施例中，第二佈線結構132由Al形成且包括Al，且第一接合墊結構136由Cu形成且包括Cu。
接下來參考圖1B，第二微電子裝置結構150 (例如，小晶片)可形成為包括第二控制邏輯區152及豎直地位於第二控制邏輯區152上方並與其電連通的第二互連件區154。第二微電子裝置結構150可經組態以耦接至第一微電子裝置結構100，如在下文更詳細地描述。
第二微電子裝置結構150之第二控制邏輯區152可包括第二半導電基底結構156、第二閘極結構157、第三佈線結構162及第五互連件結構160。第二半導電基底結構156之部分、第二閘極結構157、第三佈線結構162及第五互連件結構160形成第二控制邏輯區152之各種第二控制邏輯裝置163，如在下文更詳細地描述。
第二控制邏輯區152之第二半導電基底結構156 (例如，第二半導電晶圓)包含基底材料或建構，其上形成有第二微電子裝置結構150之額外材料及結構。第二半導電基底結構156可包含半導電結構(例如，半導電晶圓)或位於支撐結構上之基底半導電材料。舉例而言，第二半導電基底結構156可包含習知矽基板(例如，習知矽晶圓)，或包含半導電材料之另一大塊基板。在一些實施例中，第二半導電基底結構156包含矽晶圓。另外，第二半導電基底結構156可包括形成於其中及/或其上的一或多個層、結構及/或區。舉例而言，第二半導電基底結構156可包括導電摻雜區及未摻雜區。導電摻雜區可例如用作第二控制邏輯區152之第二控制邏輯裝置163的電晶體的源極區及汲極區；且未摻雜區可例如用作第二控制邏輯裝置163之電晶體的通道區。
如圖1B中所展示，第二半導電基底結構156可進一步包括至少部分(例如，不完全、完全)豎直延伸穿過其中的一或多個額外填充通孔158 (例如，額外填充TSV)。額外填充通孔158可至少部分(例如，實質上)填充有導電材料。額外填充通孔158可用以促進位於第二半導電基底結構156之第一側面(例如，前側、頂側)處的第二微電子裝置結構150之一或多個組件與待提供於第二半導電基底結構156之第二相反側(例如，背側、底側)處的額外組件(例如，一或多個結構及/或裝置)之間的電連接，如在下文更詳細地描述。
繼續參考圖1B，第二微電子裝置結構150之第二控制邏輯區152之第二閘極結構157可豎直地上覆於第二半導電基底結構156之部分。第二閘極結構157可在第二微電子裝置結構150之第二控制邏輯區152內個別地水平延伸於第二控制邏輯裝置163之電晶體之間，且藉由該等電晶體使用。第二閘極結構157可由導電材料形成且包括導電材料。閘極介電材料(例如，介電氧化物)可豎直插入(例如，在Z方向上)於第二閘極結構157與電晶體之通道區(例如，第二半導電基底結構156內)之間。
如圖1B中所展示，第三佈線結構162可豎直地(例如，在Z方向上)上覆於第二半導電基底結構156。第三佈線結構162可憑藉第五互連件結構160電連接至第二半導電基底結構156。第五互連件結構160之部分可豎直延伸於第三佈線結構162之部分之間且將其電耦接，且第五互連件結構160之其他者可豎直延伸於第二半導電基底結構156之區(例如，導電摻雜區，諸如源極區及汲極區)與第三佈線結構162中之一或多者之間且將其電耦接。第三佈線結構162及第五互連件結構160可各自個別地由導電材料形成且包括導電材料。
如先前所提及，第二半導電基底結構156之部分(例如，充當源極區及汲極區之導電摻雜區，充當通道區之未摻雜區)、第二閘極結構157、第三佈線結構162及第五互連件結構160形成第二控制邏輯區152之各種第二控制邏輯裝置163。第二控制邏輯裝置163可經組態以控制至少第一微電子裝置結構100 (圖1A)之其他組件的各種操作，諸如第一微電子裝置結構100 (圖1A)之記憶體陣列區104 (圖1A)內的組件。相對於包括於第一微電子裝置結構100 (圖1A)之至少第一控制邏輯區102 (圖1A)中的第一控制邏輯裝置113 (圖1A)，可選擇包括於第二控制邏輯區152中之第二控制邏輯裝置163。第二控制邏輯裝置163可不同於第一控制邏輯裝置113 (圖1A)。在一些實施例中，第二控制邏輯裝置163包括採用相對較高性能控制邏輯電路系統(例如，相對較高性能CMOS電路系統)之相對較高性能控制邏輯裝置。第二控制邏輯裝置163可例如經組態以在小於或等於(例如，小於)約1.4伏特(V)之施加電壓下操作，諸如處於約0.7 V至約1.4 V之範圍內(例如，約0.9 V至約1.2 V、約0.95 V至約1.15 V，或約1.1 V)。
作為非限制性實例，包括於第二微電子裝置結構150之第二控制邏輯區152內的第二控制邏輯裝置163可包括經組態以控制第一微電子裝置結構100 (圖1A)之記憶體陣列區104 (圖1A)內的陣列(例如，記憶體元件陣列、存取裝置陣列)之行操作的裝置，諸如解碼器(例如，本端疊解碼器、行解碼器)、感測放大器(例如，EQ放大器、ISO放大器、NSA、PSA)、維修電路系統(例如，行維修電路系統)、I/O裝置(例如，本端I/O裝置)、記憶體測試裝置、MUX及ECC裝置中之一或多者(例如，每一者)。作為另一非限制性實例，第二控制邏輯裝置163可包括經組態以控制第一微電子裝置結構100 (圖1A)之記憶體陣列區104 (圖1A)內的陣列(例如，記憶體元件陣列、存取裝置陣列)之列操作的裝置，諸如解碼器(例如，本端疊解碼器、列解碼器)、驅動器(例如，WL驅動器)、維修電路系統(例如，列維修電路系統)、記憶體測試裝置、MUX、ECC裝置及自再新/損耗調平裝置中之一或多者(例如，每一者)。作為一另外非限制性實例，第二控制邏輯裝置163可包括串驅動器及頁緩衝區中之一或多者。
繼續參考圖1B，第二微電子裝置結構150之第二互連件區154可包括第二墊結構164及第二接合墊結構168。第二墊結構164可豎直地上覆於第二控制邏輯區152之第三佈線結構162且電連接至該等第三佈線結構，且第二接合墊結構168可豎直地上覆於第二墊結構164且電連接至該等第二墊結構。如圖1B中所展示，第六互連件結構166可豎直延伸於第二墊結構164與第三佈線結構162之間且將其電連接，且第七互連件結構169可豎直延伸於第二墊結構164與第二接合墊結構168之間且將其電連接。第二墊結構164、第六互連件結構166、第二接合墊結構168及第七互連件結構169可各自個別地由導電材料形成且包括導電材料。在一些實施例中，第二接合墊結構168由Cu形成且包括Cu。
接下來參考圖1C，第二微電子裝置結構150可倒置翻轉(例如，在Z方向上)並附接(例如，接合)至第一微電子裝置結構100以形成微電子裝置結構總成170。或者，第一微電子裝置結構100可倒置翻轉，並附接至第二微電子裝置結構150以形成微電子裝置結構總成170。
如圖1C中所展示，微電子裝置結構總成170可形成為包括第八互連件結構172，其豎直插入於第一微電子裝置結構100之第二佈線結構132與第二微電子裝置結構150之第二墊結構164之間且將其電連接。另外，介電材料(例如，介電氧化物材料)(出於清晰性及易於理解圖示及相關描述起見自圖1C省略)可涵蓋並圍繞第八互連件結構172，且可將第一微電子裝置結構100部分實體上耦接至第二微電子裝置結構150。第二微電子裝置結構150可在無接合線的情況下附接至第一微電子裝置結構100。
微電子裝置結構總成170之第八互連件結構172可由第一微電子裝置結構100之第一接合墊結構136 (圖1A)及第二微電子裝置結構150之第二接合墊結構168 (圖1B)形成。舉例而言，在翻轉第二微電子裝置結構150之後，其第二接合墊結構168 (圖1B)可與第一微電子裝置結構100之第一接合墊結構136 (圖1A)水平對準並與其變為實體接觸。可接著使用至少一個熱壓縮製程來轉移(例如，擴散)第一接合墊結構136 (圖1A)及第二接合墊結構168 (圖1B)之材料(例如，Cu)並彼此相互作用，且形成第八互連件結構172。
仍參考圖1C，微電子裝置結構總成170可進一步包括一或多個配線墊結構174 (例如，導線接合墊結構)，其耦接(例如，實體上耦接、電耦接)至豎直延伸穿過第二微電子裝置結構150之第二半導電基底結構156的額外填充通孔158。配線墊結構174可用以將微電子裝置結構總成170電連接至包括微電子裝置結構總成170之微電子裝置的封裝。配線墊結構174可例如在自第二半導電基底結構156之背面薄化(例如，在Z方向上)該第二半導電基底結構之後耦接至額外填充通孔158之導電材料，以在第二微電子裝置結構150附接至第一微電子裝置結構100之後曝光額外填充通孔158。在額外實施例中，額外填充通孔158在第二微電子裝置結構150附接至第一微電子裝置結構100之後形成於第二半導電基底結構156中，且接著配線墊結構174耦接至額外填充通孔158。
相較於習知總成組態，微電子裝置結構總成170 (包括其第二微電子裝置結構150)促進經改良微電子裝置性能、組件之經增大小型化，及更大封裝密度。舉例而言，第二控制邏輯區152 (包括其第二控制邏輯裝置163)豎直地上覆於記憶體陣列區104 (包括其記憶體胞元之豎直延伸串)可縮減在接通狀態與斷開狀態之間切換記憶體陣列區104之記憶體胞元所需的時間量(例如，提高在相對較低電阻率狀態(接通狀態)與相對較高電阻率狀態(斷開狀態)之間切換記憶體胞元的速度)，及/或可相對於未包括第二控制邏輯區152之習知總成組態降低施加臨界切換電壓(Vcc )要求。相對於在豎直地下伏於記憶體陣列區104的習知基底控制邏輯區內包括此等控制邏輯裝置的習知組態，提供豎直地位於記憶體陣列區104上方之第二控制邏輯區152可例如縮小記憶體陣列區104之記憶體胞元的豎直延伸串與微電子裝置結構總成170之第二控制邏輯裝置163 (例如，高效能I/O裝置)之間的距離。另外，相對於習知基底控制邏輯區組態，在第二控制邏輯區152而非第一控制邏輯區102內採用第二控制邏輯裝置163可減小第一控制邏輯區102之水平尺寸，以相較於習知組態而促進相對較小水平覆蓋區及經改良記憶體陣列、晶粒及/或插口區域效率。
接下來參考圖1D，在附接第一微電子裝置結構100及第二微電子裝置結構150以形成微電子裝置結構總成170之後，微電子裝置結構總成170可進行額外處理。憑藉非限制性實例，視情況，與第一微電子裝置結構100實質上類似的另一微電子裝置結構100' (例如，額外晶粒)可附接至第一微電子裝置結構100以形成相對較大微電子裝置結構總成180。
相對較大微電子裝置結構總成180可例如藉由以下步驟形成：藉由薄化(例如，在Z方向上)第一半導電基底結構108以曝光填充通孔109；將接合墊結構耦接至填充通孔109之導電材料；將接合墊結構與額外接合墊結構(例如，與第一微電子裝置結構100之第一接合墊結構136 (圖1A)實質上類似的額外接合墊結構)水平對準並實體上接觸；及隨後預形成至少一個熱壓製程，以形成豎直插入於第一微電子裝置結構100與另一微電子裝置結構100'之間且將其電連接的一或多個第九互連件結構176 (例如，與第八互連件結構172實質上類似之互連件結構)。任何合乎需要數量個額外微電子裝置結構可憑藉實質上類似處理附接至相對較大微電子裝置結構總成180。
因此，根據本公開之實施例，一種微電子裝置包含記憶體陣列區、控制邏輯區及額外控制邏輯區。該記憶體陣列區包含：一堆疊結構，其包含豎直交替之導電結構與絕緣結構；及位於該堆疊結構內的記憶體胞元之豎直延伸串。該控制邏輯區下伏於該堆疊結構，且包含經組態以實現記憶體胞元之該等豎直延伸串的控制操作之一部分的控制邏輯裝置。額外控制邏輯區上覆於堆疊結構，且包含經組態以實現記憶體胞元之豎直延伸串的控制操作之額外部分的額外控制邏輯裝置。
此外，根據本公開之實施例，一種形成微電子裝置之方法包含形成第一微電子裝置結構，其包含控制邏輯區及位於該控制邏輯區上方之記憶體陣列區。該控制邏輯區包含該等控制邏輯裝置。該記憶體陣列區包含：一堆疊結構，其包含豎直交替之導電結構與絕緣結構；及位於該堆疊結構內的記憶體胞元之豎直延伸串。一第二微電子裝置結構形成為包含一額外控制邏輯區，其包含額外控制邏輯裝置。該第一微電子裝置結構附接至該第二微電子裝置結構，使得該堆疊結構豎直插入於該控制邏輯區與該額外控制邏輯區之間。
圖2A至圖2D為說明形成微電子裝置(例如，記憶體裝置，諸如3D NAND快閃記憶體裝置)之另一方法之實施例的簡化部分橫截面視圖。運用下文所提供之描述，一般熟習此項技術者將容易地顯而易見，本文中參考圖2A至圖2D所描述之方法及結構可用於各種裝置及電子系統中。
參看圖2A，第一微電子裝置結構200 (例如，第一晶粒)可形成為包括控制邏輯區202。控制邏輯區202包括半導電基底結構204、閘極結構205、第一佈線結構206及第一互連件結構208。半導電基底結構204之部分、閘極結構205、第一佈線結構206及第一互連件結構208形成控制邏輯區202之各種控制邏輯裝置209，如在下文更詳細地描述。
控制邏輯區202之半導電基底結構204 (例如，半導電晶圓)包含基底材料或建構，其上形成第一微電子裝置結構200之額外材料及結構。半導電基底結構204可包含半導電結構(例如，半導電晶圓)或位於支撐結構上之基底半導電材料。舉例而言，半導電基底結構204可包含習知矽基板(例如，習知矽晶圓)，或包含半導電材料之另一大塊基板。在一些實施例中，半導電基底結構204包含矽晶圓。另外，半導電基底結構204可包括形成於其中及/或其上的一或多個層、結構及/或區。舉例而言，半導電基底結構204可包括導電摻雜區及未摻雜區。導電摻雜區可例如用作控制邏輯區202之控制邏輯裝置209的電晶體的源極區及汲極區；且未摻雜區可例如用作控制邏輯裝置209之電晶體的通道區。
如圖2A中所展示，第一微電子裝置結構200之控制邏輯區202之閘極結構205可豎直地上覆於半導電基底結構204之部分。閘極結構205可在第一微電子裝置結構200之控制邏輯區202內個別地水平延伸於控制邏輯裝置209之電晶體之間且藉由該等電晶體使用。閘極結構205可由導電材料形成且包括導電材料。閘極介電材料(例如，介電氧化物)可豎直插入(例如，在Z方向上)於閘極結構205與電晶體之通道區(例如，半導電基底結構204內)之間。
如圖2A中所展示，第一佈線結構206可豎直地(例如，在Z方向上)上覆於半導電基底結構204，且可憑藉第一互連件結構208電連接至半導電基底結構204。第一互連件結構208之部分可豎直延伸於第一佈線結構206之部分之間，且與該部分電耦接，且第一互連件結構208之其他者可豎直延伸於第一半導電基底結構204之區(例如，導電摻雜區，諸如源極區及汲極區)與第一佈線結構206中之一或多者之間，且將該等區電耦接至該一或多者。第一佈線結構206及第一互連件結構208可各自個別地由導電材料形成且包括導電材料。
如先前所提及，半導電基底結構204之部分(例如，充當源極區及汲極區之導電摻雜區、充當通道區之未摻雜區)、閘極結構205、第一佈線結構206及第一互連件結構208形成控制邏輯區202之各種控制邏輯裝置209。控制邏輯裝置209可經組態以控制相對較大總成之其他組件(例如，記憶體胞元陣列之記憶體胞元)的各種操作，以包括第一微電子裝置結構200，如在下文更詳細地描述。作為非限制性實例，控制邏輯裝置209可包括電荷泵(例如，VCCP 電荷泵、VNEGWL 電荷泵、DVC2電荷泵)、DLL電路系統(例如，環狀振盪器)、Vdd 調節器、串驅動器、頁緩衝區及各種晶片/疊控制電路系統中的一或多者(例如，每一者)。作為另一非限制性實例，控制邏輯裝置209可包括經組態以控制待耦接至第一微電子裝置結構200之另一(例如，第二)微電子裝置結構之記憶體陣列區內的陣列(例如，記憶體元件陣列、存取裝置陣列)之行操作的裝置，諸如解碼器(例如，本端疊解碼器、行解碼器)、感測放大器(例如，EQ放大器、ISO放大器、NSA、PSA)、維修電路系統(例如，行維修電路系統)、I/O裝置(例如，本端I/O裝置)、記憶體測試裝置、MUX及ECC裝置中之一或多者(例如，每一者)。作為一另外非限制性實例，控制邏輯裝置209可包括經組態以控制待耦接至第一微電子裝置結構200之另一微電子裝置結構之記憶體陣列區內的陣列(例如，記憶體元件陣列、存取裝置陣列)之列操作的裝置，諸如解碼器(例如，本端疊解碼器、行解碼器)、驅動器(例如，WL驅動器)、維修電路系統(例如，列維修電路系統)、記憶體測試裝置、MUX、ECC裝置及自再新/損耗調平裝置中之一或多者(例如，每一者)。
繼續參考圖2A，第一微電子裝置結構200可進一步包括第一墊結構210及豎直地上覆於控制邏輯區202之第一佈線結構206並與其電連通的第二互連件結構212。如圖2A中所展示，第一墊結構210可豎直地上覆於第一佈線結構206，且第二互連件結構212可豎直延伸於第一墊結構210與第一佈線結構206之間且與其電連接。第一墊結構210及第二互連件結構212可各自個別地由導電材料形成且包括導電材料。
接下來參考圖2B，第二微電子裝置結構250 (例如，第二晶粒)可形成為包括基底結構214 (例如，基底晶圓、支撐晶圓)、豎直地位於基底結構214上方(例如，在Z方向上)之記憶體陣列區216，及豎直地位於記憶體陣列區216上方並與其電連通的互連件區218。記憶體陣列區216可豎直插入於基底結構214與互連件區218之間。
基底結構214可包含基底材料或建構，其上形成第二微電子裝置結構250之額外材料及結構。基底結構214可為習知矽基板(例如，習知矽晶圓)或另一大塊基板。作為非限制性實例，基底結構214可包含以下各者中之一或多者：矽、二氧化矽、具有原生氧化物之矽、氮化矽、含碳氮化矽、玻璃、半導體、金屬氧化物、金屬、氮化鈦、含碳氮化鈦、Ta、氮化鉭、含碳氮化鉭、鈮、氮化鈮、含碳氮化鈮、鉬、氮化鉬、含碳氮化鉬、鎢、氮化鎢、含碳氮化鎢、Cu、Co、Ni、Fe、Al及貴金屬。在一些實施例中，基底結構214包含矽晶圓。
第二微電子裝置結構250之記憶體陣列區216可包括堆疊結構222、線結構230(例如，數位線結構、位元線結構)及線接點結構232。如圖2B中所展示，線結構230可豎直地(例如，在Z方向上)上覆於堆疊結構222，且可憑藉線接點結構232電連接至堆疊結構222內的結構(例如，柱結構、填充通孔)。線接點結構232可豎直延伸於個別線結構230與堆疊結構222內的個別結構之間且電耦接至該等結構。線結構230及線接點結構232可各自個別地由導電材料形成且包括導電材料。
記憶體陣列區216之堆疊結構222包括配置於層疊224中之導電結構226與絕緣結構228的豎直交替(例如，在Z方向上)序列。堆疊結構222 (包括其具有導電結構226及絕緣結構228之層疊224)可與先前參考圖1A描述之堆疊結構116 (包括其具有導電結構120與絕緣結構122之層疊118)實質上類似。另外，至少一個深接點結構236可豎直延伸穿過堆疊結構222。深接點結構236可經組態及定位以將豎直地上覆於堆疊結構222的第二微電子裝置結構250之一或多個組件與豎直地下伏於堆疊結構222的第二微電子裝置結構250之一或多個組件電連接。深接點結構236可由導電材料形成且包括導電材料。
記憶體陣列區216進一步包括位於堆疊結構222上、上方及/或內的額外結構及/或裝置。作為非限制性實例，記憶體陣列區216包括豎直延伸穿過堆疊結構222之胞元柱結構。胞元柱結構與堆疊結構222之層疊224之導電結構226的交叉點可界定第二微電子裝置結構250之記憶體陣列區216內的彼此串聯耦接之記憶體胞元的豎直延伸串。胞元柱結構及記憶體胞元之豎直延伸串可對應地與先前參考圖1A描述的胞元柱結構及記憶體胞元之豎直延伸串實質上類似。
繼續參考圖2B，第二微電子裝置結構250可進一步包括豎直插入於記憶體陣列區216與基底結構214之間的第二墊結構220及第三互連件結構219。第二墊結構220可豎直地下伏於堆疊結構222，且第三互連件結構219可豎直延伸於第二墊結構220與基底結構214之間。記憶體陣列區216之組件(例如，結構、裝置)可落於第二墊結構220上，且第三互連件結構219可實體上接觸第二墊結構220及基底結構214。第二墊結構220及第三互連件結構219可各自個別地由導電材料形成且包括導電材料。
繼續參考圖2B，第二微電子裝置結構250之互連件區218可包括第二佈線結構238及接合墊結構242。第二佈線結構238可豎直地上覆於記憶體陣列區216之線結構230且與其電連接，且接合墊結構242可豎直地上覆於第二佈線結構238且與其電連接。如圖2B中所展示，第四互連件結構240可豎直延伸於第二佈線結構238與線結構230之間且將其電連接，且第五互連件結構244可豎直延伸於第二佈線結構238與接合墊結構242之間且將其電連接。第二佈線結構238、第四互連件結構240、接合墊結構242及第五互連件結構244可各自個別地由導電材料形成且包括導電材料。在一些實施例中，第二佈線結構238由Al形成且包括Al，且接合墊結構242由Cu形成且包括Cu。
接下來參考圖2C，基底結構214 (圖2B)可自第二微電子裝置結構250移除(例如，剝離)，且載體結構246 (例如，載體晶圓)可憑藉黏著材料248附接(例如，接合)至接合墊結構242。載體結構246及黏著材料248可經組態以促進第二微電子裝置結構250之安全處置以供進一步處理(例如，附接至第一微電子裝置結構200 (圖2A))，如在下文更詳細地描述。載體結構246及黏著材料248可對應地包含習知載體結構(例如，習知載體晶圓)及習知黏著材料，且因此在本文中未詳細描述。另外，基底結構214 (圖2B)可使用習知移除製程(例如，習知剝離製程、習知研磨製程)及習知設備自第二微電子裝置結構250移除，其在本文中亦未詳細描述。
接下來，參考圖2D，第二微電子裝置結構250可附接(例如，接合)至第一微電子裝置結構200以形成微電子裝置結構總成260，且載體結構246 (圖2C)及黏著材料248 (圖2C)可移除。如圖2D中所展示，第二微電子裝置結構250之第三互連件結構219可定位於第一微電子裝置結構200之第一墊結構210上。另外，介電材料(例如，介電氧化物材料)(出於清晰性及易於理解圖示及相關描述起見自圖2D省略)可涵蓋並圍繞第一墊結構210、第二互連件結構212、第三互連件結構219及第二墊結構220，且可將第二微電子裝置結構250至少部分實體上耦接至第一微電子裝置結構200。第二微電子裝置結構250可在無接合線的情況下附接至第一微電子裝置結構200。
在將第二微電子裝置結構250附接至第一微電子裝置結構200之後，載體結構246 (圖2C)及黏著材料248 (圖2C)可使用習知移除製程(例如，習知剝離製程、習知研磨製程)及習知設備自微電子裝置結構總成260移除，其在本文中未詳細描述。
上文參考圖2A至圖2D所描述之方法解決了對控制邏輯裝置組態及相關聯微電子裝置性能(例如，速度、資料傳送速率、電力消耗)的侷限性，該等侷限性可以其他方式起因於藉由微電子裝置之陣列(例如，記憶體胞元陣列、記憶體元件陣列、存取裝置陣列)之形成及/或處理所強加的熱預算約束。舉例而言，藉由形成與第二微電子裝置結構250分隔開的第一微電子裝置結構200，在第一微電子裝置結構200之控制邏輯區202內控制邏輯裝置209之組態不受形成第二微電子裝置結構250之記憶體陣列區216之組件(例如，記憶體胞元、記憶體元件、存取裝置)所需的處理條件(例如，溫度、壓力、材料)限制，且反之亦然。另外，在基底結構214 (圖2B)上方形成記憶體陣列區216之特徵(例如，結構、材料、開口)可能妨礙組件(例如，堆疊結構222之層疊224)的非所要之平面外變形(例如，彎曲、翹曲、折彎、彎折、凹陷)，該等變形在用以形成至少記憶體陣列區216之不同組件的各種沈積、圖案化、摻雜、蝕刻及退火製程期間可能以其他方式出現。
因此，根據本公開之實施例，一種微電子裝置包含一記憶體陣列區、第一導電墊結構、第二導電墊結構及一控制邏輯區。該記憶體陣列區包含：一堆疊結構，其包含導電結構與絕緣結構之一豎直交替序列；及位於該堆疊結構內的記憶體胞元之豎直延伸串。該等第一導電墊結構下伏於該記憶體陣列區之該堆疊結構。該等第二導電墊結構下伏於該等第一導電墊結構。該控制邏輯區下伏於該等第二導電墊結構且包含控制邏輯裝置，其包含CMOS電路系統。
此外，根據本公開之實施例，一種形成微電子裝置之方法包含形成第一微電子裝置結構，其包含控制邏輯區，該控制邏輯區包含控制邏輯裝置。將一第二微電子裝置結構形成為包含一基底結構，及位於該基底結構上之一記憶體陣列區。該記憶體陣列區包含：一堆疊結構，其包含豎直交替之導電結構與絕緣結構；及位於該堆疊結構內的記憶體胞元之豎直延伸串。自該第二微電子裝置結構移除該基底結構。將該第二微電子裝置結構之一剩餘部分附接至該第一微電子裝置結構，使得該第一微電子裝置結構之該控制邏輯區下伏於該第二微電子裝置結構之該記憶體陣列區。
圖3A至圖3D為說明形成微電子裝置(例如，記憶體裝置，諸如3D NAND快閃記憶體裝置)之另一方法之實施例的簡化部分橫截面視圖。運用下文所提供之描述，一般熟習此項技術者將容易地顯而易見，本文中參考圖3A至圖3D所描述之方法及結構可用於各種裝置及電子系統中。
參看圖3A，第一微電子裝置結構300 (例如，第一晶粒)可形成為包括控制邏輯區302，包括半導電基底結構304、閘極結構305、第一佈線結構306及第一互連件結構308。半導電基底結構304之部分、閘極結構305、第一佈線結構306及第一互連件結構308形成控制邏輯區302之各種控制邏輯裝置309。半導電基底結構304、閘極結構305、第一佈線結構306、第一互連件結構308及控制邏輯區302之控制邏輯裝置309可對應地與先前參考圖2A描述之半導電基底結構204、閘極結構205、第一佈線結構206、第一互連件結構208及控制邏輯裝置209實質上類似。另外，第一微電子裝置結構300可進一步包括豎直地上覆於控制邏輯區302之第一佈線結構306並與其電連通的墊結構310及第二互連件結構312。墊結構310及第二互連件結構312可對應地與先前參考圖2A描述之第一墊結構210及第二互連件結構212實質上類似。
仍參考圖3A，第一微電子裝置結構300形成為進一步包括額外半導電結構314，其豎直(例如，在Z方向上) 上覆於控制邏輯區302(例如，豎直地上覆於第一墊結構210，豎直地上覆於控制邏輯區302之第一佈線結構306)；及一或多個半導電柱結構318，其自半導電基底結構304及額外半導電結構314且在兩者之間豎直延伸(例如，在Z方向上)。如圖3A中所展示，半導電柱結構318可自額外半導電結構314豎直延伸穿過控制邏輯區302之第一佈線結構306並延伸至半導電基底結構304。
額外半導電結構314及半導電柱結構318可各自個別地由半導電材料形成且包括半導電材料(例如，諸如單晶矽或多晶矽之矽材料；矽-鍺材料；鍺材料；砷化鎵材料；氮化鎵材料；磷化銦材料；其組合)。在一些實施例中，額外半導電結構314及半導電柱結構318各自由單晶矽形成且包括單晶矽。另外，額外半導電結構314可形成為其中包括至少一個導電摻雜區316。額外半導電結構314之導電摻雜區316可摻雜有一或多個導電摻雜劑(例如，一或多個N型摻雜劑，諸如磷、砷、銻及鉍中之一或多者；一或多個P型摻雜物，諸如硼、鋁及鎵中之一或多者)，且可充當用於待耦接之記憶體胞元之豎直延伸串的源極區，如在下文更詳細地描述。
在一些實施例中，額外半導電結構314由磊晶生長形成，繼之以形成其導電摻雜區316的摻雜佈植。在額外實施例中，額外半導電結構314係自額外半導電結構形成(例如，切割)(例如，單獨相對半導電結構，諸如單獨矽晶圓)，且隨後豎直提供(例如，置放)於控制邏輯區302上方。舉例而言，可按所要豎直深度將氫離子植入額外半導電結構中，可加熱額外半導電結構以在額外半導電結構中按所要豎直深度形成空隙(例如，凹處、泡)，且有效地自額外半導電結構切割額外半導電結構314，且接著可在控制邏輯區302上方提供額外半導電結構314。可在於控制邏輯區302上方提供額外半導電結構314之前或之後形成額外半導電結構314之導電摻雜區316。
接下來參考圖3B，第二微電子裝置結構350 (例如，另一晶粒)可形成為包括基底結構320 (例如，基底晶圓)、位於基底結構320豎直上方(例如，在Z方向上)的記憶體陣列區322，及位於記憶體陣列區322豎直上方並與其電連通的互連件區324。記憶體陣列區322可豎直插入於基底結構320與互連件區324之間。基底結構320可與先前參考圖2B描述之基底結構214實質上類似。
第二微電子裝置結構350之記憶體陣列區322可包括堆疊結構326、線結構338 (例如，數位線結構、位元線結構)及線接點結構340。如圖3B中所展示，線結構338可豎直地(例如，在Z方向上)上覆於堆疊結構326，且可憑藉線接點結構340電連接至堆疊結構326內的結構(例如，柱結構、填充通孔)。線接點結構340可豎直延伸於個別線結構338與堆疊結構326內的個別結構之間且電耦接至該等結構。線結構338及線接點結構340可各自個別地由導電材料形成且包括導電材料。
記憶體陣列區322之堆疊結構326包括配置於層疊328中之導電結構330與絕緣結構332的豎直交替(例如，在Z方向上)序列。堆疊結構326 (包括其具有導電結構330及絕緣結構332之層疊328)可與先前參考圖1A描述之堆疊結構116 (包括其具有導電結構120與絕緣結構122之層疊118)實質上類似。另外，至少一個深接點結構337可豎直延伸穿過堆疊結構326。舉例而言，如圖3B中所展示，深接點結構337可自堆疊結構326之較高豎直邊界豎直延伸，穿過堆疊結構326，且延伸至基底結構320之較高豎直邊界處或最接近的位置(例如，基底結構320上的介電材料內)。深接點結構337可由導電材料形成且包括導電材料。
如圖3B中所展示，記憶體陣列區322進一步包括豎直延伸穿過堆疊結構326之胞元柱結構336。胞元柱結構336與堆疊結構326之層疊328之導電結構330的交叉點可界定第二微電子裝置結構350之記憶體陣列區322內的彼此串聯耦接之記憶體胞元335的豎直延伸串。胞元柱結構336及記憶體胞元335之豎直延伸串可對應地與先前參考圖1A描述的胞元柱結構及記憶體胞元之豎直延伸串實質上類似。胞元柱結構336可自堆疊結構326之較高豎直邊界豎直延伸，穿過堆疊結構326，且延伸至基底結構320之較高豎直邊界處或最接近的位置(例如，基底結構320上的介電材料內)。
仍參考圖3B，記憶體陣列區322亦包括豎直延伸穿過堆疊結構326之導電接點結構334 (例如，源極接點結構)。導電接點結構334可水平定位於豎直延伸穿過堆疊結構326之填充時槽內。填充時槽可將堆疊結構326劃分成藉由填充時槽彼此隔開的多個(例如，複數個)區塊。導電接點結構334可自堆疊結構326之較高豎直界線豎直延伸，穿過堆疊結構326，且延伸至基底結構320之較高豎直邊界處或最接近的位置(例如，基底結構320上的介電材料內)。在進一步處理第二微電子裝置結構350及第一微電子裝置結構300(圖3A)時，導電接點結構334可經大小設定、成形及定位以接觸第一微電子裝置結構300 (圖3A)之額外半導電結構314(圖3A)的導電摻雜區316 (圖3A)，如在下文更詳細地描述。
繼續參考圖3B，第二微電子裝置結構350之互連件區324可包括第二佈線結構342及接合墊結構346。第二佈線結構342可豎直地上覆於記憶體陣列區322之線結構338且與其電連接，且接合墊結構346可豎直地上覆於第二佈線結構342且與其電連接。如圖3B中所展示，第三互連件結構344可豎直延伸於第二佈線結構342與線結構338之間且將其電連接，且第四互連件結構348可豎直延伸於第二佈線結構342與接合墊結構346之間且將其電連接。第二佈線結構342、第三互連件結構344、接合墊結構346及第四互連件結構348可各自個別地由導電材料形成且包括導電材料。在一些實施例中，第二佈線結構342由Al形成且包括Al，且接合墊結構346由Cu形成且包括Cu。
接下來參考圖3C，基底結構320 (圖3B)可自第二微電子裝置結構350移除(例如，剝離)，且載體結構352 (例如，載體晶圓)可憑藉黏著材料354附接(例如，接合)至接合墊結構346。載體結構352及黏著材料354可經組態以促進第二微電子裝置結構350之安全處置以供進一步處理(例如，附接至第一微電子裝置結構300 (圖3A))，如在下文更詳細地描述。載體結構352及黏著材料354可對應地包含習知載體結構(例如，習知載體晶圓)及習知黏著材料，且因此在本文中未詳細描述。另外，基底結構320 (圖3B)可使用習知移除製程(例如，習知剝離製程、習知研磨製程)及習知設備自第二微電子裝置結構350移除，其在本文中亦未詳細描述。
接下來，參考圖3D，第二微電子裝置結構350可附接(例如，接合)至第一微電子裝置結構300，以形成微電子裝置結構總成360，且載體結構352 (圖3C)及黏著材料354 (圖3C)可移除。第二微電子裝置結構350可在無接合線的情況下附接至第一微電子裝置結構300。如圖3D中所展示，第二微電子裝置結構350之導電接點結構334、胞元柱結構336及深接點結構337可定位於第一微電子裝置結構300之額外半導電結構314上。第二微電子裝置結構350之導電接點結構334及胞元柱結構336可接觸(例如，實體上接觸、電接觸)額外半導電結構314之導電摻雜區316 (例如，源極區)。
在將第二微電子裝置結構350附接至第一微電子裝置結構300之後，載體結構352 (圖3C)及黏著材料354 (圖3C)可使用習知移除製程(例如，習知剝離製程、習知研磨製程)及習知設備自微電子裝置結構總成360移除，其在本文中未詳細描述。
上文參考圖3A至圖3D所描述之方法有利地准許胞元柱結構336及導電接點結構334 (以及與其相關聯之填充時槽)形成於堆疊結構326內，而並無通常與在豎直地上覆於源極結構或源極區的習知堆疊結構內形成胞元柱結構及導電接點結構相關聯的困難及問題。舉例而言，若導電摻雜區316在形成胞元柱結構336及導電接點結構334之製程期間豎直地於堆疊結構326下方，則在堆疊結構326豎直地上覆於基底結構320 (圖3B)(而非在堆疊結構326豎直地上覆於額外半導電結構314之導電摻雜區316)的同時在堆疊結構326內形成胞元柱結構336及導電接點結構334緩解可以其他方式出現的處理複雜度及/或對導電摻雜區316之非所要損害(例如，腐蝕損害)(例如，在於初始堆疊結構中形成開口以待填充胞元柱結構336及導電接點結構334的蝕刻程序期間)。另外，上文參考圖3A至圖3D所描述之方法亦受益於本文關於參考圖2A至圖2D所描述之方法而論述的優勢。
圖4A至圖4D為說明形成微電子裝置(例如，記憶體裝置，諸如3D NAND快閃記憶體裝置)之另一方法之實施例的簡化部分橫截面視圖。運用下文所提供之描述，一般熟習此項技術者將容易地顯而易見，本文中參考圖4A至圖4D所描述之方法及結構可用於各種裝置及電子系統中。
參看圖4A，第一微電子裝置結構400 (例如，第一晶粒)可形成為包括控制邏輯區402，其包括半導電基底結構404、閘極結構405、第一佈線結構406及第一互連件結構408。半導電基底結構404之部分、閘極結構405、第一佈線結構406及第一互連件結構408形成控制邏輯區402之各種控制邏輯裝置409。半導電基底結構404、閘極結構405、第一佈線結構406、第一互連件結構408及控制邏輯區402之控制邏輯裝置409可對應地與前文參考圖2A描述之半導電基底結構204、閘極結構205、第一佈線結構206、第一互連件結構208及控制邏輯裝置209實質上類似。視情況，半導電基底結構404亦可包括至少部分(例如，不完全、完全)豎直延伸穿過之一或多個填充通孔407 (例如，填充TSV)。若存在，填充通孔407可至少部分(例如，實質上)填充有導電材料。填充通孔407可用以促進位於第一半導電基底結構404之第一側面(例如，前側、頂側)處的第一微電子裝置結構400之一或多個組件與待提供於第一半導電基底結構404之第二相反側(例如，背側、底側)處的額外組件(例如，一或多個結構及/或裝置)之間的電連接，如在下文更詳細地描述。在額外實施例中，自半導電基底結構404省略填充通孔407 (例如，不存在)。
如圖4A中所展示，第一微電子裝置結構400亦可形成為包括豎直地上覆於控制邏輯區402之第一佈線結構406並與其電連通的第一墊結構410及第二互連件結構412。第一墊結構410及第二互連件結構412可對應地與前文參考圖2A描述之第一墊結構210及第二互連件結構212實質上類似。
接下來參考圖4B，第二微電子裝置結構450 (例如，另一晶粒)可形成為包括基底結構414 (例如，基底晶圓)、位於基底結構414豎直上方(例如，在Z方向上)的記憶體陣列區416，及位於記憶體陣列區416豎直上方並與其電連通的互連件區418。記憶體陣列區416可豎直插入於基底結構414與互連件區418之間。基底結構414可與先前參考圖2B描述之基底結構214實質上類似。
第二微電子裝置結構250之記憶體陣列區416可包括：堆疊結構422，其包括配置於層疊424中之導電結構426及絕緣結構428的豎直交替(例如，在Z方向上)序列；線結構430 (例如，數位線結構、位元線結構)；線接點結構432；及深接點結構436。堆疊結構422 (包括其具有導電結構426與絕緣結構428之層疊424)、線結構430、線接點結構432及深接點結構436可對應地與先前參考圖2B描述的堆疊結構222 (包括其具有導電結構226與絕緣結構228之層疊224)、線結構230、線接點結構232及深接點結構236實質上類似。
第二微電子裝置結構450之記憶體陣列區416進一步包括位於堆疊結構422上、上方及/或內的額外結構及/或裝置。作為非限制性實例，記憶體陣列區416包括豎直延伸穿過堆疊結構422之胞元柱結構。胞元柱結構與堆疊結構422之層疊424之導電結構426的交叉點可界定第二微電子裝置結構450之記憶體陣列區416內的彼此串聯耦接之記憶體胞元的豎直延伸串。胞元柱結構及記憶體胞元之豎直延伸串可對應地與先前參考圖1A描述的胞元柱結構及記憶體胞元之豎直延伸串實質上類似。
第二微電子裝置結構450可進一步包括豎直插入於記憶體陣列區416與基底結構414之間的第二墊結構420及第三互連件結構419。第二墊結構420及第三互連件結構419可對應地與先前參考圖2B所描述之第二墊結構220及第三互連件結構219實質上類似。
仍參考圖4B，第二微電子裝置結構450之互連件區418可包括第二佈線結構438、第四互連件結構440、接合墊結構442及第五互連件結構444。第二佈線結構438、第四互連件結構440、接合墊結構442及第五互連件結構444可對應地與先前參考圖2B所描述之第二佈線結構238、第四互連件結構240、接合墊結構242及第五互連件結構244實質上類似。
接下來參考圖4C，基底結構414 (圖4B)可自第二微電子裝置結構450移除(例如，剝離)，且載體結構446 (例如，載體晶圓)可憑藉黏著材料448附接(例如，接合)至接合墊結構442。載體結構446及黏著材料448可經組態以促進第二微電子裝置結構450之安全處置以供進一步處理(例如，附接至第一微電子裝置結構400 (圖4A))，如在下文更詳細地描述。載體結構446及黏著材料448可對應地包含習知載體結構(例如，習知載體晶圓)及習知黏著材料，且因此在本文中未詳細描述。另外，基底結構414 (圖4B)可使用習知移除製程(例如，習知剝離製程、習知研磨製程)及習知設備自第二微電子裝置結構450移除，其在本文中亦未詳細描述。
接下來，參看圖4D，第二微電子裝置結構450可附接(例如，接合)至第一微電子裝置結構400，且被動裝置452可形成為豎直鄰近第一微電子裝置結構400之後側(例如，底側、下側)以形成微電子裝置結構總成460。第二微電子裝置結構450可在無接合線的情況下附接至第一微電子裝置結構400。此後，載體結構446 (圖4C)及黏著材料448 (圖4C)可移除。
如圖4D中所展示，第二微電子裝置結構450之第三互連件結構419可定位於第一微電子裝置結構400之第一墊結構410上。另外，介電材料(例如，介電氧化物材料)(出於清晰性及易於理解圖示及相關描述起見自圖4D省略)可涵蓋並圍繞第一墊結構410、第二互連件結構412、第三互連件結構419及第二墊結構420，且可將第二微電子裝置結構450至少部分實體上耦接至第一微電子裝置結構400。
被動裝置452可包括電阻器、電容器、電感器及去耦裝置中之一或多者。如圖4D中所展示，被動裝置452可電連接至豎直延伸穿過半導電基底結構404之填充通孔407 (例如，填充TSV)且可包括以操作方式與其相關聯的第三佈線結構454及第四互連件結構456。填充通孔407可連接至一或多個第三墊結構458，第四互連件結構456中之一或多者可豎直延伸於第三墊結構458中之一或多者與第三佈線結構454中之一或多者之間且將其電耦接，且第四互連件結構456之其他者可豎直延伸於第三佈線結構454之部分之間且將其電耦接。第三墊結構458、第三佈線結構454及第四互連件結構456可各自個別地由導電材料形成且包括導電材料。
第三墊結構458可例如在自半導電基底結構404之背面薄化(例如，在Z方向上)該半導電基底結構之後形成並連接至填充通孔407之導電材料，以在第二微電子裝置結構450附接至第一微電子裝置結構400之後曝光填充通孔407。在額外實施例中，填充通孔407在第二微電子裝置結構450附接至第一微電子裝置結構400之後形成於半導電基底結構404中，且接著第三墊結構458經形成且連接至填充通孔407之導電材料。此後，第三佈線結構454及第四互連件結構456可形成為與第三墊結構458電連通(及因此，填充通孔407)。
在形成微電子裝置結構總成460之後，可使用習知移除製程(例如，習知剝離製程、習知研磨製程)及習知設備自其移除載體結構446 (圖4C)及黏著材料448 (圖4C)，其在本文中未詳細描述。
根據本公開之實施例的結構、總成及裝置可用於本公開之電子系統的實施例中。舉例而言，圖5為根據本公開之實施例的說明性電子系統500之方塊圖。電子系統500可包含(例如)電腦或電腦硬體組件、伺服器或其他網路連接硬體組件、蜂巢式電話、數位攝影機、個人數位助理(PDA)、攜帶型媒體(例如，音樂)播放器、具Wi-Fi或蜂巢式功能之平板電腦(諸如iPad®或SURFACE®平板電腦)、電子書、導航裝置等。電子系統500包括至少一個記憶體裝置502。記憶體裝置502可包含(例如)本文中先前參考圖1C、圖1D、圖2D、圖3D及圖4D所描述之微電子裝置結構、微電子裝置結構總成及微電子裝置中之一或多者的實施例。電子系統500可進一步包括至少一個電子信號處理器裝置504 (常被稱作「微處理器」)。電子信號處理器裝置504可視情況包括本文中先前參考圖1C、圖1D、圖2D、圖3D及圖4D所描述之微電子裝置結構、微電子裝置結構總成及微電子裝置中之一或多者的實施例。雖然在圖5中記憶體裝置502及電子信號處理器裝置504描繪為兩(2)個單獨裝置，但在額外實施例中，具有記憶體裝置502及電子信號處理器裝置504之功能性的單個(例如，唯一一個)記憶體/處理器裝置包括於電子系統500中。在此等實施例中，記憶體/處理器裝置可包括本文中先前參考圖1C、圖1D、圖2D、圖3D及圖4D所描述之微電子裝置結構、微電子裝置結構總成及微電子裝置中之一或多者。電子系統500可進一步包括用於藉由使用者將資訊輸入至電子系統500的一或多個輸入裝置506，諸如滑鼠或其他指標裝置、鍵盤、觸控板、按鈕或控制面板。電子系統500可進一步包括用於將資訊(例如，視覺或音訊輸出)輸出至使用者之一或多個輸出裝置508，諸如監視器、顯示器、印表機、音訊輸出插口及揚聲器中之一或多者。在一些實施例中，輸入裝置506及輸出裝置508可包含可用以將資訊輸入至電子系統500及將視覺資訊輸出至使用者兩者的單個觸控式螢幕裝置。輸入裝置506及輸出裝置508可與記憶體裝置502及電子信號處理器裝置504中之一或多者電連通。
因此，根據本公開之實施例，一種電子系統包含一輸入裝置、一輸出裝置、可操作地耦接至該輸入裝置及該輸出裝置之一處理器裝置，及可操作地耦接至該處理器裝置之一記憶體裝置。該記憶體裝置包含一堆疊結構、位於該堆疊結構內之記憶體胞元的豎直延伸串、包含下伏於該堆疊結構的CMOS電路系統之控制邏輯裝置，及包含上覆於該堆疊結構的額外CMOS電路系統的額外控制邏輯裝置。該堆疊結構包含層疊，其各自包含一導電結構及豎直鄰近該導電結構之一絕緣結構。該等控制邏輯裝置經組態以實現記憶體胞元之該等豎直延伸串的控制操作之一部分。該等額外控制邏輯裝置相比該等控制邏輯裝置具有相對較低的操作電壓要求，且經組態以實現記憶體胞元之該等豎直延伸串的該等控制操作之一額外部分。
本公開之方法、結構、總成、裝置及系統相較於習知方法、習知結構、習知總成、習知裝置及習知系統有利地促進經改良性能、可靠性、耐久性、組件之經增大小型化、經改良圖案品質，及更大封裝密度中之一或多者。本公開之方法、結構及總成可實質上減輕與習知微電子裝置之形成及處理相關的問題，諸如非所要特徵損害(例如，腐蝕損害)、變形(例如，翹曲、彎折、凹陷、折彎)及性能侷限性(例如，速度侷限性、資料傳送侷限性、電力消耗侷限性)。
本公開之額外非限制性實例實施例在下文進行闡述。
實施例1：一種微電子裝置，其包含：一記憶體陣列區，該記憶體陣列區包含：一堆疊結構，其包含豎直交替之導電結構與絕緣結構；位於該堆疊結構內的記憶體胞元之豎直延伸串；一控制邏輯區，該控制邏輯區下伏於該堆疊結構，且包含經組態以實現記憶體胞元之該等豎直延伸串的控制操作之一部分的控制邏輯裝置；及一額外控制邏輯區，該額外控制邏輯區上覆於該堆疊結構，且包含經組態以實現記憶體胞元之該等豎直延伸串的該等控制操作之一額外部分的額外控制邏輯裝置。
實施例2：如實施例1之微電子裝置，其中該額外控制邏輯區之該等額外控制邏輯裝置經組態以在小於或等於約1.4 V之施加電壓下操作。
實施例3：如實施例1之微電子裝置，其中該額外控制邏輯區之該等額外控制邏輯裝置經組態以在處於自約0.7 V至約1.3 V之一範圍內的施加電壓下操作。
實施例4：如實施例1至3中任一項之微電子裝置，其中該等控制邏輯裝置及該等額外控制邏輯裝置各自個別地包含CMOS電路系統。
實施例5：如實施例1至4中任一項之微電子裝置，其進一步包含：導電墊結構，其下伏於該堆疊結構且電連接至該等控制邏輯裝置；及額外導電墊結構，其上覆於該堆疊結構且電連接至該等額外控制邏輯裝置。
實施例6：如實施例5之微電子裝置，其進一步包含完全穿過該堆疊結構豎直延伸並電連接至該等導電墊結構中之至少一者及該等額外導電墊結構中之至少一者的至少一個導電接點結構。
實施例7：如實施例5及6中之一者之微電子裝置，其進一步包含：導電線結構，其豎直介於該堆疊結構與該等額外導電墊結構之間；導電佈線結構，其豎直介於該等導電線結構與該等額外導電墊結構之間；及互連件結構，其豎直介於該等導電佈線結構與該等額外導電墊結構之間。
實施例8：如實施例7之微電子裝置，其中：該等導電佈線結構包含鋁；且該等互連件結構包含銅。
實施例9：如實施例1至8中任一項之微電子裝置，其進一步包含：一額外記憶體陣列區，該額外記憶體陣列區下伏於該控制邏輯區且包含：一額外堆疊結構，其包含豎直交替之額外導電結構與額外絕緣結構；及位於該額外堆疊結構內的記憶體胞元之額外豎直延伸串。
實施例10：一種形成一微電子裝置之方法，其包含：形成一第一微電子裝置結構，該第一微電子裝置結構包含：一控制邏輯區，其包含控制邏輯裝置；及一記憶體陣列區，其位於該控制邏輯區上方且包含：一堆疊結構，其包含豎直交替之導電結構與絕緣結構；及位於該堆疊結構內的記憶體胞元之豎直延伸串；形成一第二微電子裝置結構，該第二微電子裝置結構包含一額外控制邏輯區，其包含額外控制邏輯裝置；及將該第一微電子裝置結構附接至該第二微電子裝置結構，使得該堆疊結構豎直插入於該控制邏輯區與該額外控制邏輯區之間。
實施例11：如實施例10之方法，其中：形成一第一微電子裝置結構包含將該第一微電子裝置結構形成為進一步包含位於該堆疊結構上方並與其電連通的一接合墊結構；形成一第二微電子裝置結構包含將該第二微電子裝置結構形成為進一步包含位於該額外控制邏輯區之該等額外控制邏輯裝置上方並與其電連通的一額外接合墊結構；且將該第一微電子裝置結構附接至該第二微電子裝置包含實體上接觸並加熱該接合墊結構及該額外接合墊結構以由此形成一互連件結構。
實施例12：如實施例10及11中之一者之方法，其進一步包含選擇該等額外控制邏輯裝置以包含經組態以在處於自約0.7 V至約1.4 V之一範圍內的施加電壓下操作的CMOS電路系統。
實施例13：如實施例12之方法，其進一步包含選擇該等控制邏輯裝置以包含經組態以在大於有效地用於操作該等額外控制邏輯裝置之該CMOS電路系統之該等施加電壓的其他施加電壓下操作的額外CMOS電路系統。
實施例14：如實施例10至13中任一項之方法，其進一步包含：形成一第三微電子裝置結構，該第三微電子裝置結構包含：一另外控制邏輯區，其包含另外控制邏輯裝置；及一額外記憶體陣列區，其位於該另外控制邏輯區上方且包含：一額外堆疊結構，其包含豎直交替之額外導電結構與額外絕緣結構；及位於該額外堆疊結構內的記憶體胞元之額外豎直延伸串；及將該第三微電子裝置結構附接至該第一微電子裝置結構，使得該額外堆疊結構豎直地下伏於該堆疊結構。
實施例15：一種微電子裝置，其包含：一記憶體陣列區，該記憶體陣列區包含：一堆疊結構，其包含導電結構與絕緣結構之一豎直交替序列；及位於該堆疊結構內的記憶體胞元之豎直延伸串；第一導電墊結構，其下伏於該記憶體陣列區之該堆疊結構；第二導電墊結構，其下伏於該等第一導電墊結構；及一控制邏輯區，其下伏於該等第二導電墊結構且包含控制邏輯裝置，該等控制邏輯裝置包含CMOS電路系統。
實施例16：如實施例15之微電子裝置，其中該等第一導電墊結構憑藉豎直延伸於該等第一導電墊結構與該等第二導電墊結構之間的導電互連件結構電連接至該等第二導電墊結構。
實施例17：如實施例15及16中之一者之微電子裝置，其中該記憶體陣列區進一步包含：導電線結構，其豎直地上覆於該堆疊結構；及至少一個導電接點結構，其豎直延伸穿過該堆疊結構並電連接至該等導電線結構中之至少一者及該等第一導電墊結構中之至少一者。
實施例18：如實施例17之微電子裝置，其進一步包含：額外導電結構，其上覆於該等導電線結構且與該等導電線結構中之至少一些者電連通；及接合墊結構，其上覆於該等額外導電結構並與其電連通。
實施例19：如實施例18之微電子裝置，其中：該等額外導電結構包含鋁；且該等接合墊結構包含銅。
實施例20：如實施例15至19中任一項之微電子裝置，其進一步包含被動裝置，該等被動裝置下伏於該控制邏輯區之該等控制邏輯裝置。
實施例21：一種形成一微電子裝置之方法，其包含：形成一第一微電子裝置結構，其包含一控制邏輯區，該控制邏輯區包含控制邏輯裝置；形成一第二微電子裝置結構，其包含：一基底結構；及一記憶體陣列區，其上覆位於該基底結構且包含：一堆疊結構，其包含豎直交替之導電結構與絕緣結構；及位於該堆疊結構內的記憶體胞元之豎直延伸串；自該第二微電子裝置結構移除該基底結構；及將該第二微電子裝置結構之一剩餘部分附接至該第一微電子裝置結構，使得該第一微電子裝置結構之該控制邏輯區下伏於該第二微電子裝置結構之該記憶體陣列區。
實施例22：如實施例21之方法，其中：形成一第一微電子裝置結構包含將該第一微電子裝置結構形成為進一步包含上覆於該等控制邏輯裝置的導電墊結構；形成一第二微電子裝置結構包含將該第二微電子裝置結構形成為進一步包含介於該基底結構與該記憶體陣列區之該堆疊結構之間的額外導電墊結構；及將該第二微電子裝置結構之一剩餘部分附接至該第一微電子裝置結構包含將該第二微電子裝置結構之該等額外導電墊結構定位於該第一微電子裝置結構之該等導電墊結構上方。
實施例23：如實施例21之方法，其中形成一第二微電子裝置結構包含將該第二微電子裝置結構形成為進一步包含上覆於該記憶體陣列區且包含接合墊結構的一互連件區。
實施例24：如實施例23之方法，其進一步包含：在自該第二微電子裝置結構移除該基底結構之前將一載體結構附接至該等接合墊結構；在該載體結構附接至該等接合墊結構的同時將該第二微電子裝置結構之該剩餘部分定位於該第一微電子裝置結構上方；及在將該第二微電子裝置結構之該剩餘部分附接至該第一微電子裝置結構之後移除該載體結構。
實施例25：如實施例21至24中任一者之方法，其進一步包含在將該第二微電子裝置結構之該剩餘部分附接至該第一微電子裝置結構之後形成被動裝置於該等控制邏輯裝置下方。
實施例26：如實施例21至25中任一者之方法，其進一步包含：將該第一微電子裝置結構形成為進一步包含上覆於該控制邏輯區的一半導電結構，該半導電結構中包括一導電摻雜源極區；及將該第二微電子裝置結構之該記憶體陣列區形成為進一步包含豎直延伸穿過該堆疊結構之導電源極接點。
實施例27：如實施例26之方法，其中將該第二微電子裝置結構之一剩餘部分附接至該第一微電子裝置結構包含將該等導電源極接點定位於該半導電結構之該導電摻雜源極區上方並與其電連通。
實施例28：如實施例27之方法，其進一步包含形成該半導電結構以包含單晶矽。
實施例29：如實施例27及28中之一者之方法，其進一步包含使用磊晶生長將該半導電結構形成於該控制邏輯區上方。
實施例30：一種電子系統，其包含：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦接至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地耦接至該處理器裝置且包含：一堆疊結構，其包含各自包含一導電結構及豎直鄰近該導電結構之一絕緣結構的層疊；位於該堆疊結構內的記憶體胞元之豎直延伸串；控制邏輯裝置，其包含下伏於該堆疊結構的CMOS電路系統，該等控制邏輯裝置經組態以實現記憶體胞元之該等豎直延伸串的控制操作之一部分；及額外控制邏輯裝置，其包含上覆於該堆疊結構的額外CMOS電路系統，該等額外控制邏輯裝置相比該等控制邏輯裝置具有相對較低的操作電壓要求，且經組態以實現記憶體胞元之該等豎直延伸串的該等控制操作之一額外部分。
雖然本公開易受各種修改及替代形式之影響，但在圖式中以舉例方式展示了特定實施例，且已在本文中對其進行詳細描述。然而，本公開不限於所公開之特定形式。更確切而言，本公開將涵蓋屬於如由以下所附申請專利範圍及其合法等效物所定義的本公開之範疇內之所有修改、等效物及替代物。舉例而言，關於一個實施例所公開之元件及特徵可與關於本公開之其他實施例所公開之元件及特徵組合。
100:第一微電子裝置結構 100':另一微電子裝置結構 102:第一控制邏輯區 104:記憶體陣列區 106:第一互連件區 108:第一半導電基底結構 109:填充通孔 110:第一佈線結構 111:第一閘極結構 112:第一互連件結構 113:第一控制邏輯裝置 114:第一墊結構 116:堆疊結構 118:層疊 120:導電結構 122:絕緣結構 124:線結構 126:線接點結構 128:深接點結構 130:第二互連件結構 132:第二佈線結構 134:第三互連件結構 136:第一接合墊結構 138:第四互連件結構 150:第二微電子裝置結構 152:第二控制邏輯區 154:第二互連件區 156:第二半導電基底結構 157:第二閘極結構 158:額外填充通孔 160:第五互連件結構 162:第三佈線結構 163:第二控制邏輯裝置 164:第二墊結構 166:第六互連件結構 168:第二接合墊結構 169:第七互連件結構 170:微電子裝置結構總成 172:第八互連件結構 174:配線墊結構 176:第九互連件結構 180:微電子裝置結構總成 200:第一微電子裝置結構 202:控制邏輯區 204:半導電基底結構 205:閘極結構 206:第一佈線結構 208:第一互連件結構 209:控制邏輯裝置 210:第一墊結構 212:第二互連件結構 214:基底結構 216:記憶體陣列區 218:互連件區 219:第三互連件結構 220:第二墊結構 222:堆疊結構 224:層疊 226:導電結構 228:絕緣結構 230:線結構 232:線接點結構 236:深接點結構 238:第二佈線結構 240:第四互連件結構 242:接合墊結構 244:第五互連件結構 246:載體結構 248:黏著材料 250:第二微電子裝置結構 260:微電子裝置結構總成 300:第一微電子裝置結構 302:控制邏輯區 304:半導電基底結構 305:閘極結構 306:第一佈線結構 308:第一互連件結構 309:控制邏輯裝置 310:墊結構 312:第二互連件結構 314:額外半導電結構 316:導電摻雜區 318:半導電柱結構 320:基底結構 322:記憶體陣列區 324:互連件區 326:堆疊結構 328:層疊 330:導電結構 332:絕緣結構 334:導電接點結構 335:記憶體胞元 336:胞元柱結構 337:深接點結構 338:線結構 340:線接點結構 342:第二佈線結構 344:第三互連件結構 346:接合墊結構 348:第四互連件結構 350:第二微電子裝置結構 352:載體結構 354:黏著材料 360:微電子裝置結構總成 400:第一微電子裝置結構 402:控制邏輯區 404:半導電基底結構 405:閘極結構 406:第一佈線結構 407:填充通孔 408:第一互連件結構 409:控制邏輯裝置 410:第一墊結構 412:第二互連件結構 414:基底結構 416:記憶體陣列區 418:互連件區 419:第三互連件結構 420:第二墊結構 422:堆疊結構 424:層疊 426:導電結構 428:絕緣結構 430:線結構 432:線接點結構 436:深接點結構 438:第二佈線結構 440:第四互連件結構 442:接合墊結構 444:第五互連件結構 446:載體結構 448:黏著材料 450:第二微電子裝置結構 452:被動裝置 454:第三佈線結構 456:第四互連件結構 458:第三墊結構 460:微電子裝置結構總成 500:電子系統 502:記憶體裝置 504:電子信號處理器裝置 506:輸入裝置 508:輸出裝置
圖1A至圖1D為根據本公開之實施例的說明一種形成微電子裝置之方法的簡化部分橫截面視圖。
圖2A至圖2D為根據本公開之額外實施例的說明一種形成微電子裝置之方法的簡化部分橫截面視圖。
圖3A至圖3D為根據本公開之其他額外實施例的說明一種形成微電子裝置之方法的簡化部分橫截面視圖。
圖4A至圖4D為根據本公開之另外實施例的說明一種形成微電子裝置之方法的簡化部分橫截面視圖。
圖5為根據本公開之一實施例的電子系統之示意性方塊圖。
100:第一微電子裝置結構
102:第一控制邏輯區
104:記憶體陣列區
106:第一互連件區
108:第一半導電基底結構
109:填充通孔
110:第一佈線結構
111:第一閘極結構
112:第一互連件結構
113:第一控制邏輯裝置
114:第一墊結構
116:堆疊結構
118:層疊
120:導電結構
122:絕緣結構
124:線結構
126:線接點結構
128:深接點結構
130:第二互連件結構
132:第二佈線結構
134:第三互連件結構
138:第四互連件結構
150:第二微電子裝置結構
152:第二控制邏輯區
154:第二互連件區
156:第二半導電基底結構
157:第二閘極結構
158:額外填充通孔
160:第五互連件結構
162:第三佈線結構
164:第二墊結構
166:第六互連件結構
169:第七互連件結構
170:微電子裝置結構總成
172:第八互連件結構
174:配線墊結構

Claims (12)

  1. 一種微電子裝置，其包含：一記憶體陣列區，該記憶體陣列區包含：一堆疊結構，其包含豎直交替(vertically alternating)之導電結構與絕緣結構；及位於該堆疊結構內的記憶體胞元之豎直延伸串；一控制邏輯區，該控制邏輯區下伏於(underlying)該堆疊結構，且包含經組態以實現(effectuate)記憶體胞元之該等豎直延伸串的控制操作之一部分的控制邏輯裝置；一額外控制邏輯區，該額外控制邏輯區上覆於(overlying)該堆疊結構，且包含經組態以實現記憶體胞元之該等豎直延伸串的該等控制操作之一額外部分的額外控制邏輯裝置；導電墊結構，其等下伏於該堆疊結構且電連接至該等控制邏輯裝置；額外導電墊結構，其等上覆於該堆疊結構且電連接至該等額外控制邏輯裝置；及至少一個導電接點結構，其完全穿過該堆疊結構豎直延伸並電連接至該等導電墊結構中之至少一者及該等額外導電墊結構中之至少一者。
  2. 如請求項1之微電子裝置，其中該額外控制邏輯區之該等額外控制邏輯裝置經組態以在小於或等於約1.4V之施加電壓下操作。
  3. 如請求項1之微電子裝置，其中該額外控制邏輯區之該等額外控制邏輯裝置經組態以在處於自約0.7V至約1.3V之一範圍內的施加電壓下操作。
  4. 如請求項1之微電子裝置，其中該等控制邏輯裝置及該等額外控制邏輯裝置各自個別地包含CMOS電路系統。
  5. 如請求項1之微電子裝置，其進一步包含：導電線結構，其等豎直介於該堆疊結構與該等額外導電墊結構之間；導電佈線結構，其等豎直介於該等導電線結構與該等額外導電墊結構之間；及互連件結構，其等豎直介於該等導電佈線結構與該等額外導電墊結構之間。
  6. 如請求項5之微電子裝置，其中：該等導電佈線結構包含鋁；且該等互連件結構包含銅。
  7. 一種微電子裝置，其包含：一記憶體陣列區，該記憶體陣列區包含：一堆疊結構，其包含豎直交替之導電結構與絕緣結構；及位於該堆疊結構內的記憶體胞元之豎直延伸串； 一控制邏輯區，該控制邏輯區下伏於該堆疊結構，且包含經組態以實現記憶體胞元之該等豎直延伸串的控制操作之一部分的控制邏輯裝置；一額外控制邏輯區，該額外控制邏輯區上覆於該堆疊結構，且包含經組態以實現記憶體胞元之該等豎直延伸串的該等控制操作之一額外部分的額外控制邏輯裝置；及一額外記憶體陣列區，該額外記憶體陣列區下伏於該控制邏輯區且包含：一額外堆疊結構，其包含豎直交替之額外導電結構與額外絕緣結構；及位於該額外堆疊結構內的記憶體胞元之額外豎直延伸串。
  8. 一種形成一微電子裝置之方法，其包含：形成一第一微電子裝置結構，該第一微電子裝置結構包含：一控制邏輯區，其包含控制邏輯裝置；及一記憶體陣列區，其位於該控制邏輯區上方且包含：導電墊結構，其等電連接至該等控制邏輯裝置；一堆疊結構，其位於該等導電墊結構上方且包含豎直交替之導電結構與絕緣結構；額外導電墊結構，其等上覆於該堆疊結構；位於該堆疊結構內的記憶體胞元之豎直延伸串；及至少一個導電接點結構，其完全穿過該堆疊結構豎直延伸並電連接至該等導電墊結構中之至少一者及該等額外導電墊結構中之至少一者； 形成一第二微電子裝置結構，該第二微電子裝置結構包含一額外控制邏輯區，其包含額外控制邏輯裝置；及將該第一微電子裝置結構附接至該第二微電子裝置結構，使得該堆疊結構豎直插入於該控制邏輯區與該額外控制邏輯區之間，及使得該等額外導電墊結構電連接至該等額外控制邏輯裝置。
  9. 如請求項8之方法，其進一步包含選擇該等額外控制邏輯裝置以包含經組態以在處於自約0.7V至約1.4V之一範圍內的施加電壓下操作的CMOS電路系統。
  10. 如請求項9之方法，其進一步包含選擇該等控制邏輯裝置以包含經組態以在大於有效地用於操作該等額外控制邏輯裝置之該CMOS電路系統之該等施加電壓的其他施加電壓下操作的額外CMOS電路系統。
  11. 一種形成一微電子裝置之方法，其包含：形成一第一微電子裝置結構，該第一微電子裝置結構包含：一控制邏輯區，其包含控制邏輯裝置；及一記憶體陣列區，其位於該控制邏輯區上方且包含：一堆疊結構，其包含豎直交替之導電結構與絕緣結構；及位於該堆疊結構內的記憶體胞元之豎直延伸串；形成一第二微電子裝置結構，該第二微電子裝置結構包含一額外控制邏輯區，其包含額外控制邏輯裝置；將該第一微電子裝置結構附接至該第二微電子裝置結構，使得該堆 疊結構豎直插入於該控制邏輯區與該額外控制邏輯區之間；形成一第三微電子裝置結構，該第三微電子裝置結構包含：一另外控制邏輯區，其包含另外控制邏輯裝置；及一額外記憶體陣列區，其位於該另外控制邏輯區上方且包含：一額外堆疊結構，其包含豎直交替之額外導電結構與額外絕緣結構；及位於該額外堆疊結構內的記憶體胞元之額外豎直延伸串；及將該第三微電子裝置結構附接至該第一微電子裝置結構，使得該額外堆疊結構豎直地下伏於該堆疊結構。
  12. 一種電子系統，其包含：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦接至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地耦接至該處理器裝置且包含：一堆疊結構，其包含各自包含一導電結構及豎直鄰近該導電結構之一絕緣結構的層疊；位於該堆疊結構內的記憶體胞元之豎直延伸串；控制邏輯裝置，其包含下伏於該堆疊結構的CMOS電路系統，該等控制邏輯裝置經組態以實現記憶體胞元之該等豎直延伸串的控制操作之一部分；及額外控制邏輯裝置，其包含上覆於該堆疊結構的額外CMOS電路系統，該等額外控制邏輯裝置相比該等控制邏輯裝置具有相對較低 的操作電壓要求，且經組態以實現記憶體胞元之該等豎直延伸串的該等控制操作之一額外部分；導電墊結構，其等下伏於該堆疊結構且電連接至該等控制邏輯裝置；額外導電墊結構，其等上覆於該堆疊結構且電連接至該等額外控制邏輯裝置；及至少一個導電接點結構，其完全穿過該堆疊結構豎直延伸並電連接至該等導電墊結構中之至少一者及該等額外導電墊結構中之至少一者。
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