CN114981968A - 形成微电子装置的方法以及相关的微电子装置及电子系统 - Google Patents

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K·R·帕雷克
P·泰萨里欧
合田晃
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Abstract

一种微电子装置包括存储器阵列区、控制逻辑区及额外控制逻辑区。所述存储器阵列区包括：堆叠结构，其包括竖直交替的导电结构与绝缘结构；及位于所述堆叠结构内的存储器单元的竖直延伸串。所述控制逻辑区下伏于所述堆叠结构，且包括经配置以实现所述存储器单元的竖直延伸串的控制操作的一部分的控制逻辑装置。所述额外控制逻辑区上覆于所述堆叠结构，且包括经配置以实现所述存储器单元的竖直延伸串的所述控制操作的额外部分的额外控制逻辑装置。还描述了形成微电子装置的方法以及额外微电子装置及电子系统。

Description

形成微电子装置的方法以及相关的微电子装置及电子系统
优先权主张
本申请案主张2020年1月14日申请的名为“形成微电子装置的方法以及相关的微电子装置及电子系统(METHODS OF FORMING MICROELECTRONIC DEVICES,AND RELATEDMICROELECTRONIC DEVICES AND ELECTRONIC SYSTEMS)”的第16/742,485号美国专利申请案的申请日的权益。
技术领域
在各种实施例中，本公开大体上涉及微电子装置设计及制造的领域。更特定地说，本公开涉及形成微电子装置的方法，且涉及相关的微电子装置及电子系统。
背景技术
微电子装置设计者常常需要通过减小个别特征的尺寸且通过减小相邻特征之间的分隔距离来提高微电子装置内的特征的集成或密度的水平。另外，微电子装置设计者常常需要设计不仅紧凑而且提供性能优势以及简化设计的架构。
微电子装置的一个实例是存储器装置。存储器装置通常经提供为计算机或电子装置中的内部集成电路。存在许多类型的存储器装置，包含(但不限于)非易失性存储器装置(例如，NAND门快闪存储器装置)。增大非易失性存储器装置中的存储器密度的一种方式是利用竖直存储器阵列(也被称作“三维(3D)存储器阵列”)架构。常规竖直存储器阵列包含竖直存储器串，其延伸穿过包含具有导电结构与介电材料的层叠的一或多个叠(例如，堆叠结构)中的开口。每一竖直存储器串可包含至少一个选择装置，其串联耦合到竖直堆叠的存储器单元的串联组合。相较于运用常规平坦(例如，二维)晶体管布置的结构，此配置通过在裸片上向上(例如，竖直地)建构阵列来准许较大数目个开关装置(例如，晶体管)被定位在裸片区域单位中(即，所消耗的作用表面的长度及宽度)。
下伏于存储器装置(例如，非易失性存储器装置)的存储器阵列的基底控制逻辑结构内的控制逻辑装置已被用以控制存储器装置的存储器单元上的操作(例如，存取操作、读取操作、写入操作)。控制逻辑装置的组合件可经提供为凭借布线及互连结构与存储器阵列的存储器单元电连通。然而，用于在基底控制逻辑结构上方形成存储器阵列的处理条件(例如，温度、压力、材料)可限制基底控制逻辑结构内的控制逻辑装置的配置及性能。另外，用于基底控制逻辑结构内的不同控制逻辑装置的数量、尺寸及布置也可不合需要地妨碍存储器装置的大小(例如，水平覆盖面积)的减小，及/或存储器装置的性能的改进(例如，较快存储器单元接通/断开速度、下阈值切换电压要求、较快数据传送速率、较低功率消耗)。
因此，需要形成微电子装置(例如，存储器装置，例如NAND门快闪存储器装置)的新方法，以及新的微电子装置及电子系统。
发明内容
在一些实施例中，一种微电子装置包括存储器阵列区、控制逻辑区及额外控制逻辑区。所述存储器阵列区包括：堆叠结构，其包括竖直交替的导电结构与绝缘结构；及位于所述堆叠结构内的存储器单元的竖直延伸串。所述控制逻辑区下伏于所述堆叠结构，且包括经配置以实现所述存储器单元的竖直延伸串的控制操作的一部分的控制逻辑装置。所述额外控制逻辑区上覆于所述堆叠结构，且包括经配置以实现所述存储器单元的竖直延伸串的所述控制操作的额外部分的额外控制逻辑装置。
在额外实施例中，一种形成微电子装置的方法包括形成第一微电子装置结构，其包括控制逻辑区及位于所述控制逻辑区上方的存储器阵列区。所述控制逻辑区包括所述控制逻辑装置。所述存储器阵列区包括：堆叠结构，其包括竖直交替的导电结构与绝缘结构；及位于所述堆叠结构内的存储器单元的竖直延伸串。第二微电子装置结构形成为包括额外控制逻辑区，其包括额外控制逻辑装置。所述第一微电子装置结构附接到所述第二微电子装置结构，使得所述堆叠结构竖直插入于所述控制逻辑区与所述额外控制逻辑区之间。
在另外实施例中，一种微电子装置包括存储器阵列区、第一导电垫结构、第二导电垫结构及控制逻辑区。所述存储器阵列区包括：堆叠结构，其包括导电结构与绝缘结构的竖直交替序列；及位于所述堆叠结构内的存储器单元的竖直延伸串。所述第一导电垫结构下伏于所述存储器阵列区的所述堆叠结构。所述第二导电垫结构下伏于所述第一导电垫结构。所述控制逻辑区下伏于所述第二导电垫结构且包括控制逻辑装置，其包括CMOS电路系统。
在另外其它实施例中，一种形成微电子装置的方法包括：形成第一微电子装置结构，其包括控制逻辑区，所述控制逻辑区包括控制逻辑装置。将第二微电子装置结构形成为包括基底结构，及位于所述基底结构上的存储器阵列区。所述存储器阵列区包括：堆叠结构，其包括竖直交替的导电结构与绝缘结构；及位于所述堆叠结构内的存储器单元的竖直延伸串。从所述第二微电子装置结构移除所述基底结构。将所述第二微电子装置结构的剩余部分附接到所述第一微电子装置结构，使得所述第一微电子装置结构的所述控制逻辑区下伏于所述第二微电子装置结构的所述存储器阵列区。
在另外其它实施例中，一种电子系统包括输入装置、输出装置、可操作地耦合到所述输入装置及所述输出装置的处理器装置，及可操作地耦合到所述处理器装置的存储器装置。所述存储器装置包括堆叠结构、位于所述堆叠结构内的存储器单元的竖直延伸串、包括下伏于所述堆叠结构的CMOS电路系统的控制逻辑装置，及包括上覆于所述堆叠结构的额外CMOS电路系统的额外控制逻辑装置。所述堆叠结构包括层叠，其各自包括导电结构及竖直邻近所述导电结构的绝缘结构。所述控制逻辑装置经配置以实现所述存储器单元的竖直延伸串的控制操作的一部分。所述额外控制逻辑装置相比所述控制逻辑装置具有相对较低的操作电压要求，且经配置以实现所述存储器单元的竖直延伸串的所述控制操作的额外部分。
附图说明
图1A到1D为根据本公开的实施例的示出一种形成微电子装置的方法的简化部分横截面视图。
图2A到2D为根据本公开的额外实施例的示出一种形成微电子装置的方法的简化部分横截面视图。
图3A到3D为根据本公开的其它额外实施例的示出一种形成微电子装置的方法的简化部分横截面视图。
图4A到4D为根据本公开的另外实施例的示出一种形成微电子装置的方法的简化部分横截面视图。
图5为根据本公开的一实施例的电子系统的示意性框图。
具体实施方式
下文描述提供例如材料组成及处理条件(例如，温度、压力、流动速率等)的特定细节，以便提供本公开的实施例的充分描述。然而，所属领域的一般技术人员将理解可在不采用这些特定细节的情况下实践本公开的实施例。实际上，本公开的实施例可结合行业中采用的常规系统与方法而实践。另外，下文详细地描述了解本公开的实施例所必需的仅仅那些工艺组件及动作。所属领域的一般技术人员将理解一些工艺组件(例如，管线、线滤波器、阀、温度检测器、流程检测器、压力检测器及其类似者)为本文所固有地公开，且添加各种常规工艺组件及动作将根据本公开。此外，下文所提供的描述并不形成用于制造微电子装置的完整过程流。下文描述的结构未形成完整微电子装置。可通过常规制造技术执行额外动作以从结构形成完整微电子装置。
本文中呈现的图式仅仅出于说明的目的，且并不意图为任何特定材料、组件、结构、装置或系统的实际视图。预期图示的形状因例如制造技术及/或公差所致的变化。因此，本文中所描述的实施例不应解释为限于如所示出的特定形状或区，但包含由于例如制造造成的形状偏差。举例来说，经示出或描述为盒状的区可具有粗略及/或非线性特征，且经示出或描述为圆形的区可包含一些粗略及/或线性特征。此外，所示出的锐角可圆化，且反之亦然。因此，图中所示出的区在本质上是示意性的，且其形状并不意图示出区的精确形状，且并不限制本权利要求书的范围。图式未必按比例。另外，图式之间共同的元件可保持相同数字名称。
如本文所使用，“存储器装置”意指且包含呈现(但不限于)存储器功能性的微电子装置。
如本文所使用，术语“经配置”指至少一个结构及至少一个设备中的一或多者以预定方式促进所述结构及所述设备中的一或多者的操作的大小、形状、材料组成、定向及布置。
如本文所使用，术语“竖直”、“纵向”、“水平”及“侧向”参考结构的主要平面，且未必由地球的重力场界定。“水平”或“横向”方向为基本上平行于结构的主要平面的方向，而“竖直”或“纵向”方向为基本上垂直于结构的主要平面的方向。结构的主要平面是由与结构的其它表面相比具有相对较大面积的结构的表面界定。
如本文所使用，描述为彼此“相邻”的特征(例如，区、结构、装置)意指且包含经定位彼此最接近(例如，最靠近)的所公开标识(或多个标识)的特征。未匹配“相邻”特征的所公开标识(或多个标识)的额外特征(例如，额外区、额外结构、额外装置)可安置于“相邻”特征之间。换句话说，“相邻”特征可直接定位为彼此邻近，使得“相邻”特征之间未插入其它特征；或“相邻”特征可间接定位为彼此邻近，使得具有除与至少一个“相邻”特征相关联的那个标识之外的标识的至少一个特征定位于“相邻”特征之间。因此，描述为彼此“竖直相邻”的特征意指且包含经定位彼此竖直最接近(例如，竖直最靠近)的所公开标识(或多个标识)的特征。此外，描述为彼此“水平相邻”的特征意指且包含经定位彼此水平最接近(例如，水平最靠近)的所公开标识(或多个标识)的特征。
如本文所使用，空间相对术语(例如“在...下方”、“在下方”、“下部”、“底部”、“在上方”、“上部”、“顶部”、“前方”、“后面”、“左侧”、“右侧”及类似者)为易于描述可用于描述一个元件或特征与如图式中所示出的另一(些)元件或特征的关系。除非另外说明，否则除图式中所描绘的定向外，空间相对术语意图涵盖材料的不同定向。举例来说，如果在图式中的材料被反转，那么描述为“低于其它元件或特征”或“在其它元件或特征下方”或“其它元件或特征下方”或“在其它元件或特征底部”的元件接着将“高于其它元件或特征”或“在其它元件或特征顶部”而定向。因此，术语“低于”可涵盖高于及低于的定向两者，这取决于使用术语的情况，其将为所属领域的一般技术人员所显而易见。材料可以其它方式定向(例如，旋转90度、反转、翻转)且本文中使用的空间相对描述词相应地进行解释。
如本文中所使用，单数形式“一”以及“所述”同样意图包含复数形式，除非上下文另外明确指示。
如本文中所使用，“及/或”包含相关联所列项目中的一或多者的任何及所有组合。
如本文所使用，术语“基本上”参考给定参数、性质或条件，意指且包含所属领域的一般技术人员将在一定程度上理解给定参数、性质或条件符合一程度的差异(例如在可接受的制造公差内)。凭借实例，取决于基本上满足的特定参数、属性或条件，参数、属性或条件可满足至少百分之90.0、满足至少百分之95.0、满足至少百分之99.0、满足至少百分之99.9，或满足甚至百分之100.0。
如本文所使用，指特定参数的数值的“约”或“大致”包含所述数值，且所属领域的一般技术人员应了解的从所述数值的变化程度位于所述特定参数的可接受公差内。举例来说，指代数值的“约”或“大致”可包含处于从所述数值的百分之90.0到百分之110.0的范围内的额外数值，例如处于从所述数值的百分之95.0到百分之105.0的范围内、处于从所述数值的百分之97.5到百分之102.5的范围内、处于从所述数值的百分之99.0到百分之101.0的范围内、处于从所述数值的百分之99.5到百分之100.5的范围内，或处于从所述数值的百分之99.9到百分之100.1的范围内。
如本文所使用，“导电材料”意指且包含导电材料，例如金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al)、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe及Ni基合金、Co及Ni基合金、Fe及Co基合金、Co及Ni及Fe基合金、Al基合金、Cu基合金、镁(Mg)基合金、Ti基合金、钢、低碳钢、不锈钢)、含有导电性金属的材料(例如，导电性金属氮化物、导电性金属硅化物、导电性金属碳化物、导电性金属氧化物)，及导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))中的一或多者。另外，“导电结构”意指且包含由导电材料形成且包含导电材料的结构。
如本文所使用，“绝缘材料”意指且包含电绝缘材料，例如至少一个介电氧化物材料(例如，氧化硅(SiOx)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅玻璃、氟硅酸盐玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、三氧化钛(TiOx)、锆氧化物(ZrOx)、氧化钽(TaOx)及氧化镁(MgOx)中的一或多者)、至少一个介电氮化物材料(例如，氮化硅(SiNy))、至少一个介电氮氧化物材料(例如，氮氧化硅(SiOxNy))，及至少一个介电羧基氮化物材料(例如，羧基氮化硅(SiOxCzNy))中的一或多者。本文中包括“x”、“y”及“z”中的一或多者的化学式(例如SiOx、AlOx、HfOx、NbOx、TiOx、SiNy、SiOxNy、SiOxCzNy)表示含有一个元素的“x”个原子、另一元素的“y”个原子，及针对另一元素的每一原子的额外元素(如果存在的话)的“z”个原子的平均比的材料(例如，Si、Al、Hf、Nb、Ti)。由于化学式表示相对原子比且并非严格的化学结构，因此绝缘材料可包括一或多个化学计量化合物及/或一或多个非化学计量化合物，且“x”、“y”及“z”(如果存在的话)的值可为整数或可为非整数。如本文所使用，术语“非化学计量化合物”意指且包含具有不可表示为定义明确的自然数的比，且违反定比定律的元素成分的化合物。另外，“绝缘结构”意指且包含由绝缘材料形成且包含绝缘材料的结构。
图1A到1D为示出一种形成微电子装置(例如，存储器装置，例如3D NAND快闪存储器装置)的方法的实施例的简化部分横截面视图。运用下文所提供的描述，所属领域的一般技术人员将容易地显而易见，本文中参考图1A到1D所描述的方法及结构可用于各种装置及电子系统中。
参看图1A，第一微电子装置结构100(例如，第一裸片)可形成为包含第一控制逻辑区102、竖直地位于第一控制逻辑区102上方(例如，在Z方向上)并与其电连通的存储器阵列区104，及竖直地位于存储器阵列区104上方并与其电连通的第一互连件区106。换句话说，存储器阵列区104可竖直插入于第一控制逻辑区102与第一互连件区106之间，且与所述第一控制逻辑区及所述第一互连件区电连通。第一控制逻辑区102及第一互连件区106可至少部分(例如，基本上)水平定位于第一微电子装置结构100的存储器阵列区104的水平边界内(例如，在X方向及与X方向正交的另一水平方向上)。
第一微电子装置结构100的第一控制逻辑区102包含第一半导电基底结构108、第一栅极结构111、第一布线结构110及第一互连件结构112。第一半导电基底结构108的部分、第一栅极结构111、第一布线结构110及第一互连件结构112形成第一控制逻辑区102的各种第一控制逻辑装置113，如在下文更详细地描述。
第一控制逻辑区102的第一半导电基底结构108(例如，第一半导电晶片)包括基底材料或构造，其上形成第一微电子装置结构100的额外材料及结构。第一半导电基底结构108可包括半导电结构(例如，半导电晶片)或位于支撑结构上的基底半导电材料。举例来说，第一半导电基底结构108可包括常规硅衬底(例如，常规硅晶片)，或包括半导电材料的另一大块衬底。如本文所使用，术语“大块衬底”意指且不仅包含硅衬底，且还包含绝缘层上硅(SOI)衬底(例如蓝宝石上硅(SOS)衬底及玻璃上硅(SOG)衬底)、基底半导电基座上的硅外延层，及由一或多个半导电材料形成且包括所述一或多个半导电材料(例如，硅材料中的一或多者，例如单晶硅或多晶硅；硅-锗；锗；砷化镓；氮化镓；及磷化铟)的其它衬底。在一些实施例中，第一半导电基底结构108包括硅晶片。另外，第一半导电基底结构108可包含形成于其中及/或其上的不同层、结构及/或区。举例来说，第一半导电基底结构108可包含导电掺杂区及未掺杂区。导电掺杂区可例如用作第一控制逻辑区102的第一控制逻辑装置113的晶体管的源极区及漏极区；且未掺杂区可例如用作第一控制逻辑装置113的晶体管的沟道区。
如图1A中所展示，第一半导电基底结构108可任选地进一步包含一或多个填充通孔109(例如，填充硅通孔(TSV))，其至少部分(例如，不完全、完全)竖直延伸经过所述第一半导电基底结构。如果存在的话，那么填充通孔109可至少部分(例如，基本上)填充有导电材料。填充通孔109可用以促进位于第一半导电基底结构108的第一侧(例如，前侧、顶侧)处的第一微电子装置结构100的一或多个组件与待提供于第一半导电基底结构108的第二相对侧(例如，背侧、底侧)处的额外组件(例如，一或多个结构及/或装置)之间的电连接，如在下文更详细地描述。在额外实施例中，可从第一半导电基底结构108省略填充通孔109(例如，不存在)。
继续参考图1A，第一微电子装置结构100的第一控制逻辑区102的第一栅极结构111可竖直地上覆于第一半导电基底结构108的部分。第一栅极结构111可个别地在第一微电子装置结构100的第一控制逻辑区102内的第一控制逻辑装置113的晶体管之间水平延伸，且通过所述晶体管使用。第一栅极结构111可由导电材料形成且包含导电材料。栅极介电材料(例如，介电氧化物)可竖直插入(例如，在Z方向上)于第一栅极结构111与晶体管的沟道区(例如，第一半导电基底结构108内)之间。
如图1A中所展示，第一布线结构110可竖直(例如，在Z方向上)上覆于第一半导电基底结构108。第一布线结构110可凭借第一互连件结构112电连接到第一半导电基底结构108。第一互连件结构112的部分可竖直延伸于第一布线结构110的部分之间，且与所述部分电耦合，且第一互连件结构112的其它者可竖直延伸于第一半导电基底结构108的区(例如，导电掺杂区，例如源极区及漏极区)与第一布线结构110中的一或多者之间，且将所述区电耦合到所述一或多者。第一布线结构110及第一互连件结构112可各自个别地由导电材料形成且包含导电材料。
如先前所提及，第一半导电基底结构108的部分(例如，充当源极区及漏极区的导电掺杂区，充当沟道区的未掺杂区)、第一栅极结构111、第一布线结构110及第一互连件结构112形成第一控制逻辑区102的各种第一控制逻辑装置113。第一控制逻辑装置113可经配置以控制第一微电子装置结构100的其它组件的各种操作，例如第一微电子装置结构100的存储器阵列区104内的组件。相对于包含于一或多个额外控制逻辑区中的额外控制逻辑装置(例如，第二控制逻辑装置)，可选择包含于第一控制逻辑区102中的第一控制逻辑装置113，其待包含于包含第一微电子装置结构100及一或多个额外微电子装置结构的组合件中，如在下文更详细地描述。包含于第一控制逻辑区102中的第一控制逻辑装置113的配置可不同于包含于额外控制逻辑区中的额外控制逻辑装置的配置。在一些实施例中，包含于额外控制逻辑区中的额外控制逻辑装置包括采用相对较高性能控制逻辑电路系统(例如，相对较高性能互补金属氧化物半导体(CMOS)电路系统)的相对较高性能控制逻辑装置；及包含于第一控制逻辑区102中的第一控制逻辑装置113采用相对较低性能控制逻辑电路系统(例如，额外CMOS电路系统)。额外控制逻辑区内的额外控制逻辑装置可例如经配置以在小于或等于(例如，小于)约1.4伏特(V)的施加电压下操作，例如处于约0.7V到约1.4V的范围内(例如，约0.7V到约1.3V、约0.7V到约1.2V、约0.9V到约1.2V、约0.95V到约1.15V，或约1.1V)；且第一控制逻辑区102内的第一控制逻辑装置113可经配置以在高于额外控制逻辑区内的额外控制逻辑装置的较高操作电压的施加电压下操作，例如在大于约1.2V(例如，大于或等于约1.3V、大于或等于约1.4V)的施加电压下。
作为非限制性实例，包含于第一微电子装置结构100的第一控制逻辑区102内的第一控制逻辑装置113可包含电荷泵(例如，VCCP电荷泵、VNEGWL电荷泵、DVC2电荷泵)、延迟锁定回路(DLL)电路系统(例如，环状振荡器)、漏极供应电压(Vdd)调节器、串驱动器、页缓冲区及各种芯片/叠控制电路系统中的一或多者(例如，每一者)。作为另一非限制性实例，第一控制逻辑装置113可包含经配置以控制第一微电子装置结构100的存储器阵列区104内的阵列(例如，存储器元件阵列、存取装置阵列)的列操作的装置，例如解码器(例如，本地叠解码器、列解码器)、感测放大器(例如，均衡(EQ)放大器、隔离(ISO)放大器、NMOS感测放大器(NSA)、PMOS感测放大器(PSA))、维修电路系统(例如，列维修电路系统)、I/O装置(例如，本地I/O装置)、存储器测试装置、阵列多路复用器(MUX)及错误检查与校正(ECC)装置中的一或多者(例如，每一者)。作为另外非限制性实例，第一控制逻辑装置113可包含经配置以控制第一微电子装置结构100的存储器阵列区104内的阵列(例如，存储器元件阵列、存取装置阵列)的行操作的装置，例如解码器(例如，本地叠解码器、行解码器)、驱动器(例如，字线(WL)驱动器)、维修电路系统(例如，行维修电路系统)、存储器测试装置、MUX、ECC装置及自刷新/耗损均衡装置中的一或多者(例如，每一者)。
第一微电子装置结构100的存储器阵列区104可包含堆叠结构116、线结构124(例如，数字线结构、位线结构)，及线接点结构126。如图1A中所展示，线结构124可竖直(例如，在Z方向上)上覆于堆叠结构116，且可凭借线接点结构126电连接到堆叠结构116内的结构(例如，柱结构，例如单元柱结构；填充通孔，例如填充有导电材料的穿孔)。线接点结构126可竖直延伸于个别线结构124与堆叠结构116内的个别结构之间且电耦合到所述结构。线结构124及线接点结构126可各自个别地由导电材料形成且包含导电材料。
存储器阵列区104的堆叠结构116包含布置于层叠118中的导电结构120与绝缘结构122的竖直交替(例如，在Z方向上)序列。堆叠结构116的层叠118中的每一者可包含导电结构120中的至少一者，其竖直邻近绝缘结构122中的至少一者。在一些实施例中，导电结构120由钨(W)形成且包含钨，且绝缘结构122由二氧化硅(SiO2)形成且包含二氧化硅。堆叠结构116的层叠118的导电结构120及绝缘结构122可各自个别地为基本上平坦的，且可各自个别地表现所要厚度。
如图1A中所展示，至少一个深接点结构128可竖直延伸穿过堆叠结构116。深接点结构128可经配置及定位以将竖直地上覆于堆叠结构116的第一微电子装置结构100的一或多个组件与竖直地下伏于堆叠结构116的第一微电子装置结构100的一或多个组件电连接。深接点结构128可由导电材料形成且包含导电材料。
存储器阵列区104进一步包含位于堆叠结构116上、上方及/或内的额外结构及/或装置。作为非限制性实例，存储器阵列区104包含竖直延伸穿过堆叠结构116的单元柱结构。单元柱结构可各自个别地包含至少部分由一或多个电荷存储结构(例如，电荷收集结构，例如包括氧化物-氮化物-氧化物(“ONO”)材料的电荷收集结构；浮动栅极结构)包围的半导电柱(例如，多晶硅柱、硅-锗柱)。单元柱结构与堆叠结构116的层叠118的导电结构120的交叉点可界定第一微电子装置结构100的存储器阵列区104内的彼此串联耦合的存储器单元的竖直延伸串。在一些实施例中，在堆叠结构116的每一层叠118内形成于导电结构120与单元柱结构的交叉点处的存储器单元包括所谓的“MONOS”(金属-氧化物-氮化物-氧化物-半导体)存储器单元。在额外实施例中，存储器单元包括所谓的“TANOS”(氮化钽-氧化铝-氮化物-氧化物-半导体)存储器单元，或所谓的“BETANOS”(经频带/阻障工程设计的TANOS)存储器单元，其中每一者为MONOS存储器单元的子集。在另外实施例中，存储器单元包括所谓的“浮动栅极”存储器单元，其包含浮动栅极(例如，金属性浮动栅极)作为电荷存储结构。浮动栅极可水平插入于单元柱结构的中心结构与堆叠结构116的不同层叠118的导电结构120之间。
如图1A中所展示，第一微电子装置结构100的存储器阵列区104的组件可凭借第一垫结构114及第二互连件结构130电连接到第一微电子装置结构100的第一控制逻辑区102的组件(例如，例如第一布线结构110的结构；例如第一控制逻辑装置113的装置)。举例来说，存储器阵列区104的组件(例如，结构、装置)可落于第一垫结构114上，且第二互连件结构130可竖直延伸于第一垫结构114与第一控制逻辑区102的各种组件之间且将其电连接。第一垫结构114及第二互连件结构130可各自个别地由导电材料形成且包含导电材料。
继续参考图1A，第一微电子装置结构100的第一互连件区106可包含第二布线结构132及第一接合垫结构136。第二布线结构132可竖直地上覆于存储器阵列区104的线结构124且电连接到所述线结构，且第一接合垫结构136可竖直地上覆于第二布线结构132且电连接到所述第二布线结构。如图1A中所展示，第三互连件结构134可竖直延伸于第二布线结构132与线结构124之间且将其电连接，且第四互连件结构138可竖直延伸于第二布线结构132与第一接合垫结构136之间且将其电连接。第二布线结构132、第三互连件结构134、第一接合垫结构136及第四互连件结构138可各自个别地由导电材料形成且包含导电材料。在一些实施例中，第二布线结构132由Al形成且包含Al，且第一接合垫结构136由Cu形成且包含Cu。
接下来参考图1B，第二微电子装置结构150(例如，小芯片)可形成为包含第二控制逻辑区152及竖直地位于第二控制逻辑区152上方并与其电连通的第二互连件区154。第二微电子装置结构150可经配置以耦合到第一微电子装置结构100，如在下文更详细地描述。
第二微电子装置结构150的第二控制逻辑区152可包含第二半导电基底结构156、第二栅极结构157、第三布线结构162及第五互连件结构160。第二半导电基底结构156的部分、第二栅极结构157、第三布线结构162及第五互连件结构160形成第二控制逻辑区152的各种第二控制逻辑装置163，如在下文更详细地描述。
第二控制逻辑区152的第二半导电基底结构156(例如，第二半导电晶片)包括基底材料或构造，其上形成有第二微电子装置结构150的额外材料及结构。第二半导电基底结构156可包括半导电结构(例如，半导电晶片)或位于支撑结构上的基底半导电材料。举例来说，第二半导电基底结构156可包括常规硅衬底(例如，常规硅晶片)，或包括半导电材料的另一大块衬底。在一些实施例中，第二半导电基底结构156包括硅晶片。另外，第二半导电基底结构156可包含形成于其中及/或其上的一或多个层、结构及/或区。举例来说，第二半导电基底结构156可包含导电掺杂区及未掺杂区。导电掺杂区可例如用作第二控制逻辑区152的第二控制逻辑装置163的晶体管的源极区及漏极区；且未掺杂区可例如用作第二控制逻辑装置163的晶体管的沟道区。
如图1B中所展示，第二半导电基底结构156可进一步包含至少部分(例如，不完全、完全)竖直延伸穿过其中的一或多个额外填充通孔158(例如，额外填充TSV)。额外填充通孔158可至少部分(例如，基本上)填充有导电材料。额外填充通孔158可用以促进位于第二半导电基底结构156的第一侧(例如，前侧、顶侧)处的第二微电子装置结构150的一或多个组件与待提供于第二半导电基底结构156的第二相对侧(例如，背侧、底侧)处的额外组件(例如，一或多个结构及/或装置)之间的电连接，如在下文更详细地描述。
继续参考图1B，第二微电子装置结构150的第二控制逻辑区152的第二栅极结构157可竖直地上覆于第二半导电基底结构156的部分。第二栅极结构157可在第二微电子装置结构150的第二控制逻辑区152内个别地水平延伸于第二控制逻辑装置163的晶体管之间，且通过所述晶体管使用。第二栅极结构157可由导电材料形成且包含导电材料。栅极介电材料(例如，介电氧化物)可竖直插入(例如，在Z方向上)于第二栅极结构157与晶体管的沟道区(例如，第二半导电基底结构156内)之间。
如图1B中所展示，第三布线结构162可竖直地(例如，在Z方向上)上覆于第二半导电基底结构156。第三布线结构162可凭借第五互连件结构160电连接到第二半导电基底结构156。第五互连件结构160的部分可竖直延伸于第三布线结构162的部分之间且将其电耦合，且第五互连件结构160的其它者可竖直延伸于第二半导电基底结构156的区(例如，导电掺杂区，例如源极区及漏极区)与第三布线结构162中的一或多者之间且将其电耦合。第三布线结构162及第五互连件结构160可各自个别地由导电材料形成且包含导电材料。
如先前所提及，第二半导电基底结构156的部分(例如，充当源极区及漏极区的导电掺杂区，充当沟道区的未掺杂区)、第二栅极结构157、第三布线结构162及第五互连件结构160形成第二控制逻辑区152的各种第二控制逻辑装置163。第二控制逻辑装置163可经配置以控制至少第一微电子装置结构100(图1A)的其它组件的各种操作，例如第一微电子装置结构100(图1A)的存储器阵列区104(图1A)内的组件。相对于包含于第一微电子装置结构100(图1A)的至少第一控制逻辑区102(图1A)中的第一控制逻辑装置113(图1A)，可选择包含于第二控制逻辑区152中的第二控制逻辑装置163。第二控制逻辑装置163可不同于第一控制逻辑装置113(图1A)。在一些实施例中，第二控制逻辑装置163包含采用相对较高性能控制逻辑电路系统(例如，相对较高性能CMOS电路系统)的相对较高性能控制逻辑装置。第二控制逻辑装置163可例如经配置以在小于或等于(例如，小于)约1.4伏特(V)的施加电压下操作，例如处于约0.7V到约1.4V的范围内(例如，约0.9V到约1.2V、约0.95V到约1.15V，或约1.1V)。
作为非限制性实例，包含于第二微电子装置结构150的第二控制逻辑区152内的第二控制逻辑装置163可包含经配置以控制第一微电子装置结构100(图1A)的存储器阵列区104(图1A)内的阵列(例如，存储器元件阵列、存取装置阵列)的列操作的装置，例如解码器(例如，本地叠解码器、列解码器)、感测放大器(例如，EQ放大器、ISO放大器、NSA、PSA)、维修电路系统(例如，列维修电路系统)、I/O装置(例如，本地I/O装置)、存储器测试装置、MUX及ECC装置中的一或多者(例如，每一者)。作为另一非限制性实例，第二控制逻辑装置163可包含经配置以控制第一微电子装置结构100(图1A)的存储器阵列区104(图1A)内的阵列(例如，存储器元件阵列、存取装置阵列)的行操作的装置，例如解码器(例如，本地叠解码器、行解码器)、驱动器(例如，WL驱动器)、维修电路系统(例如，行维修电路系统)、存储器测试装置、MUX、ECC装置及自刷新/耗损均衡装置中的一或多者(例如，每一者)。作为另外非限制性实例，第二控制逻辑装置163可包含可包含串驱动器及页缓冲区中的一或多者。
继续参考图1B，第二微电子装置结构150的第二互连件区154可包含第二垫结构164及第二接合垫结构168。第二垫结构164可竖直地上覆于第二控制逻辑区152的第三布线结构162且电连接到所述第三布线结构，且第二接合垫结构168可竖直地上覆于第二垫结构164且电连接到所述第二垫结构。如图1B中所展示，第六互连件结构166可竖直延伸于第二垫结构164与第三布线结构162之间且将其电连接，且第七互连件结构169可竖直延伸于第二垫结构164与第二接合垫结构168之间且将其电连接。第二垫结构164、第六互连件结构166、第二接合垫结构168及第七互连件结构169可各自个别地由导电材料形成且包含导电材料。在一些实施例中，第二接合垫结构168由Cu形成且包含Cu。
接下来参考图1C，第二微电子装置结构150可倒置翻转(例如，在Z方向上)并附接(例如，接合)到第一微电子装置结构100以形成微电子装置结构组合件170。或者，第一微电子装置结构100可倒置翻转，并附接到第二微电子装置结构150以形成微电子装置结构组合件170。
如图1C中所展示，微电子装置结构组合件170可形成为包含第八互连件结构172，其竖直插入于第一微电子装置结构100的第二布线结构132与第二微电子装置结构150的第二垫结构164之间且将其电连接。另外，介电材料(例如，介电氧化物材料)(出于清晰性及易于理解图示及相关描述起见从图1C省略)可涵盖并围绕第八互连件结构172，且可将第一微电子装置结构100部分物理上耦合到第二微电子装置结构150。第二微电子装置结构150可在无接合线的情况下附接到第一微电子装置结构100。
微电子装置结构组合件170的第八互连件结构172可由第一微电子装置结构100的第一接合垫结构136(图1A)及第二微电子装置结构150的第二接合垫结构168(图1B)形成。举例来说，在翻转第二微电子装置结构150之后，其第二接合垫结构168(图1B)可与第一微电子装置结构100的第一接合垫结构136(图1A)水平对准并与其变为物理接触。可接着使用至少一个热压缩工艺来转移(例如，扩散)第一接合垫结构136(图1A)及第二接合垫结构168(图1B)的材料(例如，Cu)并彼此相互作用，且形成第八互连件结构172。
仍参考图1C，微电子装置结构组合件170可进一步包含一或多个配线垫结构174(例如，导线接合垫结构)，其耦合(例如，物理上耦合、电耦合)到竖直延伸穿过第二微电子装置结构150的第二半导电基底结构156的额外填充通孔158。配线垫结构174可用以将微电子装置结构组合件170电连接到包含微电子装置结构组合件170的微电子装置的封装。配线垫结构174可例如在从第二半导电基底结构156的背面薄化(例如，在Z方向上)所述第二半导电基底结构之后耦合到额外填充通孔158的导电材料，以在第二微电子装置结构150附接到第一微电子装置结构100之后暴露额外填充通孔158。在额外实施例中，额外填充通孔158在第二微电子装置结构150附接到第一微电子装置结构100之后形成于第二半导电基底结构156中，且接着配线垫结构174耦合到额外填充通孔158。
相较于常规组合件配置，微电子装置结构组合件170(包含其第二微电子装置结构150)促进经改进微电子装置性能、组件的经增大小型化，及更大封装密度。举例来说，第二控制逻辑区152(包含其第二控制逻辑装置163)竖直地上覆于存储器阵列区104(包含其存储器单元的竖直延伸串)可缩减在接通状态与断开状态之间切换存储器阵列区104的存储器单元所需的时间量(例如，提高在相对较低电阻率状态(接通状态)与相对较高电阻率状态(断开状态)之间切换存储器单元的速度)，及/或可相对于未包含第二控制逻辑区152的常规组合件配置降低施加临界切换电压(Vcc)要求。相对于在竖直地下伏于存储器阵列区104的常规基底控制逻辑区内包含这些控制逻辑装置的常规配置，提供竖直地位于存储器阵列区104上方的第二控制逻辑区152可例如缩小存储器阵列区104的存储器单元的竖直延伸串与微电子装置结构组合件170的第二控制逻辑装置163(例如，高性能I/O装置)之间的距离。另外，相对于常规基底控制逻辑区配置，在第二控制逻辑区152而非第一控制逻辑区102内采用第二控制逻辑装置163可减小第一控制逻辑区102的水平尺寸，以相较于常规配置而促进相对较小水平覆盖区及经改进存储器阵列、裸片及/或插口区域效率。
接下来参考图1D，在附接第一微电子装置结构100及第二微电子装置结构150以形成微电子装置结构组合件170之后，微电子装置结构组合件170可进行额外处理。凭借非限制性实例，任选地，与第一微电子装置结构100基本上类似的另一微电子装置结构100'(例如，额外裸片)可附接到第一微电子装置结构100以形成相对较大微电子装置结构组合件180。
相对较大微电子装置结构组合件180可例如通过以下步骤形成：通过薄化(例如，在Z方向上)第一半导电基底结构108以暴露填充通孔109；将接合垫结构耦合到填充通孔109的导电材料；将接合垫结构与额外接合垫结构(例如，与第一微电子装置结构100的第一接合垫结构136(图1A)基本上类似的额外接合垫结构)水平对准并物理上接触；及随后预形成至少一个热压工艺，以形成竖直插入于第一微电子装置结构100与另一微电子装置结构100'之间且将其电连接的一或多个第九互连件结构176(例如，与第八互连件结构172基本上类似的互连件结构)。任何合乎需要数量个额外微电子装置结构可凭借基本上类似处理附接到相对较大微电子装置结构组合件180。
因此，根据本公开的实施例，一种微电子装置包括存储器阵列区、控制逻辑区及额外控制逻辑区。所述存储器阵列区包括：堆叠结构，其包括竖直交替的导电结构与绝缘结构；及位于所述堆叠结构内的存储器单元的竖直延伸串。所述控制逻辑区下伏于所述堆叠结构，且包括经配置以实现所述存储器单元的竖直延伸串的控制操作的一部分的控制逻辑装置。额外控制逻辑区上覆于堆叠结构，且包括经配置以实现存储器单元的竖直延伸串的控制操作的额外部分的额外控制逻辑装置。
此外，根据本公开的实施例，一种形成微电子装置的方法包括形成第一微电子装置结构，其包括控制逻辑区及位于所述控制逻辑区上方的存储器阵列区。所述控制逻辑区包括所述控制逻辑装置。所述存储器阵列区包括：堆叠结构，其包括竖直交替的导电结构与绝缘结构；及位于所述堆叠结构内的存储器单元的竖直延伸串。第二微电子装置结构形成为包括额外控制逻辑区，其包括额外控制逻辑装置。所述第一微电子装置结构附接到所述第二微电子装置结构，使得所述堆叠结构竖直插入于所述控制逻辑区与所述额外控制逻辑区之间。
图2A到2D为示出形成微电子装置(例如，存储器装置，例如3D NAND快闪存储器装置)的另一方法的实施例的简化部分横截面视图。运用下文所提供的描述，所属领域的一般技术人员将容易地显而易见，本文中参考图2A到2D所描述的方法及结构可用于各种装置及电子系统中。
参看图2A，第一微电子装置结构200(例如，第一裸片)可形成为包含控制逻辑区202。控制逻辑区202包含半导电基底结构204、栅极结构205、第一布线结构206及第一互连件结构208。半导电基底结构204的部分、栅极结构205、第一布线结构206及第一互连件结构208形成控制逻辑区202的各种控制逻辑装置209，如在下文更详细地描述。
控制逻辑区202的半导电基底结构204(例如，半导电晶片)包括基底材料或构造，其上形成第一微电子装置结构200的额外材料及结构。半导电基底结构204可包括半导电结构(例如，半导电晶片)或位于支撑结构上的基底半导电材料。举例来说，半导电基底结构204可包括常规硅衬底(例如，常规硅晶片)，或包括半导电材料的另一大块衬底。在一些实施例中，半导电基底结构204包括硅晶片。另外，半导电基底结构204可包含形成于其中及/或其上的一或多个层、结构及/或区。举例来说，半导电基底结构204可包含导电掺杂区及未掺杂区。导电掺杂区可例如用作控制逻辑区202的控制逻辑装置209的晶体管的源极区及漏极区；且未掺杂区可例如用作控制逻辑装置209的晶体管的沟道区。
如图2A中所展示，第一微电子装置结构200的控制逻辑区202的栅极结构205可竖直地上覆于半导电基底结构204的部分。栅极结构205可在第一微电子装置结构200的控制逻辑区202内个别地水平延伸于控制逻辑装置209的晶体管之间且通过所述晶体管使用。栅极结构205可由导电材料形成且包含导电材料。栅极介电材料(例如，介电氧化物)可竖直插入(例如，在Z方向上)于栅极结构205与晶体管的沟道区(例如，半导电基底结构204内)之间。
如图2A中所展示，第一布线结构206可竖直地(例如，在Z方向上)上覆于半导电基底结构204，且可凭借第一互连件结构208电连接到半导电基底结构204。第一互连件结构208的部分可竖直延伸于第一布线结构206的部分之间，且与所述部分电耦合，且第一互连件结构208的其它者可竖直延伸于第一半导电基底结构204的区(例如，导电掺杂区，例如源极区及漏极区)与第一布线结构206中的一或多者之间，且将所述区电耦合到所述一或多者。第一布线结构206及第一互连件结构208可各自个别地由导电材料形成且包含导电材料。
如先前所提及，半导电基底结构204的部分(例如，充当源极区及漏极区的导电掺杂区、充当沟道区的未掺杂区)、栅极结构205、第一布线结构206及第一互连件结构208形成控制逻辑区202的各种控制逻辑装置209。控制逻辑装置209可经配置以控制相对较大组合件的其它组件(例如，存储器单元阵列的存储器单元)的各种操作，以包含第一微电子装置结构200，如在下文更详细地描述。作为非限制性实例，控制逻辑装置209可包含电荷泵(例如，VCCP电荷泵、VNEGWL电荷泵、DVC2电荷泵)、DLL电路系统(例如，环状振荡器)、Vdd调节器、串驱动器、页缓冲区及各种芯片/叠控制电路系统中的一或多者(例如，每一者)。作为另一非限制性实例，控制逻辑装置209可包含经配置以控制待耦合到第一微电子装置结构200的另一(例如，第二)微电子装置结构的存储器阵列区内的阵列(例如，存储器元件阵列、存取装置阵列)的列操作的装置，例如解码器(例如，本地叠解码器、列解码器)、感测放大器(例如，EQ放大器、ISO放大器、NSA、PSA)、维修电路系统(例如，列维修电路系统)、I/O装置(例如，本地I/O装置)、存储器测试装置、MUX及ECC装置中的一或多者(例如，每一者)。作为另外非限制性实例，控制逻辑装置209可包含经配置以控制待耦合到第一微电子装置结构200的另一微电子装置结构的存储器阵列区内的阵列(例如，存储器元件阵列、存取装置阵列)的行操作的装置，例如解码器(例如，本地叠解码器、行解码器)、驱动器(例如，WL驱动器)、维修电路系统(例如，行维修电路系统)、存储器测试装置、MUX、ECC装置及自刷新/耗损均衡装置中的一或多者(例如，每一者)。
继续参考图2A，第一微电子装置结构200可进一步包含第一垫结构210及竖直地上覆于控制逻辑区202的第一布线结构206并与其电连通的第二互连件结构212。如图2A中所展示，第一垫结构210可竖直地上覆于第一布线结构206，且第二互连件结构212可竖直延伸于第一垫结构210与第一布线结构206之间且与其电连接。第一垫结构210及第二互连件结构212可各自个别地由导电材料形成且包含导电材料。
接下来参考图2B，第二微电子装置结构250(例如，第二裸片)可形成为包含基底结构214(例如，基底晶片、支撑晶片)、竖直地位于基底结构214上方(例如，在Z方向上)的存储器阵列区216，及竖直地位于存储器阵列区216上方并与其电连通的互连件区218。存储器阵列区216可竖直插入于基底结构214与互连件区218之间。
基底结构214可包括基底材料或构造，其上形成第二微电子装置结构250的额外材料及结构。基底结构214可为常规硅衬底(例如，常规硅晶片)或另一大块衬底。作为非限制性实例，基底结构214可包括以下各者中的一或多者：硅、二氧化硅、具有原生氧化物的硅、氮化硅、含碳氮化硅、玻璃、半导体、金属氧化物、金属、氮化钛、含碳氮化钛、Ta、氮化钽、含碳氮化钽、铌、氮化铌、含碳氮化铌、钼、氮化钼、含碳氮化钼、钨、氮化钨、含碳氮化钨、Cu、Co、Ni、Fe、Al及贵金属。在一些实施例中，基底结构214包括硅晶片。
第二微电子装置结构250的存储器阵列区216可包含堆叠结构222、线结构230(例如，数字线结构、位线结构)及线接点结构232。如图2B中所展示，线结构230可竖直地(例如，在Z方向上)上覆于堆叠结构222，且可凭借线接点结构232电连接到堆叠结构222内的结构(例如，柱结构、填充通孔)。线接点结构232可竖直延伸于个别线结构230与堆叠结构222内的个别结构之间且电耦合到所述结构。线结构230及线接点结构232可各自个别地由导电材料形成且包含导电材料。
存储器阵列区216的堆叠结构222包含布置于层叠224中的导电结构226与绝缘结构228的竖直交替(例如，在Z方向上)序列。堆叠结构222(包含其具有导电结构226及绝缘结构228的层叠224)可与先前参考图1A描述的堆叠结构116(包含其具有导电结构120与绝缘结构122的层叠118)基本上类似。另外，至少一个深接点结构236可竖直延伸穿过堆叠结构222。深接点结构236可经配置及定位以将竖直地上覆于堆叠结构222的第二微电子装置结构250的一或多个组件与竖直地下伏于堆叠结构222的第二微电子装置结构250的一或多个组件电连接。深接点结构236可由导电材料形成且包含导电材料。
存储器阵列区216进一步包含位于堆叠结构222上、上方及/或内的额外结构及/或装置。作为非限制性实例，存储器阵列区216包含竖直延伸穿过堆叠结构222的单元柱结构。单元柱结构与堆叠结构222的层叠224的导电结构226的交叉点可界定第二微电子装置结构250的存储器阵列区216内的彼此串联耦合的存储器单元的竖直延伸串。单元柱结构及存储器单元的竖直延伸串可对应地与先前参考图1A描述的单元柱结构及存储器单元的竖直延伸串基本上类似。
继续参考图2B，第二微电子装置结构250可进一步包含竖直插入于存储器阵列区216与基底结构214之间的第二垫结构220及第三互连件结构219。第二垫结构220可竖直地下伏于堆叠结构222，且第三互连件结构219可竖直延伸于第二垫结构220与基底结构214之间。存储器阵列区216的组件(例如，结构、装置)可落于第二垫结构220上，且第三互连件结构219可物理上接触第二垫结构220及基底结构214。第二垫结构220及第三互连件结构219可各自个别地由导电材料形成且包含导电材料。
继续参考图2B，第二微电子装置结构250的互连件区218可包含第二布线结构238及接合垫结构242。第二布线结构238可竖直地上覆于存储器阵列区216的线结构230且与其电连接，且接合垫结构242可竖直地上覆于第二布线结构238且与其电连接。如图2B中所展示，第四互连件结构240可竖直延伸于第二布线结构238与线结构230之间且将其电连接，且第五互连件结构244可竖直延伸于第二布线结构238与接合垫结构242之间且将其电连接。第二布线结构238、第四互连件结构240、接合垫结构242及第五互连件结构244可各自个别地由导电材料形成且包含导电材料。在一些实施例中，第二布线结构238由Al形成且包含Al，且接合垫结构242由Cu形成且包含Cu。
接下来参考图2C，基底结构214(图2B)可从第二微电子装置结构250移除(例如，剥离)，且载体结构246(例如，载体晶片)可凭借粘着材料248附接(例如，接合)到接合垫结构242。载体结构246及粘着材料248可经配置以促进第二微电子装置结构250的安全处置以供进一步处理(例如，附接到第一微电子装置结构200(图2A))，如在下文更详细地描述。载体结构246及粘着材料248可对应地包括常规载体结构(例如，常规载体晶片)及常规粘着材料，且因此在本文中未详细描述。另外，基底结构214(图2B)可使用常规移除工艺(例如，常规剥离工艺、常规研磨工艺)及常规设备从第二微电子装置结构250移除，其在本文中也未详细描述。
接下来，参考图2D，第二微电子装置结构250可附接(例如，接合)到第一微电子装置结构200以形成微电子装置结构组合件260，且载体结构246(图2C)及粘着材料248(图2C)可移除。如图2D中所展示，第二微电子装置结构250的第三互连件结构219可定位于第一微电子装置结构200的第一垫结构210上。另外，介电材料(例如，介电氧化物材料)(出于清晰性及易于理解图示及相关描述起见从图2D省略)可涵盖并围绕第一垫结构210、第二互连件结构212、第三互连件结构219及第二垫结构220，且可将第二微电子装置结构250至少部分物理上耦合到第一微电子装置结构200。第二微电子装置结构250可在无接合线的情况下附接到第一微电子装置结构200。
在将第二微电子装置结构250附接到第一微电子装置结构200之后，载体结构246(图2C)及粘着材料248(图2C)可使用常规移除工艺(例如，常规剥离工艺、常规研磨工艺)及常规设备从微电子装置结构组合件260移除，其在本文中未详细描述。
上文参考图2A到2D所描述的方法解决了对控制逻辑装置配置及相关联微电子装置性能(例如，速度、数据传送速率、电力消耗)的局限性，所述局限性可以其它方式起因于通过微电子装置的阵列(例如，存储器单元阵列、存储器元件阵列、存取装置阵列)的形成及/或处理所强加的热预算约束。举例来说，通过形成与第二微电子装置结构250分隔开的第一微电子装置结构200，在第一微电子装置结构200的控制逻辑区202内控制逻辑装置209的配置不受形成第二微电子装置结构250的存储器阵列区216的组件(例如，存储器单元、存储器元件、存取装置)所需的处理条件(例如，温度、压力、材料)限制，且反之亦然。另外，在基底结构214(图2B)上方形成存储器阵列区216的特征(例如，结构、材料、开口)可能妨碍组件(例如，堆叠结构222的层叠224)的非所要的平面外变形(例如，弯曲、翘曲、折弯、弯折、凹陷)，所述变形在用以形成至少存储器阵列区216的不同组件的各种沉积、图案化、掺杂、蚀刻及退火工艺期间可能以其它方式出现。
因此，根据本公开的实施例，一种微电子装置包括存储器阵列区、第一导电垫结构、第二导电垫结构及控制逻辑区。所述存储器阵列区包括：堆叠结构，其包括导电结构与绝缘结构的竖直交替序列；及位于所述堆叠结构内的存储器单元的竖直延伸串。所述第一导电垫结构下伏于所述存储器阵列区的所述堆叠结构。所述第二导电垫结构下伏于所述第一导电垫结构。所述控制逻辑区下伏于所述第二导电垫结构且包括控制逻辑装置，其包括CMOS电路系统。
此外，根据本公开的实施例，一种形成微电子装置的方法包括形成第一微电子装置结构，其包括控制逻辑区，所述控制逻辑区包括控制逻辑装置。将第二微电子装置结构形成为包括基底结构，及位于所述基底结构上的存储器阵列区。所述存储器阵列区包括：堆叠结构，其包括竖直交替的导电结构与绝缘结构；及位于所述堆叠结构内的存储器单元的竖直延伸串。从所述第二微电子装置结构移除所述基底结构。将所述第二微电子装置结构的剩余部分附接到所述第一微电子装置结构，使得所述第一微电子装置结构的所述控制逻辑区下伏于所述第二微电子装置结构的所述存储器阵列区。
图3A到3D为示出形成微电子装置(例如，存储器装置，例如3D NAND快闪存储器装置)的另一方法的实施例的简化部分横截面视图。运用下文所提供的描述，所属领域的一般技术人员将容易地显而易见，本文中参考图3A到3D所描述的方法及结构可用于各种装置及电子系统中。
参看图3A，第一微电子装置结构300(例如，第一裸片)可形成为包含控制逻辑区302，包含半导电基底结构304、栅极结构305、第一布线结构306及第一互连件结构308。半导电基底结构304的部分、栅极结构305、第一布线结构306及第一互连件结构308形成控制逻辑区302的各种控制逻辑装置309。半导电基底结构304、栅极结构305、第一布线结构306、第一互连件结构308及控制逻辑区302的控制逻辑装置309可对应地与先前参考图2A描述的半导电基底结构204、栅极结构205、第一布线结构206、第一互连件结构208及控制逻辑装置209基本上类似。另外，第一微电子装置结构300可进一步包含竖直地上覆于控制逻辑区302的第一布线结构306并与其电连通的垫结构310及第二互连件结构312。垫结构310及第二互连件结构312可对应地与先前参考图2A描述的第一垫结构210及第二互连件结构212基本上类似。
仍参考图3A，第一微电子装置结构300形成为进一步包含额外半导电结构314，其竖直(例如，在Z方向上)上覆于控制逻辑区302(例如，竖直地上覆于第一垫结构210，竖直地上覆于控制逻辑区302的第一布线结构306)；及一或多个半导电柱结构318，其从半导电基底结构304及额外半导电结构314且在两者之间竖直延伸(例如，在Z方向上)。如图3A中所展示，半导电柱结构318可从额外半导电结构314竖直延伸穿过控制逻辑区302的第一布线结构306并延伸到半导电基底结构304。
额外半导电结构314及半导电柱结构318可各自个别地由半导电材料形成且包含半导电材料(例如，例如单晶硅或多晶硅的硅材料；硅-锗材料；锗材料；砷化镓材料；氮化镓材料；磷化铟材料；其组合)。在一些实施例中，额外半导电结构314及半导电柱结构318各自由单晶硅形成且包含单晶硅。另外，额外半导电结构314可形成为其中包含至少一个导电掺杂区316。额外半导电结构314的导电掺杂区316可掺杂有一或多个导电掺杂剂(例如，一或多个N型掺杂剂，例如磷、砷、锑及铋中的一或多者；一或多个P型掺杂物，例如硼、铝及镓中的一或多者)，且可充当用于待耦合的存储器单元的竖直延伸串的源极区，如在下文更详细地描述。
在一些实施例中，额外半导电结构314由外延生长形成，继之以形成其导电掺杂区316的掺杂布植。在额外实施例中，额外半导电结构314是从额外半导电结构形成(例如，切割)(例如，单独相对半导电结构，例如单独硅晶片)，且随后竖直提供(例如，放置)于控制逻辑区302上方。举例来说，可按所要竖直深度将氢离子植入额外半导电结构中，可加热额外半导电结构以在额外半导电结构中按所要竖直深度形成空隙(例如，凹处、泡)，且有效地从额外半导电结构切割额外半导电结构314，且接着可在控制逻辑区302上方提供额外半导电结构314。可在控制逻辑区302上方提供额外半导电结构314之前或之后形成额外半导电结构314的导电掺杂区316。
接下来参考图3B，第二微电子装置结构350(例如，另一裸片)可形成为包含基底结构320(例如，基底晶片)、位于基底结构320竖直上方(例如，在Z方向上)的存储器阵列区322，及位于存储器阵列区322竖直上方并与其电连通的互连件区324。存储器阵列区322可竖直插入于基底结构320与互连件区324之间。基底结构320可与先前参考图2B描述的基底结构214基本上类似。
第二微电子装置结构350的存储器阵列区322可包含堆叠结构326、线结构338(例如，数字线结构、位线结构)及线接点结构340。如图3B中所展示，线结构338可竖直地(例如，在Z方向上)上覆于堆叠结构326，且可凭借线接点结构340电连接到堆叠结构326内的结构(例如，柱结构、填充通孔)。线接点结构340可竖直延伸于个别线结构338与堆叠结构326内的个别结构之间且电耦合到所述结构。线结构338及线接点结构340可各自个别地由导电材料形成且包含导电材料。
存储器阵列区322的堆叠结构326包含布置于层叠328中的导电结构330与绝缘结构332的竖直交替(例如，在Z方向上)序列。堆叠结构326(包含其具有导电结构330及绝缘结构332的层叠328)可与先前参考图1A描述的堆叠结构116(包含其具有导电结构120与绝缘结构122的层叠118)基本上类似。另外，至少一个深接点结构337可竖直延伸穿过堆叠结构326。举例来说，如图3B中所展示，深接点结构337可从堆叠结构326的较高竖直边界竖直延伸，穿过堆叠结构326，且延伸到基底结构320的较高竖直边界处或最接近的位置(例如，基底结构320上的介电材料内)。深接点结构337可由导电材料形成且包含导电材料。
如图3B中所展示，存储器阵列区322进一步包含竖直延伸穿过堆叠结构326的单元柱结构336。单元柱结构336与堆叠结构326的层叠328的导电结构330的交叉点可界定第二微电子装置结构350的存储器阵列区322内的彼此串联耦合的存储器单元335的竖直延伸串。单元柱结构336及存储器单元335的竖直延伸串可对应地与先前参考图1A描述的单元柱结构及存储器单元的竖直延伸串基本上类似。单元柱结构336可从堆叠结构326的较高竖直边界竖直延伸，穿过堆叠结构326，且延伸到基底结构320的较高竖直边界处或最接近的位置(例如，基底结构320上的介电材料内)。
仍参考图3B，存储器阵列区322还包含竖直延伸穿过堆叠结构326的导电接点结构334(例如，源极接点结构)。导电接点结构334可水平定位于竖直延伸穿过堆叠结构326的填充狭槽内。填充狭槽可将堆叠结构326划分成通过填充狭槽彼此隔开的多个(例如，复数个)区块。导电接点结构334可从堆叠结构326的较高竖直界线竖直延伸，穿过堆叠结构326，且延伸到基底结构320的较高竖直边界处或最接近的位置(例如，基底结构320上的介电材料内)。在进一步处理第二微电子装置结构350及第一微电子装置结构300(图3A)时，导电接点结构334可经大小设定、成形及定位以接触第一微电子装置结构300(图3A)的额外半导电结构314(图3A)的导电掺杂区316(图3A)，如在下文更详细地描述。
继续参考图3B，第二微电子装置结构350的互连件区324可包含第二布线结构342及接合垫结构346。第二布线结构342可竖直地上覆于存储器阵列区322的线结构338且与其电连接，且接合垫结构346可竖直地上覆于第二布线结构342且与其电连接。如图3B中所展示，第三互连件结构344可竖直延伸于第二布线结构342与线结构338之间且将其电连接，且第四互连件结构348可竖直延伸于第二布线结构342与接合垫结构346之间且将其电连接。第二布线结构342、第三互连件结构344、接合垫结构346及第四互连件结构348可各自个别地由导电材料形成且包含导电材料。在一些实施例中，第二布线结构342由Al形成且包含Al，且接合垫结构346由Cu形成且包含Cu。
接下来参考图3C，基底结构320(图3B)可从第二微电子装置结构350移除(例如，剥离)，且载体结构352(例如，载体晶片)可凭借粘着材料354附接(例如，接合)到接合垫结构346。载体结构352及粘着材料354可经配置以促进第二微电子装置结构350的安全处置以供进一步处理(例如，附接到第一微电子装置结构300(图3A))，如在下文更详细地描述。载体结构352及粘着材料354可对应地包括常规载体结构(例如，常规载体晶片)及常规粘着材料，且因此在本文中未详细描述。另外，基底结构320(图3B)可使用常规移除工艺(例如，常规剥离工艺、常规研磨工艺)及常规设备从第二微电子装置结构350移除，其在本文中也未详细描述。
接下来，参考图3D，第二微电子装置结构350可附接(例如，接合)到第一微电子装置结构300，以形成微电子装置结构组合件360，且载体结构352(图3C)及粘着材料354(图3C)可移除。第二微电子装置结构350可在无接合线的情况下附接到第一微电子装置结构300。如图3D中所展示，第二微电子装置结构350的导电接点结构334、单元柱结构336及深接点结构337可定位于第一微电子装置结构300的额外半导电结构314上。第二微电子装置结构350的导电接点结构334及单元柱结构336可接触(例如，物理上接触、电接触)额外半导电结构314的导电掺杂区316(例如，源极区)。
在将第二微电子装置结构350附接到第一微电子装置结构300之后，载体结构352(图3C)及粘着材料354(图3C)可使用常规移除工艺(例如，常规剥离工艺、常规研磨工艺)及常规设备从微电子装置结构组合件360移除，其在本文中未详细描述。
上文参考图3A到3D所描述的方法有利地准许单元柱结构336及导电接点结构334(以及与其相关联的填充狭槽)形成于堆叠结构326内，而并无通常与在竖直地上覆于源极结构或源极区的常规堆叠结构内形成单元柱结构及导电接点结构相关联的困难及问题。举例来说，如果导电掺杂区316在形成单元柱结构336及导电接点结构334的工艺期间竖直地于堆叠结构326下方，那么在堆叠结构326竖直地上覆于基底结构320(图3B)(而非在堆叠结构326竖直地上覆于额外半导电结构314的导电掺杂区316)的同时在堆叠结构326内形成单元柱结构336及导电接点结构334缓解可以其它方式出现的处理复杂度及/或对导电掺杂区316的非所要损害(例如，腐蚀损害)(例如，在初始堆叠结构中形成开口以待填充单元柱结构336及导电接点结构334的蚀刻过程期间)。另外，上文参考图3A到3D所描述的方法还受益于本文关于参考图2A到2D所描述的方法而论述的优势。
图4A到4D为示出形成微电子装置(例如，存储器装置，例如3D NAND快闪存储器装置)的另一方法的实施例的简化部分横截面视图。运用下文所提供的描述，所属领域的一般技术人员将容易地显而易见，本文中参考图4A到4D所描述的方法及结构可用于各种装置及电子系统中。
参看图4A，第一微电子装置结构400(例如，第一裸片)可形成为包含控制逻辑区402，其包含半导电基底结构404、栅极结构405、第一布线结构406及第一互连件结构408。半导电基底结构404的部分、栅极结构405、第一布线结构406及第一互连件结构408形成控制逻辑区402的各种控制逻辑装置409。半导电基底结构404、栅极结构405、第一布线结构406、第一互连件结构408及控制逻辑区402的控制逻辑装置409可对应地与前文参考图2A描述的半导电基底结构204、栅极结构205、第一布线结构206、第一互连件结构208及控制逻辑装置209基本上类似。任选地，半导电基底结构404还可包含至少部分(例如，不完全、完全)竖直延伸穿过的一或多个填充通孔407(例如，填充TSV)。如果存在的话，那么填充通孔407可至少部分(例如，基本上)填充有导电材料。填充通孔407可用以促进位于第一半导电基底结构404的第一侧(例如，前侧、顶侧)处的第一微电子装置结构400的一或多个组件与待提供于第一半导电基底结构404的第二相对侧(例如，背侧、底侧)处的额外组件(例如，一或多个结构及/或装置)之间的电连接，如在下文更详细地描述。在额外实施例中，从半导电基底结构404省略填充通孔407(例如，不存在)。
如图4A中所展示，第一微电子装置结构400还可形成为包含竖直地上覆于控制逻辑区402的第一布线结构406并与其电连通的第一垫结构410及第二互连件结构412。第一垫结构410及第二互连件结构412可对应地与前文参考图2A描述的第一垫结构210及第二互连件结构212基本上类似。
接下来参考图4B，第二微电子装置结构450(例如，另一裸片)可形成为包含基底结构414(例如，基底晶片)、位于基底结构414竖直上方(例如，在Z方向上)的存储器阵列区416，及位于存储器阵列区416竖直上方并与其电连通的互连件区418。存储器阵列区416可竖直插入于基底结构414与互连件区418之间。基底结构414可与先前参考图2B描述的基底结构214基本上类似。
第二微电子装置结构250的存储器阵列区416可包含：堆叠结构422，其包含布置于层叠424中的导电结构426及绝缘结构428的竖直交替(例如，在Z方向上)序列；线结构430(例如，数字线结构、位线结构)；线接点结构432；及深接点结构436。堆叠结构422(包含其具有导电结构426与绝缘结构428的层叠424)、线结构430、线接点结构432及深接点结构436可对应地与先前参考图2B描述的堆叠结构222(包含其具有导电结构226与绝缘结构228的层叠224)、线结构230、线接点结构232及深接点结构236基本上类似。
第二微电子装置结构450的存储器阵列区416进一步包含位于堆叠结构422上、上方及/或内的额外结构及/或装置。作为非限制性实例，存储器阵列区416包含竖直延伸穿过堆叠结构422的单元柱结构。单元柱结构与堆叠结构422的层叠424的导电结构426的交叉点可界定第二微电子装置结构450的存储器阵列区416内的彼此串联耦合的存储器单元的竖直延伸串。单元柱结构及存储器单元的竖直延伸串可对应地与先前参考图1A描述的单元柱结构及存储器单元的竖直延伸串基本上类似。
第二微电子装置结构450可进一步包含竖直插入于存储器阵列区416与基底结构414之间的第二垫结构420及第三互连件结构419。第二垫结构420及第三互连件结构419可对应地与先前参考图2B所描述的第二垫结构220及第三互连件结构219基本上类似。
仍参考图4B，第二微电子装置结构450的互连件区418可包含第二布线结构438、第四互连件结构440、接合垫结构442及第五互连件结构444。第二布线结构438、第四互连件结构440、接合垫结构442及第五互连件结构444可对应地与先前参考图2B所描述的第二布线结构238、第四互连件结构240、接合垫结构242及第五互连件结构244基本上类似。
接下来参考图4C，基底结构414(图4B)可从第二微电子装置结构450移除(例如，剥离)，且载体结构446(例如，载体晶片)可凭借粘着材料448附接(例如，接合)到接合垫结构442。载体结构446及粘着材料448可经配置以促进第二微电子装置结构450的安全处置以供进一步处理(例如，附接到第一微电子装置结构400(图4A))，如在下文更详细地描述。载体结构446及粘着材料448可对应地包括常规载体结构(例如，常规载体晶片)及常规粘着材料，且因此在本文中未详细描述。另外，基底结构414(图4B)可使用常规移除工艺(例如，常规剥离工艺、常规研磨工艺)及常规设备从第二微电子装置结构450移除，其在本文中也未详细描述。
接下来，参看图4D，第二微电子装置结构450可附接(例如，接合)到第一微电子装置结构400，且无源装置452可形成为竖直邻近第一微电子装置结构400的后侧(例如，底侧、下侧)以形成微电子装置结构组合件460。第二微电子装置结构450可在无接合线的情况下附接到第一微电子装置结构400。此后，载体结构446(图4C)及粘着材料448(图4C)可移除。
如图4D中所展示，第二微电子装置结构450的第三互连件结构419可定位于第一微电子装置结构400的第一垫结构410上。另外，介电材料(例如，介电氧化物材料)(出于清晰性及易于理解图示及相关描述起见从图4D省略)可涵盖并围绕第一垫结构410、第二互连件结构412、第三互连件结构419及第二垫结构420，且可将第二微电子装置结构450至少部分物理上耦合到第一微电子装置结构400。
无源装置452可包含电阻器、电容器、电感器及去耦装置中的一或多者。如图4D中所展示，无源装置452可电连接到竖直延伸穿过半导电基底结构404的填充通孔407(例如，填充TSV)且可包含以操作方式与其相关联的第三布线结构454及第四互连件结构456。填充通孔407可连接到一或多个第三垫结构458，第四互连件结构456中的一或多者可竖直延伸于第三垫结构458中的一或多者与第三布线结构454中的一或多者之间且将其电耦合，且第四互连件结构456的其它者可竖直延伸于第三布线结构454的部分之间且将其电耦合。第三垫结构458、第三布线结构454及第四互连件结构456可各自个别地由导电材料形成且包含导电材料。
第三垫结构458可例如在从半导电基底结构404的背面薄化(例如，在Z方向上)所述半导电基底结构之后形成并连接到填充通孔407的导电材料，以在第二微电子装置结构450附接到第一微电子装置结构400之后暴露填充通孔407。在额外实施例中，填充通孔407在第二微电子装置结构450附接到第一微电子装置结构400之后形成于半导电基底结构404中，且接着第三垫结构458经形成且连接到填充通孔407的导电材料。此后，第三布线结构454及第四互连件结构456可形成为与第三垫结构458电连通(及因此，填充通孔407)。
在形成微电子装置结构组合件460之后，可使用常规移除工艺(例如，常规剥离工艺、常规研磨工艺)及常规设备从其移除载体结构446(图4C)及粘着材料448(图4C)，其在本文中未详细描述。
根据本公开的实施例的结构、组合件及装置可用于本公开的电子系统的实施例中。举例来说，图5为根据本公开的实施例的说明性电子系统500的框图。电子系统500可包括例如计算机或计算机硬件组件、服务器或其它网络连接硬件组件、蜂窝电话、数字相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、具Wi-Fi或蜂窝功能的平板计算机(例如
Figure BDA0003743404890000261
或
Figure BDA0003743404890000262
平板计算机)、电子书、导航装置等。电子系统500包含至少一个存储器装置502。存储器装置502可包括例如本文中先前参考图1C、1D、2D、3D及4D所描述的微电子装置结构、微电子装置结构组合件及微电子装置中的一或多者的实施例。电子系统500可进一步包含至少一个电子信号处理器装置504(常被称作“微处理器”)。电子信号处理器装置504可任选地包含本文中先前参考图1C、1D、2D、3D及4D所描述的微电子装置结构、微电子装置结构组合件及微电子装置中的一或多者的实施例。虽然在图5中存储器装置502及电子信号处理器装置504描绘为两(2)个单独装置，但在额外实施例中，具有存储器装置502及电子信号处理器装置504的功能性的单个(例如，唯一一个)存储器/处理器装置包含于电子系统500中。在这些实施例中，存储器/处理器装置可包含本文中先前参考图1C、1D、2D、3D及4D所描述的微电子装置结构、微电子装置结构组合件及微电子装置中的一或多者。电子系统500可进一步包含用于通过用户将信息输入到电子系统500的一或多个输入装置506，例如鼠标或其它指针装置、键盘、触摸板、按钮或控制面板。电子系统500可进一步包含用于将信息(例如，视觉或音频输出)输出到用户的一或多个输出装置508，例如监视器、显示器、打印机、音频输出插口及扬声器中的一或多者。在一些实施例中，输入装置506及输出装置508可包括可用以将信息输入到电子系统500及将视觉信息输出到用户两者的单个触摸屏装置。输入装置506及输出装置508可与存储器装置502及电子信号处理器装置504中的一或多者电连通。
因此，根据本公开的实施例，一种电子系统包括输入装置、输出装置、可操作地耦合到所述输入装置及所述输出装置的处理器装置，及可操作地耦合到所述处理器装置的存储器装置。所述存储器装置包括堆叠结构、位于所述堆叠结构内的存储器单元的竖直延伸串、包括下伏于所述堆叠结构的CMOS电路系统的控制逻辑装置，及包括上覆于所述堆叠结构的额外CMOS电路系统的额外控制逻辑装置。所述堆叠结构包括层叠，其各自包括导电结构及竖直邻近所述导电结构的绝缘结构。所述控制逻辑装置经配置以实现所述存储器单元的竖直延伸串的控制操作的一部分。所述额外控制逻辑装置相比所述控制逻辑装置具有相对较低的操作电压要求，且经配置以实现所述存储器单元的竖直延伸串的所述控制操作的额外部分。
本公开的方法、结构、组合件、装置及系统相较于常规方法、常规结构、常规组合件、常规装置及常规系统有利地促进经改进性能、可靠性、耐久性、组件的经增大小型化、经改进图案质量，及更大封装密度中的一或多者。本公开的方法、结构及组合件可基本上减轻与常规微电子装置的形成及处理相关的问题，例如非所要特征损害(例如，腐蚀损害)、变形(例如，翘曲、弯折、凹陷、折弯)及性能局限性(例如，速度局限性、数据传送局限性、电力消耗局限性)。
本公开的额外非限制性实例实施例在下文进行阐述。
实施例1：一种微电子装置，其包括：存储器阵列区，所述存储器阵列区包括：堆叠结构，其包括竖直交替的导电结构与绝缘结构；位于所述堆叠结构内的存储器单元的竖直延伸串；控制逻辑区，所述控制逻辑区下伏于所述堆叠结构，且包括经配置以实现所述存储器单元的竖直延伸串的控制操作的一部分的控制逻辑装置；及额外控制逻辑区，所述额外控制逻辑区上覆于所述堆叠结构，且包括经配置以实现所述存储器单元的竖直延伸串的所述控制操作的额外部分的额外控制逻辑装置。
实施例2：根据实施例1所述的微电子装置，其中所述额外控制逻辑区的所述额外控制逻辑装置经配置以在小于或等于约1.4V的施加电压下操作。
实施例3：根据实施例1所述的微电子装置，其中所述额外控制逻辑区的所述额外控制逻辑装置经配置以在处于从约0.7V到约1.3V的范围内的施加电压下操作。
实施例4：根据实施例1到3中任一实施例所述的微电子装置，其中所述控制逻辑装置及所述额外控制逻辑装置各自个别地包括CMOS电路系统。
实施例5：根据实施例1到4中任一实施例所述的微电子装置，其进一步包括：导电垫结构，其下伏于所述堆叠结构且电连接到所述控制逻辑装置；及额外导电垫结构，其上覆于所述堆叠结构且电连接到所述额外控制逻辑装置。
实施例6：根据实施例5所述的微电子装置，其进一步包括完全穿过所述堆叠结构竖直延伸并电连接到所述导电垫结构中的至少一者及所述额外导电垫结构中的至少一者的至少一个导电接点结构。
实施例7：根据实施例5及6中任一实施例所述的微电子装置，其进一步包括：导电线结构，其竖直介于所述堆叠结构与所述额外导电垫结构之间；导电布线结构，其竖直介于所述导电线结构与所述额外导电垫结构之间；及互连件结构，其竖直介于所述导电布线结构与所述额外导电垫结构之间。
实施例8：根据实施例7所述的微电子装置，其中：所述导电布线结构包括铝；且所述互连件结构包括铜。
实施例9：根据实施例1到8中任一实施例所述的微电子装置，其进一步包括：额外存储器阵列区，所述额外存储器阵列区下伏于所述控制逻辑区且包括：额外堆叠结构，其包括竖直交替的额外导电结构与额外绝缘结构；及位于所述额外堆叠结构内的存储器单元的额外竖直延伸串。
实施例10：一种形成微电子装置的方法，其包括：形成第一微电子装置结构，所述第一微电子装置结构包括：控制逻辑区，其包括控制逻辑装置；及存储器阵列区，其位于所述控制逻辑区上方且包括：堆叠结构，其包括竖直交替的导电结构与绝缘结构；及位于所述堆叠结构内的存储器单元的竖直延伸串；形成第二微电子装置结构，所述第二微电子装置结构包括额外控制逻辑区，其包括额外控制逻辑装置；及将所述第一微电子装置结构附接到所述第二微电子装置结构，使得所述堆叠结构竖直插入于所述控制逻辑区与所述额外控制逻辑区之间。
实施例11：根据实施例10所述的方法，其中：形成第一微电子装置结构包括将所述第一微电子装置结构形成为进一步包括位于所述堆叠结构上方并与其电连通的接合垫结构；形成第二微电子装置结构包括将所述第二微电子装置结构形成为进一步包括位于所述额外控制逻辑区的所述额外控制逻辑装置上方并与其电连通的额外接合垫结构；且将所述第一微电子装置结构附接到所述第二微电子装置包括物理上接触并加热所述接合垫结构及所述额外接合垫结构以由此形成互连件结构。
实施例12：根据实施例10及11中任一实施例所述的方法，其进一步包括选择所述额外控制逻辑装置以包括经配置以在处于从约0.7V到约1.4V的范围内的施加电压下操作的CMOS电路系统。
实施例13：根据实施例12所述的方法，其进一步包括选择所述控制逻辑装置以包括经配置以在大于有效地用于操作所述额外控制逻辑装置的所述CMOS电路系统的所述施加电压的其它施加电压下操作的额外CMOS电路系统。
实施例14：根据实施例10到13中任一实施例所述的方法，其进一步包括：形成第三微电子装置结构，所述第三微电子装置结构包括：另外控制逻辑区，其包括另外控制逻辑装置；及额外存储器阵列区，其位于所述另外控制逻辑区上方且包括：额外堆叠结构，其包括竖直交替的额外导电结构与额外绝缘结构；及位于所述额外堆叠结构内的存储器单元的额外竖直延伸串；及将所述第三微电子装置结构附接到所述第一微电子装置结构，使得所述额外堆叠结构竖直地下伏于所述堆叠结构。
实施例15：一种微电子装置，其包括：存储器阵列区，所述存储器阵列区包括：堆叠结构，其包括导电结构与绝缘结构的竖直交替序列；及位于所述堆叠结构内的存储器单元的竖直延伸串；第一导电垫结构，其下伏于所述存储器阵列区的所述堆叠结构；第二导电垫结构，其下伏于所述第一导电垫结构；及控制逻辑区，其下伏于所述第二导电垫结构且包括控制逻辑装置，所述控制逻辑装置包括CMOS电路系统。
实施例16：根据实施例15所述的微电子装置，其中所述第一导电垫结构凭借竖直延伸于所述第一导电垫结构与所述第二导电垫结构之间的导电互连件结构电连接到所述第二导电垫结构。
实施例17：根据实施例15及16中任一实施例所述的微电子装置，其中所述存储器阵列区进一步包括：导电线结构，其竖直地上覆于所述堆叠结构；及至少一个导电接点结构，其竖直延伸穿过所述堆叠结构并电连接到所述导电线结构中的至少一者及所述第一导电垫结构中的至少一者。
实施例18：根据实施例17所述的微电子装置，其进一步包括：额外导电结构，其上覆于所述导电线结构且与所述导电线结构中的至少一些者电连通；及接合垫结构，其上覆于所述额外导电结构并与其电连通。
实施例19：根据实施例18所述的微电子装置，其中：所述额外导电结构包括铝；且所述接合垫结构包括铜。
实施例20：根据实施例15到19中任一实施例所述的微电子装置，其进一步包括无源装置，所述无源装置下伏于所述控制逻辑区的所述控制逻辑装置。
实施例21：一种形成微电子装置的方法，其包括：形成第一微电子装置结构，其包括控制逻辑区，所述控制逻辑区包括控制逻辑装置；形成第二微电子装置结构，其包括：基底结构；及存储器阵列区，其上覆位于所述基底结构且包括：堆叠结构，其包括竖直交替的导电结构与绝缘结构；及位于所述堆叠结构内的存储器单元的竖直延伸串；从所述第二微电子装置结构移除所述基底结构；及将所述第二微电子装置结构的剩余部分附接到所述第一微电子装置结构，使得所述第一微电子装置结构的所述控制逻辑区下伏于所述第二微电子装置结构的所述存储器阵列区。
实施例22：根据实施例21所述的方法，其中：形成第一微电子装置结构包括将所述第一微电子装置结构形成为进一步包括上覆于所述控制逻辑装置的导电垫结构；形成第二微电子装置结构包括将所述第二微电子装置结构形成为进一步包括介于所述基底结构与所述存储器阵列区的所述堆叠结构之间的额外导电垫结构；及将所述第二微电子装置结构的剩余部分附接到所述第一微电子装置结构包括将所述第二微电子装置结构的所述额外导电垫结构定位于所述第一微电子装置结构的所述导电垫结构上方。
实施例23：根据实施例21所述的方法，其中形成第二微电子装置结构包括将所述第二微电子装置结构形成为进一步包括上覆于所述存储器阵列区且包括接合垫结构的互连件区。
实施例24：根据实施例23所述的方法，其进一步包括：在从所述第二微电子装置结构移除所述基底结构之前将载体结构附接到所述接合垫结构；在所述载体结构附接到所述接合垫结构的同时将所述第二微电子装置结构的所述剩余部分定位于所述第一微电子装置结构上方；及在将所述第二微电子装置结构的所述剩余部分附接到所述第一微电子装置结构之后移除所述载体结构。
实施例25：根据实施例21到24中任一实施例所述的方法，其进一步包括在将所述第二微电子装置结构的所述剩余部分附接到所述第一微电子装置结构之后，在所述控制逻辑装置下方形成无源装置。
实施例26：根据实施例21到25中任一实施例所述的方法，其进一步包括：将所述第一微电子装置结构形成为进一步包括上覆于所述控制逻辑区的半导电结构，所述半导电结构中包含导电掺杂源极区；及将所述第二微电子装置结构的所述存储器阵列区形成为进一步包括竖直延伸穿过所述堆叠结构的导电源极接点。
实施例27：根据实施例26所述的方法，其中将所述第二微电子装置结构的剩余部分附接到所述第一微电子装置结构包括将所述导电源极接点定位于所述半导电结构的所述导电掺杂源极区上方并与其电连通。
实施例28：根据实施例27所述的方法，其进一步包括形成所述半导电结构以包括单晶硅。
实施例29：根据实施例27及28中任一实施例所述的方法，其进一步包括使用外延生长将所述半导电结构形成于所述控制逻辑区上方。
实施例30：一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置且包括：堆叠结构，其包括各自包括导电结构及竖直邻近所述导电结构的绝缘结构的层叠；位于所述堆叠结构内的存储器单元的竖直延伸串；控制逻辑装置，其包括下伏于所述堆叠结构的CMOS电路系统，所述控制逻辑装置经配置以实现所述存储器单元的竖直延伸串的控制操作的一部分；及额外控制逻辑装置，其包括上覆于所述堆叠结构的额外CMOS电路系统，所述额外控制逻辑装置相比所述控制逻辑装置具有相对较低的操作电压要求，且经配置以实现所述存储器单元的竖直延伸串的所述控制操作的额外部分。
虽然本公开容许各种修改及替代形式，但在图式中以举例方式展示了特定实施例，且已在本文中对其进行详细描述。然而，本公开不限于所公开的特定形式。更确切地说，本公开将涵盖属于所附权利要求书及其合法等效者的范围内的所有修改、等效者及替代者。举例来说，关于一个实施例所公开的元件及特征可与关于本公开的其它实施例所公开的元件及特征组合。

Claims (30)

1.一种微电子装置，其包括：
存储器阵列区，所述存储器阵列区包括：
堆叠结构，其包括竖直交替的导电结构与绝缘结构；
位于所述堆叠结构内的存储器单元的竖直延伸串；
控制逻辑区，所述控制逻辑区下伏于所述堆叠结构，且包括经配置以实现所述存储器单元的竖直延伸串的控制操作的一部分的控制逻辑装置；及
额外控制逻辑区，所述额外控制逻辑区上覆于所述堆叠结构，且包括经配置以实现所述存储器单元的竖直延伸串的所述控制操作的额外部分的额外控制逻辑装置。
2.根据权利要求1所述的微电子装置，其中所述额外控制逻辑区的所述额外控制逻辑装置经配置以在小于或等于约1.4V的施加电压下操作。
3.根据权利要求1所述的微电子装置，其中所述额外控制逻辑区的所述额外控制逻辑装置经配置以在处于从约0.7V到约1.3V的范围内的施加电压下操作。
4.根据权利要求1所述的微电子装置，其中所述控制逻辑装置及所述额外控制逻辑装置各自个别地包括CMOS电路系统。
5.根据权利要求1到4中任一权利要求所述的微电子装置，其进一步包括：
导电垫结构，其下伏于所述堆叠结构且电连接到所述控制逻辑装置；及
额外导电垫结构，其上覆于所述堆叠结构且电连接到所述额外控制逻辑装置。
6.根据权利要求5所述的微电子装置，其进一步包括完全穿过所述堆叠结构竖直延伸并电连接到所述导电垫结构中的至少一者及所述额外导电垫结构中的至少一者的至少一个导电接点结构。
7.根据权利要求5所述的微电子装置，其进一步包括：
导电线结构，其竖直介于所述堆叠结构与所述额外导电垫结构之间；
导电布线结构，其竖直介于所述导电线结构与所述额外导电垫结构之间；及
互连件结构，其竖直介于所述导电布线结构与所述额外导电垫结构之间。
8.根据权利要求7所述的微电子装置，其中：
所述导电布线结构包括铝；且
所述互连件结构包括铜。
9.根据权利要求1到4中任一权利要求所述的微电子装置，其进一步包括额外存储器阵列区，所述额外存储器阵列区下伏于所述控制逻辑区且包括：
额外堆叠结构，其包括竖直交替的额外导电结构与额外绝缘结构；及
位于所述额外堆叠结构内的存储器单元的额外竖直延伸串。
10.一种形成微电子装置的方法，其包括：
形成第一微电子装置结构，所述第一微电子装置结构包括：
控制逻辑区，其包括控制逻辑装置；及
存储器阵列区，其位于所述控制逻辑区上方且包括：
堆叠结构，其包括竖直交替的导电结构与绝缘结构；及
位于所述堆叠结构内的存储器单元的竖直延伸串；
形成第二微电子装置结构，所述第二微电子装置结构包括额外控制逻辑区，其包括额外控制逻辑装置；及
将所述第一微电子装置结构附接到所述第二微电子装置结构，使得所述堆叠结构竖直插入于所述控制逻辑区与所述额外控制逻辑区之间。
11.根据权利要求10所述的方法，其中：
形成第一微电子装置结构包括将所述第一微电子装置结构形成为进一步包括位于所述堆叠结构上方并与其电连通的接合垫结构；
形成第二微电子装置结构包括将所述第二微电子装置结构形成为进一步包括位于所述额外控制逻辑区的所述额外控制逻辑装置上方并与其电连通的额外接合垫结构；且
将所述第一微电子装置结构附接到所述第二微电子装置包括物理上接触并加热所述接合垫结构及所述额外接合垫结构以由此形成互连件结构。
12.根据权利要求10所述的方法，其进一步包括选择所述额外控制逻辑装置以包括经配置以在处于从约0.7V到约1.4V的范围内的施加电压下操作的CMOS电路系统。
13.根据权利要求12所述的方法，其进一步包括选择所述控制逻辑装置以包括经配置以在大于有效地用于操作所述额外控制逻辑装置的所述CMOS电路系统的所述施加电压的其它施加电压下操作的额外CMOS电路系统。
14.根据权利要求10到13中任一权利要求所述的方法，其进一步包括：
形成第三微电子装置结构，所述第三微电子装置结构包括：
另外控制逻辑区，其包括另外控制逻辑装置；及
额外存储器阵列区，其位于所述另外控制逻辑区上方且包括：
额外堆叠结构，其包括竖直交替的额外导电结构与额外绝缘结构；及
位于所述额外堆叠结构内的存储器单元的额外竖直延伸串；及
将所述第三微电子装置结构附接到所述第一微电子装置结构，使得所述额外堆叠结构竖直地下伏于所述堆叠结构。
15.一种微电子装置，其包括：
存储器阵列区，所述存储器阵列区包括：
堆叠结构，其包括导电结构与绝缘结构的竖直交替序列；及
位于所述堆叠结构内的存储器单元的竖直延伸串；
第一导电垫结构，其下伏于所述存储器阵列区的所述堆叠结构；
第二导电垫结构，其下伏于所述第一导电垫结构；及
控制逻辑区，其下伏于所述第二导电垫结构且包括控制逻辑装置，所述控制逻辑装置包括CMOS电路系统。
16.根据权利要求15所述的微电子装置，其中所述第一导电垫结构凭借竖直延伸于所述第一导电垫结构与所述第二导电垫结构之间的导电互连件结构电连接到所述第二导电垫结构。
17.根据权利要求15所述的微电子装置，其中所述存储器阵列区进一步包括：
导电线结构，其竖直地上覆于所述堆叠结构；及
至少一个导电接点结构，其竖直延伸穿过所述堆叠结构并电连接到所述导电线结构中的至少一者及所述第一导电垫结构中的至少一者。
18.根据权利要求17所述的微电子装置，其进一步包括：
额外导电结构，其上覆于所述导电线结构且与所述导电线结构中的至少一些者电连通；及
接合垫结构，其上覆于所述额外导电结构并与其电连通。
19.根据权利要求18所述的微电子装置，其中：
所述额外导电结构包括铝；且
所述接合垫结构包括铜。
20.根据权利要求15到19中任一权利要求所述的微电子装置，其进一步包括无源装置，所述无源装置下伏于所述控制逻辑区的所述控制逻辑装置。
21.一种形成微电子装置的方法，其包括：
形成第一微电子装置结构，其包括控制逻辑区，所述控制逻辑区包括控制逻辑装置；
形成第二微电子装置结构，其包括：
基底结构；及
存储器阵列区，其上覆于所述基底结构且包括：
堆叠结构，其包括竖直交替的导电结构与绝缘结构；及
位于所述堆叠结构内的存储器单元的竖直延伸串；
从所述第二微电子装置结构移除所述基底结构；及
将所述第二微电子装置结构的剩余部分附接到所述第一微电子装置结构，使得所述第一微电子装置结构的所述控制逻辑区下伏于所述第二微电子装置结构的所述存储器阵列区。
22.根据权利要求21所述的方法，其中：
形成第一微电子装置结构包括将所述第一微电子装置结构形成为进一步包括上覆于所述控制逻辑装置的导电垫结构；
形成第二微电子装置结构包括将所述第二微电子装置结构形成为进一步包括介于所述基底结构与所述存储器阵列区的所述堆叠结构之间的额外导电垫结构；及
将所述第二微电子装置结构的剩余部分附接到所述第一微电子装置结构包括将所述第二微电子装置结构的所述额外导电垫结构定位于所述第一微电子装置结构的所述导电垫结构上方。
23.根据权利要求21所述的方法，其中形成第二微电子装置结构包括：将所述第二微电子装置结构形成为进一步包括上覆于所述存储器阵列区且包括接合垫结构的互连件区。
24.根据权利要求23所述的方法，其进一步包括：
在从所述第二微电子装置结构移除所述基底结构之前将载体结构附接到所述接合垫结构；
在所述载体结构附接到所述接合垫结构的同时将所述第二微电子装置结构的所述剩余部分定位于所述第一微电子装置结构上方；及
在将所述第二微电子装置结构的所述剩余部分附接到所述第一微电子装置结构之后移除所述载体结构。
25.根据权利要求21到24中任一权利要求所述的方法，其进一步包括：在将所述第二微电子装置结构的所述剩余部分附接到所述第一微电子装置结构之后，在所述控制逻辑装置下方形成无源装置。
26.根据权利要求21到24中任一权利要求所述的方法，其进一步包括：
将所述第一微电子装置结构形成为进一步包括上覆于所述控制逻辑区的半导电结构，所述半导电结构中包含导电掺杂源极区；及
将所述第二微电子装置结构的所述存储器阵列区形成为进一步包括竖直延伸穿过所述堆叠结构的导电源极接点。
27.根据权利要求26所述的方法，其中将所述第二微电子装置结构的剩余部分附接到所述第一微电子装置结构包括：将所述导电源极接点定位于所述半导电结构的所述导电掺杂源极区上方并与其电连通。
28.根据权利要求27所述的方法，其进一步包括：形成所述半导电结构以包括单晶硅。
29.根据权利要求27及28中任一权利要求所述的方法，其进一步包括：使用外延生长将所述半导电结构形成于所述控制逻辑区上方。
30.一种电子系统，其包括：
输入装置；
输出装置；
处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及
存储器装置，其可操作地耦合到所述处理器装置且包括：
堆叠结构，其包括各自包括导电结构及竖直邻近所述导电结构的绝缘结构的层叠；
位于所述堆叠结构内的存储器单元的竖直延伸串；
控制逻辑装置，其包括下伏于所述堆叠结构的CMOS电路系统，所述控制逻辑装置经配置以实现所述存储器单元的竖直延伸串的控制操作的一部分；及
额外控制逻辑装置，其包括上覆于所述堆叠结构的额外CMOS电路系统，所述额外控制逻辑装置相比所述控制逻辑装置具有相对较低的操作电压要求，且经配置以实现所述存储器单元的竖直延伸串的所述控制操作的额外部分。
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