JP4774526B2 - 選択的保持方式によるメモリ制御 - Google Patents

Description

開示の内容

本発明は、データを記憶する複数個のメモリセルを備えたメモリ回路及びかかるメモリ回路のデータ保持を制御する方法に関する。

ランダムアクセスメモリ（ＲＡＭ）は、一般に、メモリセルと呼ばれていて、ビットという個々のデータ要素を保持できるデータ記憶場所（ロケーション）のアレイで構成されている。各メモリセルは、外部環境からのデータをメモリセルに書き込むことができ又はデータをメモリセルから読み出して外部環境に提供できるようにアドレス指定できる。任意特定のメモリセル中のデータにアクセスするのに要する時間は、実質的にロケーションとは無関係であり、それ故、ランダムアクセスメモリという名前がついている。スタティックＲＡＭ（ＳＲＡＭ）における「スタティック」という用語は、メモリが常時メモリセルをリフレッシュし又は再書き込みする必要なく、データを保持できることを意味している。この逆は、「ダイナミック」ランダムアクセスメモリ（ＤＲＡＭ）であり、これは、データを格納状態に維持するようメモリセルを常時リフレッシュすることを必要とする。

ＳＲＡＭは、揮発性メモリデバイスであり、かくして、メモリデバイスに供給されている電力がオフに切り換えられると、その記憶しているデータの全てを失うことになる。

ＳＲＡＭセルは、高速であるがリーク電流の大きな低しきい値トランジスタかリーク電流は低いが低速である高しきい値トランジスタかのいずれかを用いて実現できる。トランジスタは、例えば、ＭＯＳ（金属酸化物半導体）トランジスタのしきい値を低くすると、リーク電流が増大する。リーク電流は、メモリ回路の動作又は非動作時点で流れ続ける。待機状態では、ＳＲＡＭは、書き込み又は読み出し動作を行わず、引き続きデータを保持する。待機モードにおける電力消費量は、メモリ回路中のトランジスタのリーク電流に対応している。トランジスタのしきい電圧を低くすると、待機状態における電力消費量が増大する。

それ故、ＳＲＡＭセルの問題は、リークが少ないか動作が高速かのどちらかは得られるが、両方は得られないということにある。組合せ回路の場合、このジレンマから抜け出すには、いわゆるフットスイッチを用いる仮想接地によって達成できる。低しきい値回路を利用すると、これは、高しきい値フットスイッチトランジスタがオンに切り換えられるアクティブモードにおいて高速且つ高リーク動作を提供し、高しきい値フットスイッチトランジスタがオフに切り換えられるインアクティブ又は待機モードではリークを少なくする。しかしながら、ＳＲＡＭセルの場合、この方式は、一般に失敗する。というのは、仮想接地の切り離しの結果として、メモリ内容が失われるからである。

データの大部分にとってはこのメモリ内容の消失は必ずしも問題ではないが、或る程度の部分を保持しなければならない場合が多い。例えば、ＳＲＡＭは、種々のデータ通信バッファ、中間データ、コンフィギュレーション、フィルタ定数、スクラッチパッド、キャシュメモリ記憶データ、ＦＦＴ（高速フーリエ変換）、トゥイドルファクタ（twiddle factor）等を含む場合がある。ＳＲＡＭデータを保持しなければならないかどうかは、当面のシステムのモード又は状態で決まる。

特許文献である米国特許出願公開第２００４／００７１０３２号明細書は、論理回路が待機時に電力供給を遮断し、リーク電流を減少させるよう電力スイッチを備えた半導体メモリデバイスを開示している。それと同時に、ＳＲＡＭ回路は、基板バイアスを制御してリーク電流を減少させる。第１のＳＲＡＭは、データ保持を行わないで電源を切ることができるフットスイッチを備えている。さらに、第２のＳＲＡＭは、データ保持機能を備え、この場合、トランジスタの基板電圧は、リーク電流を減少させるよう制御される。かくして、メモリ回路全体は、ＳＲＡＭの中に待機時にデータを保持するものがあれば、データを保持しないものもあるように分割されており、かかるデータを保持しないＳＲＡＭは、これらのリーク電流を減少させるよう電源から切り離される。したがって、データは、データを保持する必要性に応じて、即座にＳＲＡＭの各々に割り当てられなければならない。データの状態を変更する場合、これには、データをデータ保持ＳＲＡＭからデータ非保持ＳＲＡＭにコピーし、その後待機モードに入ることが必要な場合がある。さらに、保持ＳＲＡＭ部分と非保持ＳＲＡＭ部分との間のサイズの関係は、固定されており、かかる関係を動作中に適合させることはできない。

したがって、本発明の目的は、融通性のあるデータ保持をＳＲＡＭセルの選択されたグループについて行うことができるメモリ回路及びメモリ回路のデータ保持を制御する方法を提供することにある。

本発明によれば、請求項１に記載されたメモリ回路及び請求項８に記載された制御方法によって達成される。

したがって、保持モードと非保持モードとの間のきめ細やかな選択を局所的データ保持情報により稼働時間中に実施することができる。一方、これにより、例えばデータを保持しなければならないＳＲＡＭ部分のサイズを用途及びその状態に適合させることができる。他方、物理メモリ中におけるデータ項目及びデータ構造のロケーションも同様に適合させることができる。さらに、データ保持情報は、選択された書き込みアクセスシーケンスの副産物としてプログラムできる。それにより、連続プログラム可能選択に従ってデータ保持が必要とされないメモリセルについてアクティブモードにおける低しきい値性能を待機モードにおける高しきい値リークと組み合わせることができる。

複数個のメモリセルは、単一の集積メモリ回路として構成されることができる。

制御回路は各々、大域的動作制御信号と局所的データ保持指示信号の両方がインアクティブ状態に設定されたとき、供給信号を切り離すよう割り当てられた切り換え手段を開離切り換え状態に設定するようになった論理ゲートを有することができる。さらに、論理ゲートは、大域的動作制御信号及び局所的データ保持指示信号のうちの少なくとも一方が、アクティブ状態に設定されたとき、供給信号を接続するよう割り当てられた切り換え要素を閉成状態に設定するようになっていることができる。この具体化は、小規模な回路の改造で且つほんの僅かのオーバヘッドで簡単な解決策を提供する。

局所的データ保持指示信号は、メモリ回路の少なくとも１つの専用メモリセルに記憶された保持情報に由来することができる。これにより、局所的保持情報をメモリ回路のメモリセルの一部であることができる専用メモリセルに書き込んだりこれから読み出すことができ、したがって、必要な追加の領域オーバヘッドがほんの僅かであるという利点が得られる。この場合、少なくとも１つの専用メモリセルと関連したメモリセルのグループのうちの少なくとも１つのメモリセルへの書き込みアクセス中、所要の保持情報を少なくとも１つの専用メモリセルに書き込む書き込み手段を設けることができる。

切り換え手段は、仮想供給ラインをそれぞれの大地電位及びそれぞれの供給電圧のうちの少なくとも一方に選択的に接続するよう構成されていることができる。それにより、全体的なリーク電流を最小限に抑えることができる。それにより、切り換え手段は、制御回路により制御されるフットスイッチ又はヘッドスイッチと同等である。

さらに、第２の供給信号を少なくとも２つの仮想供給ラインの各々にそれぞれ選択的に切り換える少なくとも２つの追加の切り換え手段を設けるのがよく、少なくとも２つの追加の切り換え手段のうちの割り当てられた切り換え手段の切り換え情報は、追加の局所的又は大域的制御信号に基づいて制御される。それにより、改良された組をなす動作モードを導入することができ、かかる動作モードは、例えば、選択的データ保持並びに高速読み出し及び高リークのアクティブな高速動作モードと、選択的データ保持並びに低速読み出し及び低又は「中程度」リークのアクティブな低速動作モードと、低リーク及びデータ消失の待機モードとから成る。

複数個のメモリセルは、低しきい値トランジスタにより具体化されるのがよく、切り換え要素は、高しきい値トランジスタにより具体化されることができる。それにより、全体としてのリーク電流を最小限に抑えることができる。

次に、添付の図面を参照して好ましい実施形態に基づいて本発明を説明する。

次に、電力が重要なポイントである用途のためのＳＲＡＭ回路、例えば埋め込み型ＳＲＡＭに基づいて好ましい実施形態を説明する。

図１は、第１の好ましい実施形態のＳＲＡＭアーキテクチャの概略ブロック図であり、このＳＲＡＭアーキテクチャは、集積メモリ回路として構成でき、このＳＲＡＭアーキテクチャは、図１の右側部分に点線のボックスにより指示されていて、ＳＲＡＭセルＣ_０，０〜Ｃ_ｙ，ｚのグループ３０−１〜３０−ｎの状態に分割されたメモリ部分を有している。各グループは、データ保持インジケータＤＲ１〜ＤＲｎ、論理演算装置Ｌ１〜Ｌｎ及びゲート又は切り換え装置又はユニットＳ１〜Ｓｎを有する専用制御回路によって制御される。さらに、この制御回路は又、メモリ回路を待機状態又はモードかアクティブ状態又はモードかのいずれかに設定するために提供された大域的動作制御信号Ａを受け取る。グループ３０−１〜３０−ｎの各々に属するメモリセルの数は、所望に応じて選択でき、保持制御の細分性を定める。個々のメモリセルＣ_０，０〜Ｃ_ｙ，ｚは、第１の電力供給ライン（図１には示さず）に接続されると共にそれぞれの仮想供給ライン２４に接続されており、これら仮想供給ラインは、切り換え装置Ｓ１〜Ｓｎによって基準電位Ｖ_０に選択的に切り換え可能であり、この基準電位は、例えば、大地電位（即ち、「仮想接地」）であることができる。変形例として、第１の電力供給ラインを大地電位に接続し、切り換え型仮想供給ラインを所定の供給電圧（即ち、「仮想電源」）に選択的に接続してもよい。別の変形例として、仮想接地及び仮想電源に関する上述の技術的思想を１つのメモリ回路中に組み合わせてもよい。

特に、グループ３０−１〜３０−ｎの各々に属するＳＲＡＭセルの数は、同一であってもよく、或いはグループ毎に異なっていてもよい。ＳＲＡＭセルの数は、一方においてデータ保持制御の所要の細分性と他方において追加の制御回路に起因した領域オーバヘッドとの兼ね合いである。１グループ当たりＳＲＡＭセルが３２個の場合、集積回路のシリコン領域オーバヘッドは、ほんの数パーセントである。したがって、少ない数のＳＲＡＭワードのグループサイズを実用例として具体化できる。

図１の左側部分に点線のボックスで指示された制御回路は、大域的動作制御信号Ａが高レベルであり若しくはアクティブ状態にある場合又は局所データ保持インジケータＤＲ１〜ＤＲｎの各々が高レベルにある場合、ＳＲＡＭセルのグループ３０−１〜３０−ｎを動作状態に維持し、即ち、データを保持するよう構成されている。他方、この制御回路は、大域的動作制御信号Ａが低レベルであり又はインアクティブ状態にある場合且つ局所的データ保持インジケータＤＲ１〜ＤＲｎの各々が低レベルにある場合又はインアクティブ状態にある場合、ＳＲＡＭセルのグループ３０−１〜３０−ｎを待機モードに維持し、即ち、データを消去するよう構成されている。

第１の好ましい実施形態によれば、制御回路は、これと関連したＳＲＡＭセルの特定のグループへの書き込みアクセス中、データ保持インジケータＤＲ１〜ＤＲｎの各々を自動的にアップデートすることができる。次に、各書き込みアクセス中、大域的データ保持入力（図示せず）の値をアドレス指定されたデータ保持インジケータにコピーする。例えば、定数を外部フラッシュメモリからＳＲＡＭ回路にロードすると、大域的データ保持信号は、高レベルに保たれ、アドレス指定された全てのデータワードグループの局所的データ保持インジケータは、待機モード中、書き込みデータを保持するようアクティブ状態に設定されることになる。次に、大域的データ保持信号を低レベル又はインアクティブ状態に設定すると、例えば中間データ又は入力／出力バッファに用いられる他のワードグループは、待機モード中、保持されないことになる。それにより、データ保持がＳＲＡＭセルの選択されたグループについて提供でき、待機モードでは、選択されなかった他の全てのＳＲＡＭ並びに他のＳＲＡＭ回路、例えば列デコーダ、行デコーダ、アドレスバッファ等に関してリークが少ない。

図１の記載から推論できるように、ＳＲＡＭセルの特定のグループの選択のために切り換え装置Ｓ１〜Ｓｎ及び論理演算装置Ｌ１〜Ｌｎを提供することにより簡単な改造を提案された解決策に施すことができる。その結果、待機モードでは、データ保持が実際に必要とされるＳＲＡＭセルにおいてのみリーク電力が消散される。

図１の論理演算装置Ｌ１〜Ｌｎは、上述の論理機能をもたらす任意の論理回路で具体化できる。切り換え装置Ｓ１〜Ｓｎは、メモリ回路中に組み込むことができる任意適当な半導体スイッチング素子によって具体化できる。データ保持インジケータＤＲ１〜ＤＲｎを外部に取り付けてもよく、或いは、メモリ回路のところ又はこの中で生成される情報に由来するものであってもよい。

図２は、グループをなすメモリセルを制御する図１の制御回路のうちの１つの特定の具体的構成例を示しており、かかる具体的構成例は、この例では、ＮビットのＢ_ｉ１〜Ｂ_ｉＮとＢ_{ｉ＋１，１}〜Ｂ_{ｉ＋１，Ｎ}の１対のＳＲＡＭワードから成り、各ビットは、専用ＳＲＡＭセルに記憶される。この構成は、メモリ部分３０と制御部分２０に分割されている。この例では、大地電位Ｖ_ｓｓは、ＮＭＯＳトランジスタＴ_ｉにより具体化されるいわゆるフットスイッチを用いて選択的にゲートされ、このＮＭＯＳトランジスタは、論理ＯＲゲート２２によって制御され、この論理ＯＲゲートは、その入力信号のうちの少なくとも１つがアクティブ状態になるや否やアクティブ出力信号を出す。ＮＭＯＳトランジスタＴ_ｉ及びＯＲゲート２２は、ＳＲＡＭセルの制御されるグループの仮想供給ライン２４と大地電位に接続された供給ラインとの間に接続されている。ＯＲゲート２２は、図１の論理演算装置Ｌ１〜Ｌｎのうちの１つに相当し、ＮＭＯＳトランジスタＴ_ｉは、切り換え装置Ｓ１〜Ｓｎのうちの１つに該当している。それぞれのデータ保持インジケータＤＲ_ｉは、データ保持ビットＤＲＢ_ｉを記憶するための専用メモリセルに由来している。ＯＲゲート２２の他の入力端子は、大域的動作制御信号Ａを受け取る。制御されたグループのＳＲＡＭセルは、電圧Ｖ_ｄｄが供給されるそれぞれの電力供給ラインに接続されている。ＮＭＯＳトランジスタＴ_ｉは、ワイドな（抵抗の低い）高しきい値及びかくしてリークの少ないトランジスタによって実現され、かかるＮＭＯＳトランジスタは、いわゆる仮想接地を提供する。変形例として、仮想電源又は仮想接地と仮想電源の組合せは、供給電圧Ｖ_ｄｄに接続されたワイドな高しきい値ＰＭＯＳトランジスタにより又はＮＭＯＳトランジスタとＰＭＯＳトランジスタの組合せによってそれぞれ提供できる。

メモリ部分３０の全てのＳＲＡＭセルは、低しきい値トランジスタを用いて実現され、同様に単一のワード又は隣り合うアドレスを備えた数個のワードから成る場合のあるＳＲＡＭセルのグループは、共有されたフットスイッチトランジスタＴ_ｉにより出力される仮想大地信号を共有する。上述したように、図２の特定の例では、グループサイズは、２つのＲＲＡＭワードに等しく、ゲートされる供給電圧Ｖ_ｓｓは、ＮＭＯＳフットスイッチトランジスタＴ_ｉによって印加され、このＮＭＯＳフットスイッチトランジスタは、次の２つの状態に設定できる。

開離状態：この場合、グループをなすＳＲＡＭセルは、通常モードで動作し、即ち、高速であるが高いリークの状態で動作する。
閉成状態：この場合、グループをなすＳＲＡＭセルは、これらの内容を失うが、リークは少ない。

追加のデータ保持ビットＤＲＢ_ｉは、ワードのグループ毎にフットスイッチトランジスタＴ_ｉを制御するよう導入される。対応のメモリセルは、外部から読み出し可能である必要はない。このメモリセルは、専用の又は制御されたグループのＳＲＡＭワードに対する読み出し及び（又は）書き込み動作中、待機状態（例えば“０”）又はアクティブ状態（例えば“１”）に書き込み可能である。さらに、このメモリセルは、高しきい電圧で動作できる。というのは、このメモリセルは、行デコーダの出力により直接駆動され、したがって、クリティカルな経路中にはビットライン又はワードラインが存在しないようになるからである。データ保持ビットＤＲＢ_ｉの効果は、ＳＲＡＭメモリをその待機モードにしたとき、即ち、大域的動作制御信号Ａを例レベルにしたときにのみ生じる。

図１と関連して、すでに上述したように、ＳＲＡＭワードの制御されたグループは、大域的動作制御信号Ａが高レベルであり又は局所的データ保持ＤＲＢ_ｉが高レベルであるとき、アクティブであり、かくしてデータを保持する。なお、論理状態「高レベル」は、論理値“１”又はアクティブ状態に対応している。他方、ＳＲＡＭワードのグループは、大域的動作信号Ａが低レベルにあり且つ局所的データ保持ビットＤＲＢ_ｉが低レベルであるときに待機モードにあり、かくしてデータを失う。なお、論理状態「低レベル」は、論理値“０”又はインアクティブ状態に対応している。

高しきい値トランジスタで実現できる単純なＯＲゲートにより上述の論理機能を達成することができる。

他の全てのＳＲＡＭ分岐回路、例えば列デコーダ、行デコーダ、アドレスバッファ等は、これらの性能がアクティブモードにおける読み出し／書き込みアクセスにとって重要ではない場合、高しきい値トランジスタを用いるかタイミングが重要である場合低しきい値トランジスタかのいずれかを用いて実現される。後者の場合、直接的な制御下にあるフットスイッチを用いると、待機電力を最小限に抑えることができる。

メモリ回路全体の個々のデータ保持ビットＤＲＢ_ｉのプログラミングは、副産物として又はデータ保持ビットＤＲＢ_ｉによってそれぞれ制御されるＳＲＡＭワードへの書き込みアクセス中に編成できる。次に、各書き込みアクセス中、大域的データ保持入力信号の値をデータ保持ビットＤＲＢ_ｉのＳＲＡＭセル中にコピーする。

代替的に又は追加的に、データ保持ビットＤＲＢ_ｉのプログラミングをこれが制御するＳＲＡＭワードのうちの１つの読み出し動作にリンクさせてもよい。

さらに、メモリ回路は、２つ以上のＤＲＢビットと組み合わすことができる２つ以上の大域的動作制御信号Ａ_ｉによって制御できる。それにより、メモリセルグループの互いに異なるサブセットを持つ多数のモードをデータ保持モードでサポートすることができる。

最後に、第２の好ましい実施形態によれば、ＳＲＡＭセルの１グループ当たり上述の２つの動作モード、即ち、選択的データ保持及びリークのアクティブモードと、選択的な低リーク及びデータ消失の待機モードとではなく、３つの動作モードを改良して選択的なデータ保持、高速読み出し及び多いリークのアクティブ高速動作モード、選択的なデータ保持、低速読み出し及び少ない又は「中程度」のリークのアクティブ低速動作モード、少ないリーク及びデータ消失の待機モードを得ることができる。これは、例えば上述の第１のフットスイッチと直列に配置されると共に電源と仮想接地との間にデータを保持するのに十分なマージンを取ることのできる低い又は中程度のしきい電圧に接続された第２のフットスイッチで達成できる。この場合、メモリ読み取り動作は、直接に即ち低速で又はまず最初にメモリをアクティブ高速モードに切り換えることによりサポートできる。この第２のフットスイッチは、大域的に又は追加の局所的ＤＲＢビットにより制御できる。

本発明は、上述の好ましい実施形態には限定されず、待機モードにおいてリーク電流を減少させる任意の揮発性メモリ回路に利用できることは注目されたい。本発明は、一般に電力が重要なポイントとなる製品用の埋め込み型メモリ回路、具体的には、デジタル信号プロセッサ等のデータメモリ、キャッシュメモリ、ストリーミングバッファなどに利用できる。かくして、好ましい実施形態は、特許請求の範囲に記載された本発明の範囲内で様々な場合がある。

“comprising”（翻訳文では、「〜を有する」と訳している場合が多い）という用語は、特許請求の範囲を含む原文明細書に用いられている場合、明示された特徴、手段、ステップ又は構成要素の存在を指定するものであり、１つ又は２つ以上の特徴、手段、ステップ若しくは構成要素又はこれらのグループの存在又は追加を排除するものではない。さらに、原文特許請求の範囲に記載された構成要素の前の単語“ａ”又は“ａｎ”は、複数個のかかる構成要素の存在を排除するものではない。さらに、参照符号は、原文特許請求の範囲に記載された本発明の範囲を制限することはない。

第１の好ましい実施形態のメモリ回路の概略ブロック図である。 第１の好ましい実施形態の専用グループをなすメモリセルのためのデータ保持制御方式の具体的構成例の概略回路図である。

Claims (9)

1. データを記憶する複数個のメモリセルを有するメモリ回路であって、
   ａ）各々が前記メモリセルのそれぞれのグループによって共有される少なくとも２つの仮想供給ラインと、
   ｂ）供給電圧を前記少なくとも２つの仮想供給ラインの各々にそれぞれ選択的に切り換える少なくとも２つの切り換え手段であって、前記仮想供給ラインをそれぞれの接地電位に選択的に接続するように配置されたものである切り換え手段と、
   ｃ）前記メモリ回路を待機状態かアクティブ状態かのいずれに設定するために用いられる大域的動作制御信号及び局所的データ保持指示信号を受け取り、前記大域的動作制御信号及び前記局所的データ保持指示信号に基づいて前記少なくとも２つの切り換え手段のうちの割り当てられた切り換え手段の切り換え状態を制御する少なくとも２つの制御回路とを有し、局所的データ保持指示信号は前記メモリ回路の少なくとも１つの専用メモリセルに記憶される保持情報から得られ、
   ｄ）前記少なくとも１つの専用メモリセルと関連した前記メモリセルのグループのうちの少なくとも１つのメモリセルへの書き込みアクセス中、所要の保持情報を前記少なくとも１つの専用メモリセルに書き込む書き込み手段とを備えたメモリ回路。
2. 前記複数個のメモリセルは、単一の集積メモリ回路として構成されている、請求項１記載のメモリ回路。
3. 前記制御回路は各々、前記大域的動作制御信号と前記局所的データ保持指示信号の両方がインアクティブ状態に設定されたとき、前記供給信号を切り離すよう前記割り当てられた切り換え手段を開離切り換え状態に設定するようになった論理ゲートを有する、請求項１又は２記載のメモリ回路。
4. 前記論理ゲートは、前記大域的動作制御信号及び前記局所的データ保持指示信号のうちの少なくとも一方が、アクティブ状態に設定されたとき、前記供給電圧を接続するよう前記割り当てられた切り換え要素を閉成状態に設定するようになっている、請求項３記載のメモリ回路。
5. 前記メモリ回路は、集積スタティックＲＡＭである、請求項１〜４のいずれかに記載のメモリ回路。
6. 第２の供給電圧を前記少なくとも２つの仮想供給ラインの各にそれぞれ選択的に切り換える少なくとも２つの追加の切り換え手段を更に有し、前記少なくとも２つの追加の切り換え手段のうちの割り当てられた切り換え手段の切り換え情報は、追加の局所的又は大域的制御信号に基づいて制御される、請求項１〜５のいずれかに記載のメモリ回路。
7. 前記複数個のメモリセルは、低しきい値トランジスタにより具体化され、前記切り換え要素は、高しきい値トランジスタにより具体化される、請求項１〜７のいずれかに記載のメモリ回路。
8. メモリ回路のデータ保持を制御する方法であって、
   ａ）各々がメモリセルの複数のグループのうちの各々によりそれぞれ共有される少なくとも２つの仮想供給ラインの各々に供給電圧をそれぞれ選択的に切り換えるステップであって、それぞれの前記仮想供給ラインが切り換え手段により、接地電位である基準電位に選択的に接続されるステップと、
   ｂ）前記メモリ回路を待機状態かアクティブ状態かのいずれかに設定するために用いられる大域的動作制御信号及びメモリセルの専用グループに割り当てられた局所的データ保持指示信号に基づいて前記切り換えステップを制御するステップと、
   ｃ）前記メモリ回路の少なくとも１つの専用メモリセルに記憶される保持情報から前記局所的データ保持指示信号を取り出すステップと、
   ｄ）前記少なくとも１つの専用メモリセルと関連した前記メモリセルのグループのうちの少なくとも１つのメモリセルへの書き込みアクセス中、所要の保持情報を前記少なくとも１つの専用メモリセルに書き込む書き込みステップとを含む、メモリ回路のデータ保持を制御する方法。
9. メモリセルの前記複数のグループは、単一の集積メモリ回路として構成されている、請求項８に記載の方法。

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