CN101061547A - 具有选择性保持的存储控制 - Google Patents

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Abstract

本发明涉及一种存储电路和用于控制存储电路中的数据保持的方法，其中，将电源信号选择性地切换到至少两个虚电源线(24)的相应一个，每一个虚电源线均由多组存储单元(C0，0至Cy，z)的相应一组共享。基于全局活动性控制信号(A)和局部数据保持表示信号(DR1至DRn)来控制选择性的切换，所述全局活动性控制信号(A)用于将所述存储电路设定为待机状态或活动状态，所述局部数据保持表示信号(DR1至DRn)被分配给专用组的存储单元。从而，存储电路的数据保持部分可以适应应用程序及其状态，并且待机模式泄漏的电流仅在实际需要数据保持的那些存储单元中耗散。

Description

具有选择性保持的存储控制
技术领域
本发明涉及一种具有用于存储数据的多个存储单元的存储电路，并且涉及一种控制此种存储电路中的数据保持的方法。
背景技术
随机存取存储器通常包括公知为存储单元的数据存储位置的阵列，在存储单元处可以保持公知为比特的单独数据元素。可以对每一个存储单元进行寻址，使得可以将来自外部环境的数据写入存储单元中，或者可以从存储单元中读取数据并提供给外部环境。存取任何特定存储单元中的数据所花费的时间基本上与位置无关，因此命名为随机存取存储器。在静态随机存取存储器(SRAM)中的词语“静态”指的是存储器能够保持数据而不必经常地刷新或重写存储单元的能力。相对的是“动态”随机存取存储器(DRAM)，要求持续的刷新存储单元以维持在其中包含的数据。
SRAM是易失性存储器件，并且因此如果断开对器件的供电，则将丢失全部其存储的数据。
SRAM单元可以用较快但是具有较高泄漏电流的低阈值晶体管或具有较低泄漏电流但是较慢的高阈值晶体管来实现。当诸如MOS(金属氧化物半导体)晶体管之类的晶体管的阈值电流降低时，泄漏电流增加。在存储电路的操作或非操作期间，泄漏电流继续流动。在待机状态中，SRAM不执行写或读操作，但是继续保持数据。待机状态中的能耗与电路中的晶体管的泄漏电流相对应。当晶体管的阈值电压降低时，待机状态中的能耗增加。
因此，SRAM单元的问题在于可以获得较低的泄漏或较快的操作速度，而不是同时获得这两者。对于组合电路，可以通过使用所谓的脚踏开关的虚地来实现从该难题中的解脱。基于低阈值电路，这提供了在接通高阈值脚踏开关晶体管的活动模式时的较快且较高的泄漏操作，并提供了在断开高阈值脚踏开关晶体管的非活动或待机状态时的较低泄漏。然而，对于SRAM，该方法通常表现欠佳，因为断开的虚地导致存储内容的丢失。
针对大部分数据，该存储器丢失未必是个问题，但是通常必须保持部分数据。例如，SRAM可能包含各种数据通信缓冲器、中间数据、配置、滤波器常数、暂时存储器(srcatch pad)、缓存的数据(cashed data)、FFT(快速傅立叶变换)旋转因子等。必须保持哪些SRAM数据的问题取决于即将到来的系统的模式或状态。
文献US 2004/0071032 A1公开了一种半导体存储设备，其中，逻辑电路配置有功率开关，以便在待机时断开电源，减小泄漏的电流。同时，SRAM电路控制衬底偏置以减小泄漏的电流。第一SRAM配置有脚踏开关，可以在没有数据保留的情况下断开脚踏开关。此外，第二SRAM配置有数据保持功能，其中，控制晶体管的基底电压以便减小泄漏的电流。因此，对整个存储电路进行划分，使得在待机时，一些SRAM保持数据，而不保持数据的另一些SRAM与电源断开，以减小它们的泄漏电流。因此，必须取决于对保持数据的需要，在先将数据分配给各个SRAM。如果数据的状态发生变化，这可能需要在进入到待机模式之前，将数据从数据保持SRAM复制到数据非保持SRAM。而且，保持SRAM部分和非保持SRAM部分之间的大小关系在操作期间是固定的，并且可能不能够使之适应。
发明内容
因此，本发明的一个目的在于提供一种控制存储电路中的数据保持的存储电路和方法，利用该电路和方法，可以给选定组的SRAM单元提供灵活的数据保持性。
该目的通过如权利要求1所述的存储电路和如权利要求11所述的方法来实现。
因此，可以在运行期间通过局部数据保持信息来执行保持和非保持模式之间的细粒度选择(fine grained selection)。一方面，例如，这允许针对应用及其状态来适应必须保持数据的SRAM部分的大小。另一方面，还可以适应物理存储器中的数据项目和数据结构的位置。此外，可以将数据保持信息编程为选定的写访问序列的副产品。因此，对于无需数据保持的存储单元，可以根据连续可编程的选择，将活动模式中的低阈值性能与待机模式中的高阈值泄漏结合在一起。
可以将多组存储单元配置为单个集成存储电路。
此外，每一个控制电路均可以包括逻辑门，逻辑门适合于在将全局活动性控制信号和局部数据保持表示信号均设定为非活动状态时，将所分配的开关装置设定为打开开关状态，来断开电源信号。此外，逻辑门可以适合于在将全局活动性控制信号和局部数据保持表示信号中的至少一个设定为活动状态时，将所分配的开关装置设定为闭合状态，来连接电源信号。这种实施方式以较小的电路修改和很少的开销提供了简单的解决方案。
局部数据保持表示信号可以从存储在存储电路的至少一个专用存储单元中的保持信息中得到。这提供了以下优点：可以将局部保持信息写入专用存储单元或从专用存储单元读取局部保持信息，从而仅需要很少的附加区域开销，其中专用存储单元可以是存储电路的存储单元中的一部分。然后可以配置写装置，用于在对与至少一个专用存储单元相关联的一组存储单元中的至少一个存储单元的写访问期间，将所需保持信息写入所述至少一个专用存储单元中。
可以将开关装置配置用于将虚电源线选择性地与相应地电势和相应电源电压中的至少一个相连。从而，开关装置与由控制电路控制的脚踏开关或转换开关(head switch)相对应。
此外，可以将至少两个附加开关装置配置用于将第二电源信号选择性地切换到所述至少两个虚拟电源线中的相应一个，其中，可以基于附加局部或全局控制信号来控制至少两个附加开关装置的所分配一个的开关状态。从而，可以引入一组精确的操作模式，例如包括选择性数据保持和快速读取且高泄漏的活动快速操作模式、选择性数据保持和较慢读取且较少或“中等”泄漏的活动慢速操作模式、以及较低泄漏和数据丢失的待机模式。
多个存储单元可以通过低阈值晶体管来实现，并且开关装置可以通过高阈值晶体管来实现。从而，可以使总泄漏电流最小化。
附图说明
现在将参考附图，基于优选实施例来描述本发明，其中：
图1示出了根据第一优选实施例的存储电路的示意性方框图；以及
图2示出了根据第一优选实施例的一组专用存储单元的数据保持控制的实现示例的示意性电路图。
具体实施方式
现在将根据诸如用于功率临界应用的嵌入式SRAM之类的SRAM电路来描述优选实施例。
图1示出了根据第一优选实施例的SRAM结构的示意性方框图，可以将其配置为集成的存储电路，并且其包括由图1的右手部分上的虚线框表示的存储部分，并且分成SRAM单元C0，0至Cy，z的组30-1至30-n。每一个组由专用控制电路来控制，所述专用电路包括数据保持标识符的输入端子DR1至DRn、逻辑单元L1至Ln、和门或开关单元S1至Sn。此外，控制电路还可以接收全局活动性控制信号A，该信号A配置用于将存储电路设置为待机状态或模式或设置为活动状态或模式。可以按照需要选择组30-1至30-n的每一个中的存储单元的个数，并且所述个数确定了保持控制的粒度。各个存储单元C0，0至Cy，z与第一电源线(在图1中未示出)相连，并且与各个虚电源线24相连，可以将所述虚拟电源线24通过开关单元S1至Sn选择性地切换到基准电势V0，基准电势V0可以是例如地电势(即，“虚地”)。可选地，第一电源线可以与地电势相连，并且所切换的虚电源线可以选择性地与预定电源电压(即，“虚电源”)相连。另外可选地，可以将虚地和虚电源的以上概念结合在一个存储电路中。
具体地，在组30-1至30-n的每一个中的SRAM单元的个数可以是相同的或在组与组之间可以是不同的。SRAM单元的个数是数据保持控制所需的粒度和由附加的控制电路产生的面积开销之间的折衷。在每组32个SRAM单元的情况下，集成电路的硅面积开销总计仅为很小的百分比。因此，可以在实际应用中实现较少数目的SRAM字的组大小。
由图1的左边部分中的虚线框表示的控制电路配置用于当全局活动性控制信号A为高或处于活动状态，或当各个局部数据保持标识符DR1至DRn为高时，维持SRAM单元的组30-1至组30-n活动，即保持数据。另一方面，控制电路配置用于当全局活动性控制信号A为低或处于非活动状态，以及各个局部数据保持标识符DR1至DRn为低或处于非活动状态时，维持DRAM单元的组30-1至组30-n处于待机模式，即丢失数据。
根据第一优选实施例，控制电路可以在对与其相关联的特定组的SRAM单元进行写访问期间，自动地更新各个数据保持标识符DR1至DRn。在每一次写访问期间，将全局数据保持输入(未示出)的值复制到寻址到的数据保持标识符中。例如，当将常数从外部闪速存储器加载到SRAM电路中时，全局数据保持信号为高，以及将全部寻址到的组的数据字的局部数据保持标识符设定为活动状态，以便在待机模式期间保持已写入的数据。当随后将全局数据保持信号设定为低或非活动状态时，在待机模式期间将不保持例如用于中间数据或输入/输出缓冲器的其他组字。因此，可以在待机模式期间，为选定组的SRAM单元提供数据保持，而对于所有其他未选择的SRAM以及诸如列解码器、行解码器、地址缓存器等的其它SRAM电路，具有较低泄漏。
如可以从图1中推断的，建议的解决方案可以通过提供开关单元S1至Sn和逻辑单元L1至Ln用于选择特定组的SRAM单元，来配置有简单的修改。结果，在待机模式中，仅在实际要求数据保持的那些SRAM单元中耗散了泄漏功率。
图1中的逻辑单元L1至Ln可以通过提供以上逻辑功能的任意逻辑电路来实现。开关单元S1至Sn可以通过可以集成到存储单元中的任意合适的半导体开关元件来实现。可以外部地提供数据保持标识符DR1和DRn，或者可以从在存储电路处或在存储电路中产生的信息中得到数据保持标识符DR1和DRn。
图2示出了图1的电路的控制电路的一个特定实现示例，用于控制一组存储单元，在本示例中，存储单元包括一对N个比特的SRAM字Bi1至BiN和Bi+1，1至Bi+1，N，其中每一个比特存储在专用的SRAM单元中。将所述设置分成存储部分30和控制部分20。在本示例中，使用由NMOS晶体管Ti实现的所谓脚踏开关(foot switch)来选择性地选通地电势Vss，所述NMOS晶体管Ti由逻辑“或”门22控制，所述逻辑“或”门22只要其输入信号的至少一个处于活动状态，就提供活动的输出信号。NMOS晶体管Ti和“或”门22连接在SRAM单元的受控组的虚电源线24和与地电势相连的电源线之间。“或”门22与图1的逻辑单元L1至Ln之一相对应，而NMOS晶体管Ti与开关单元S1至Sn之一相对应。各个数据保持标识符DRj是从用于存储数据保持比特DRBi的专用存储单元中得到的，并且被提供给“或”门22的输入端子之一。“或”门22的另一个输入端子接收全局活动性控制信号A。受控组的SRAM单元与提供有电压Vdd的各个电源线相连。通过具有较宽(低阻)高阈值因而具有较低泄漏的晶体管来实现NMOS晶体管Ti，并且提供所谓的虚地。可选地，可以通过与电源电压Vdd相连的宽高阈值PMOS晶体管、或分别通过NMOS和PMOS晶体管两者的组合，来提供虚电源或者虚地和虚电源的组合。
使用低阈值晶体管来实现存储部分30的全部SRAM单元，并且包括单个字或具有相邻地址的几个字的SRAM单元组共享由共享的脚踏开关晶体管Ti提供的虚地信号。如已经提到的，在图2的特定示例中，组的大小等于两个SRAM字，并且通过可以设定为以下两种状态的NMOS脚踏开关晶体管Ti来施加选通的电源电压Vss：
打开状态，其中这组SRAM单元操作于正常模式下，即较快但是具有较高泄漏；
闭合状态，其中这组SRAM单元丢失他们的内容物，但是具有较低泄漏。
引入附加的数据保持比特DRBi以控制每组字的脚踏开关晶体管Ti。相应的存储单元不需要是从外部可读的。可以对专用或受控组的SRAM字起作用的读和/或写的过程中将存储单元写为待机状态(例如“0”)或活动状态(例如“1”)。另外，存储单元可以操作于高阈值电压下，因为通过行解码器的输出来直接驱动它，从而在关键通道上不存在位线或字线。仅当SRAM存储器变为待机状态(即，使全局活动性控制信号A为低)时，数据保持比特DRBi发生作用。
如结合图1已经提到的，当全局活动性控制信号A为高时、或当局部数据保持比特DRBi为高时，受控组的SRAM字是活动的，因此保持数据，其中逻辑状态“高”与逻辑值“1”或活动状态相对应。另一方面，当全局活动性控制信号A为低时、或当局部数据保持比特DRBi为低时，这组SRAM字处于待机模式下，因此丢失数据，其中逻辑状态“低”与逻辑值“0”或非活动状态相对应。
以上的逻辑功能可以通过利用高阈值晶体管实现的简单的“或”门来实现。
对于诸如列解码器、行解码器、地址缓存器等之类的所有其他SRAM子电路，当他们的性能对于活动模式中的读/写访问不关键时，使用高阈值晶体管来实现，当定时是关键的时，使用低阈值晶体管来实现。在后一种情况下，可以将直接控制下的脚踏开关用于使待机功率最小化。
可以将整个存储电路的各个数据保持比特DRBi的编程组织作为副产品，或在对由各个数据保持比特DRBi控制的SRAM字的写访问的过程中进行组织。那么在每一次写访问期间，将全局数据保持输入信号的值复制到数据保持比特DRBi的SRAM单元中。
可选地或附加地，可以将数据保持比特DRBi的编程链接到其控制的SRAM字之一的读动作。
另外，可以通过多于一个的全局活动性控制信号Ai来控制存储电路，所述全局活动性控制信号Ai可以与多于一个的DRB比特相结合。从而，在数据保持模式中可以支持具有存储单元组的不同子集的多重模式。
最后，根据第二优选实施例，可以引入三种操作模式来代替上述每组SRAM单元的两种操作模式，即选择性的数据保持和泄漏的活动模式、选择性的低泄漏和数据丢失的待机模式。可以将这三种操作模式细化为选择性的数据保持、快读取且高泄漏的活动快操作模式；选择性的数据保持、慢读取和较少或“中等”泄漏的活动慢速操作模式。这可以通过第二脚踏开关来实现，例如，第二脚踏开关配置为与上述第一脚踏开关串联，并且与允许在电源和虚地之间有足够的余量以保持数据的较低或中等阈值电压相连。然后可以直接地(即较慢地)支持存储器读取操作，或者通过首先将存储器切换到活动快模式，来支持存储器读取操作。该第二脚踏开关可以全局地或由附加的局部DRB比特来控制。
应该注意的是本发明不局限于以上优选实施例，而可以用在任意易失性存储电路中以减小待机模式中的泄漏电流。可以将本发明应用于嵌入式存储电路，一般用于功率关键产品，更具体地用于数字信号处理器等的数据存储器、高速缓存器、流缓冲器等。因此优选实施例可以在所附权利要求的范围内变化。
还应该注意到当用在包括权利要求的说明书中时，术语“包括”意欲指定声明的特征、装置、步骤或部件的存在，但是不排除另外的一个或更多特征、装置、步骤、部件或其组合的存在。另外，权利要求中的元件之前的词语“一个”不排除存在多个此种元件。此外，任意附图标记并不限制权利要求的范围。

Claims (12)

1.一种具有用于存储数据的多个存储单元(C0，0至Cy，z)的存储电路，所述存储电路包括：
a)至少两条虚电源线(24)，每一个均由所述存储单元的各个组(30-1至30-n)共享；
b)至少两个开关装置(S1至Sn)，用于将电源信号选择性地切换到所述至少两条虚电源线中的相应一个；以及
c)至少两个控制电路(L1至Ln)，用于接收用于将所述存储电路设定为待机或活动状态的全局活动性控制信号(A)以及局部数据保持表示信号(DR1至DRn)，并且用于基于所述全局活动性控制信号(A)和所述局部数据保持表示信号(DR1至DRn)来控制所述至少两个开关装置(S1至Sn)的所分配一个的开关状态。
2.根据权利要求1所述的存储电路，其中，将所述多个存储单元(C0，0至Cy，z)配置为单独的集成存储电路。
3.根据权利要求1或2所述的存储电路，其中，所述控制电路每一个均包括逻辑门(22)，逻辑门适合于当所述全局活动性控制信号和所述局部数据保持表示信号均设定为非活动状态时，将所述分配的开关装置设定为打开开关状态，来断开所述电源信号。
4.根据权利要求3所述的存储电路，其中，所述逻辑门(22)适合于当所述全局活动性控制信号和所述局部数据保持表示信号中的至少一个设定为活动状态时，将所述分配的开关装置设定为闭合状态，来连接所述电源信号。
5.根据任一前述权利要求所述的存储电路，其中，所述存储电路是集成的静态随机存取存储器电路。
6.根据任一前述权利要求所述的存储电路，其中，所述局部数据保持表示信号是从存储在所述存储电路的至少一个专用存储单元(DRBi)中的保持信息中得到的。
7.根据权利要求6所述的存储电路，还包括写入装置，用于在对与所述至少一个专用存储单元相关联的一组所述存储单元的至少一个存储单元的写访问期间，将需要的保持信息写入到所述至少一个专用存储单元(DRBi)中。
8.根据任一前述权利要求所述的存储电路，还包括至少两个附加开关装置，用于将第二电源信号选择性地切换到所述至少两个虚电源线的所述相应一个，其中，基于附加的局部或全局控制信号来控制所述至少两个附加开关装置(S1至Sn)的所分配一个的开关状态。
9.根据任一前述权利要求所述的存储电路，其中，所述开关装置(S1至Sn)配置用于将所述虚电源线(24)与相应地电势和相应电源电压中的至少一个选择性地相连。
10.根据任一前述权利要求所述的存储电路，其中，所述多个存储单元(C0，0至Cy，z)通过低阈值晶体管来实现，并且所述开关装置(S1至Sn)通过高阈值晶体管来实现。
11.一种用于控制存储电路中的数据保持的方法，所述方法包括步骤：
a)将电源信号选择性地切换到至少两个虚电源线的相应一个，每一个虚电源线均由多组存储单元(C0，0至Cy，z)的相应一组共享；以及
b)基于全局活动性控制信号(A)和局部数据保持表示信号(DR1至DRn)来控制所述开关步骤，所述全局活动性控制信号(A)用于将所述存储电路设定为待机状态或活动状态，以及所述局部数据保持表示信号(DR1至DRn)被分配给专用组的存储单元。
12.根据权利要求11所述的方法，其中，所述多组存储单元(C0，0至Cy，z)配置为单独的集成存储电路。
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