KR0146187B1 - 2트랜지스터 고저항 부하형 에스램 셀 - Google Patents

2트랜지스터 고저항 부하형 에스램 셀

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KR0146187B1
KR0146187B1 KR1019950000982A KR19950000982A KR0146187B1 KR 0146187 B1 KR0146187 B1 KR 0146187B1 KR 1019950000982 A KR1019950000982 A KR 1019950000982A KR 19950000982 A KR19950000982 A KR 19950000982A KR 0146187 B1 KR0146187 B1 KR 0146187B1
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Abstract

소스 단자가 비트라인에 연결되고 게이트 단자가 워드 라인에 연결된 제1트랜지스터와; 소스 단자가 전원에 연결되고 게이트 단자가 상기 제1트랜지스터의 드레인 단자와 자신의 드레인 단자에 연결된 제2트랜지스터와; 일측 단자가 상기 제2트랜지스터의 드레인 단자에 연결되고 타측 단자가 접지된 저항으로 이루어지는 2트랜지스터 고저항 부하형 에스램 셀은, 2개의 트랜지스터로 이루어진 에스 램 셀을 구현하므로써, 저가격의 고집적도를 가지며, 또한, 기존의 디램 생산 라인을 그대로 사용하여 제조할 수 있으며, FET를 사용하므로 응답 속도가 빠르고, 또한, 저장 내용이 0인 경우에 누설 전류가 없어 전력 소모를 감소시킬 수 있다.

Description

2트랜지스터 고저항 부하형 에스램 셀
제1도는 종래의 가장 기본적인 메로리 셀 구조이고,
제2도는 종래의 4 트랜지스터 고저항 부하형 메모리 셀 구조이고,
제3도는 종래의 6 트랜지스터 시모스 메모리 셀 구조이고,
제4도는 이 발명의 실시예에 따른 2트랜지스터 고저항 부하형 에스램 셀 구조이다.
이 발명은 2 트랜지스터 고저항 부하형 에스램(SRAM:Static Random Acess Memory) 셀(cell)에 관한 것으로 더욱 상세하게 말하자면, 2개의 트랜지스터로 이루어진 저가격의 고속 메모리 셀인 2 트랜지스터 고저항 부하형 에스램 셀에 관한 것이다.
디지털 시스템에서는 데이타를 저장하고 검색하는 기능이 있어야 하며, 반도체 메모리는 1비트를 저장할 수 있는 메모리 셀을 배열해서 만들어진 것이다.
상기와 같은 메모리는 시프트 레지스터와 달리 정보를 그 메모리 요소에 임의로 기억시키기도 하고 또한 읽어낼 수 있으며, 이와 같은 메모리를 랜덤 억세스 메모리(randon acess memory) 즉, 램이라고 한다.
상기 램을 만드는데는 스태틱(static) 회로와 다이나믹(dynamic) 회로 두가지가 있지만, 대용량 메모리에는 거의 대부분 다이나믹 회로가 사용된다.
상기 램 기본 메모리 셀은 모스(MOS) 기술과 바이폴라(bipolar) 기술로 제조된다. 모스 트랜지스터가 구성 부분 밀도를 높일 수 있어서 주어진 크기의 칩에 더 많은 비트를 저장할 수 있기 때문에 모스 트랜지스터를 사용하는 램이 가장 많이 사용되고 있다.
소용량의 램에는 스태틱 모스셀이 많이 사용되고 대용량의 램에는 다이나믹모스 메모리 셀이 가장 많이 사용된다. 다이나믹 랜덤 액서스 메모리를 디램(DRAM), 스태틱 랜덤액세스 메모리를 에스램(SRAM)으로 나타낸다.
첨부한 제1도는 현재 디램에 가장 널리 사용되고 있는 메모리 셀로서 하나의 캐패시터와 그 캐패시터에 전하를 충전하고 또 거기에 있는 전하를 방전시키기 위한 전송 게이트로서 작용하는 하나의 트랜지스터로 이루어진 메모리 셀이다.
상기한 종래의 메모리 셀은 셀당 코스트(cost)가 싸고 메모리의 고집적화가 가능하다는 장점을 가지지만. 캐패시터 값에 따른 시정수내에 보관된 값의 리프레시(refresh)가 필요하고, 기본 셀이 캐패시터 성분으로 이루어지기 때문에 리드/라이트(read/write) 시간이 트랜지스터 성분에 비하여 느린 단점이 있다.
첨부한 제2도는 현재 에스램에 가장 널리 사용되고 있는 고저항 부하형으로 4개의 트랜지스터로 이루어진 메모리 셀이고, 제3도는 6개의 트랜지스터로 이루어진 시모스형 메모리 셀이다.
첨부된 제2도 및 제3도에 도시되어 있는 메모리 셀은 제1도에 도시되어 있는 메모리 셀과는 달리 전압이 가해지고 있는 한은 별도의 리프레시 없이도 데이터가 지워지지 않고, 트랜지스터 성분에 의한 데이타 저장으로 리드/라이드 시간이 빠른 장점이 있다.
그러나, 셀의 구성 요소가 4개 또는 6개로 이루어지기 때문에 고집적화가 힘들고, 셀당 코스트가 비싼 단점이 있다.
그러므로, 이 발명의 목적은 상기한 종래의 단점을 해결하기 의한 것으로, 2개의 트랜지스터로 이루어진 메모리 셀을 구성하여 셀당 코스트가 싸고 고집적화가 용이하면서 처리속도가 빠른 2 트랜지스터 고저항 부하형 에스램셀을 제공하고자 하는데 있다.
상기의 목적을 달성하기 위한 이 발명의 구성은,
소스 단자가 비트라인에 연결되고 게이트 단자가 워드 라인에 연결된 제1트랜지스터와;
소스 단자가 전원에 연결되고 게이트 단자가 상기 제1트랜지스터의 드레인 단자와 자신의 드레인 단자에 함께 연결된 제2트랜지스터와;
일측 단자가 상기 제2트랜지스터의 드레인 단자에 연결되고 타측 단자가 접지된 저항으로 이루어진다.
상기 구성에 의한 이 발명을 용이하게 실시할 수 있는 가장 비람직한 실시예를 첨부된 도면을 참조로 하여 설명하면 다음과 같다.
제4도는 이 발명의 실시예에 따른 2 트랜지스터 고저항 부하형 에스램 셀구조이다.
첨부한 제4도에 도시되어 있듯이 이 발명의 실시예에 따른 2 트랜지스터 고저항 부하형 에스램 셀의 구성은, 소스 단자가 비트라인(B)에 연결되고 게이트 단자가 워드(word) 라인(W)에 연결된 제1트랜지스터(T1)와, 소스 단자가 전원에 연결되고 게이트 단자가 상기 제1트랜지스터(T1)의 드레인 단자와 자신의 드레인 단자에 함께 연결된 제2트랜지스터(T2)와, 일측 단자가 상기 제2트랜지스터(T2)의 드레인 단자에 연결되고 타측 단자가 접지된 저항(R)으로 이루어진다.
상기 제1트랜지스터(T1)는 데이타를 저장하기 위한 셀을 선택하기 위한 것이고, 상기 제2트랜지스터(T2)는 제1트랜지스터(T1)가 오프되었을때의 값을 유지하게 되며, 상기 저항(R)은 제2트랜지스터(T2)가 동작하기 위한 최소 누설 전류를 발생하도록 충분히 큰 값을 가진다.
이 발명의 실시예에 사용되는 상기 저항(R)은 폴리 실리콘(poly-si)을 사용하는데, 이것은 모스 트랜지스터의 상층에 오버랩(overlap)하여 형성할 수 있으므로 전용 면적을 따로 차지하지 않는다. 이 발명의 실시예에서는 상기 제2트랜지스터(T2)의 상층에 덮어서 형성된다.
상기 구성에 의한 이 발명의 실시예에 따른 2 트랜지스터 고저항 부하형 에스램 셀의 작용은 다음과 같다.
하나의 기억 소자인 제2트랜지스터(T2)는 최초 전원 공급시 항상 오프된 상태이므로, 별도의 초기화 없이도 0즉, 로우(low) 값을 갖는다.
상기의 초기 상태에서 데이타를 저장하기 위하여 우선 셀을 선택하기 위한 워드 라인(W)으로 전압을 인가한다. 일반적으로 모든 셀을 연결하는데는 오직 하나의 비트 라인을 사용하므로, 주어진 시간에는 설정된 번지에 따라 메모리 안의 오직 한 셀만이 선택된다.
상기 선택된 셀을 연결하는 라이트 라인(W)으로 전압이 인가된 제1트랜지스터(T1)가 턴온된다. 상기에서 제1트랜지스터(T1)가 턴온이 되면 새로이 메모리에 저장하고자 하는 데이타를 비트 라인으로 인가한다.
상기에서 비트 라인(B)으로 인가된 값이 0이면 상기 제2트랜지스터(T2)는 턴오프되고, 상기 비트 라인(B)으로 인가된 값이 1이면 상기 제2트랜지스터(T2)는 턴온된다.
상기에서 제2트랜지스터(T2)가 동작된 다음, 워드 라인(W)으로 인가되는 전압을 차단시켜 셀 선택용 제1트랜지스터(T1)를 오프시킨다.
상기 셀 선택용 제1트랜지스터(T1)가 오프되어 셀이 차폐된 다음, 상기 비트 라인(B)으로 인가되어 쓰여진 값이 0인 경우에는 제2트랜지스터(T2)가 오프된 상태이므로 논리값0을 유지하게 된다.
상기에서 셀이 차폐된 다음, 비트 라인(B)으로 인가되어 쓰여진 값이1인 경우에는 제2트랜지스터(T2)가 온이 된 상태이므로, 논리값 1을 유지하게 된다.
이 때, 상기 제2트랜지스터(T2)의 드레인 단자에 연결된 상기의 저항(R)은 제2트랜지스터(T2)의 온 상태를 유지하기 위한 필요 최소한의 누설 전류가 흐를 수 있는 값이면서, 소비 전력을 줄이기 위하여 충분히 큰 값으로 설정된다.
상기에서 기억시키고자 하는 데이타를 저장시킨 다음, 저장된 데이타를 읽기 위하여 다시 워드 라인(W)으로 전압을 인가시켜 셀 선택용 제1트랜지스터(T1)를 턴온시킨다.
상기 제1트랜지스터(T1)가 턴온이 되면 상기 제2트랜지스터(T2)가 저장하고 있는 데이타가 비트 라인(B)으로 출력이 된다.
이상에서와 같이 이 발명의 실시예에서, 2개의 트랜지스터로 이루어진 에스램 셀을 구현하므로써, 저가격의 고집적도를 가지는 메모리 셀을 제공할 수 있다.
또한, 기존의 디램 생산 라인을 그대로 사용하여 제조할 수 있으며, FET(Field Effect Transistor)를 사용하므로 응답 속도가 빠르고, 또한, 저장 내용이 0인 경우에 누설 전류가 없어 전력 소모를 감소시킬 수 있다.
또한, 상기한 메모리 셀 구현에 따른 파급 효과로는 에스 램을 디램의 가격과 집적도로 제작할 수 있으며, 현재의 디램을 에스램으로 대치하여 시스템의 성능을 대폭 향상 시킬 수 있다.
또한, 메인 메모리가 에스램의 성능을 지니게 되므로 별도의 캐시(cache)메모리와 캐시 컨트롤러가 필요없는 효과를 갖으며, 현재의 디램컨트롤과 리프레쉬를 위하여 필요한 복잡한 형태의 메모리 콘트롤러가 대폭 단순화되어 주변 콘트롤 로직이 단순화, 저가격화 되는 효과를 가지는 2 트랜지스터 고저항 부하형 에스램 셀을 제공할 수 있다.

Claims (7)

  1. 소스 단자가 비트라인에 연결되고 게이트 단자가 워드 라인에 연결된 제1트랜지스터와; 소스 단자가 전원에 연결되고 게이트 단자가 상기 제1트랜지스터의 드레인 단자와 자신의 드레인 단자에 연결된 제2트랜지스터와; 일측 단자가 상기 제2트랜지스터의 드레인 단자에 연결되고 타측 단자가 접지된 저항으로 이루어지는 것을 특징으로 하는 2 트랜지스터 고저항 부하형 에스램 셀.
  2. 제1항에 있어서, 상기한 제1트랜지스터는 워드 라인으로 인가되는 값에 따라 작동 상태가 가변되는 셀 선택용 수단으로 이용되는 것을 특징으로 하는 2 트랜지스터 고저항 부하형 에스램 셀.
  3. 제1항에 있어서, 상기한 제2트랜지스터는, 비트 라인으로 인가되는 값을 저장 유지하는 기억용 수단으로 이용되는 것을 특징으로 하는 2 트랜지스터 고저항 부하형 에스램 셀.
  4. 제1항에 있어서, 상기한 저항은, 상기 제2트랜지스터가 턴온된 상태를 유지하기 위한 필요 최소한의 누설 전류가 흐를 수 있는 값을 가지는 것을 특징으로 하는 2 트랜지스터 고저항 부하형 에스램 셀.
  5. 제1항에 있어서, 상기한 저항은, 폴리 실리콘으로 이루어져 트랜지스터의 상층에 덮어서 형성되는 것을 특징으로 하는 2 트랜지스터 고저항 부하형 에스램 셀.
  6. 제1항에 있어서, 상기한 제1트랜지스터와 제2트랜지스터는 전계 효과 트랜지스터(FET)로 이루어지는 것을 특징으로 하는 2 트랜지스터 고저항 부하형 에스램 셀.
  7. 비트를 저장하는 장치에 있어서, 해당 비트를 선택하기 위한 제1트랜지스터와; 인가되는 비트의 값을 유지하기 위한 제2트랜지스터와; 상기 제2트랜지스터의 상태를 유지하기 위한 저항으로 이루어지는 것을 특징으로 하는 2 트랜지스터 고저항 부하형 에스램 셀.
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