JPH08235867A - ２トランジスター高抵抗負荷型エスラムセル - Google Patents

２トランジスター高抵抗負荷型エスラムセル

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JPH08235867A
JPH08235867A JP8007351A JP735196A JPH08235867A JP H08235867 A JPH08235867 A JP H08235867A JP 8007351 A JP8007351 A JP 8007351A JP 735196 A JP735196 A JP 735196A JP H08235867 A JPH08235867 A JP H08235867A
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JP
Japan
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transistor
cell
terminal
eslam
load type
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Withdrawn
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JP8007351A
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English (en)
Inventor
Jee-Kyoung Park
持慶 朴
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Publication date
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】この発明の目的は前記した従来の短所を解決す
るためのもので２つのトランジスターとからなるメモリ
セルを構成してセル当コストが安く高集積化が容易で同
時に処理速度が早い２トランジスター高抵抗負荷型エス
ラムセルを提供することにある。 【解決手段】ソース端子がビートラインに連結されゲー
ト端子がワードラインに連結された第１トランジスター
と、ソース端子が電源に連結されゲート端子が前記第１
トランジスターのドレン端子と自信のドレン端子に連結
された第２トランジスターと、一側端子が前記第２トラ
ンジスターのドレン端子に連結され他側端子が接地され
た抵抗とからなる２トランジスター高抵抗負荷型エスラ
ムセルは、二つのトランジスターとからなるエスラムセ
ルを表すことで、低価格の高集積度を持ち、また、既存
のディラム生産ラインをそのまま使用して製造すること
ができるのでFEDを使うので応答速度が早のくてまた貯
蔵内容が“０”の場合には漏泄電流がなくて電力消耗を
減少することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は２トランジスター
高抵抗負荷型エスラム（SRAM:Static Random Acess Mem
ory）セル(cell)に関するもので、より詳細に言うと、
二つのトランジスターからなる低価格の高速メモリセル
である２トランジスター高抵抗負荷型エスラムセルに関
する。
【０００２】
【従来の技術】ディジタルシステムではデータを貯蔵し
て検索する機能がなければならず、半導体メモリは１ビ
ートが貯蔵できるメモリセルを配列して作られたもので
ある。
【０００３】前記のようなメモリはシフトレジスターと
違って情報をそのメモリ要素に任意で記憶させたりある
いは読み込めるし、このようなメモリをランダムアクセ
スメモリ(random acess memory)すなわち、ラムと申
す。
【０００４】前記ラムを作るにはスタティック(static)
回路とダイナミック(dynamic)回路、２種類があるが、
大容量メモリにはほとんどダイナミック回路が使われ
る。
【０００５】前記ラムの基本メモリセルはモス(MOS)技
術とバイポーラ(bipolar)技術をもって製造される。モ
ストランジスターが構成部分の密度を高められるので与
えられた大きさのチップにより多いビットを貯蔵するこ
とができるのでモストランジスターを使用するラムが一
番広く使われている。
【０００６】少容量のラムにはスタティックモスセルが
一番広く使われ、大容量のラムにはダイナミックモスメ
モリセルが一番多く使われる。ダイナミックランダムア
クセスメモリをディラム(DRAM)、スタティックランダム
アクセスメモリをエスラム(SRAM)と表す。
【０００７】添付した第１図は現在ディラムに一番広く
使われているメモリセルで、一つのキャパシタとそのキ
ャパシタに電荷を充電し、またそこにある電荷を放電さ
せるための電送ゲートとして作用する一つのトランジス
ターとからなるメモリセルである。
【０００８】前記した従来のメモリセルはセル当コスト
(cost)が安くてメモリの高集積化ができると言う長所が
あるが、キャパシタ値による時定数内に保管された値の
リフレッシュが必要で、基本セルがキャパシタ成分とか
らなるのでリード／ライト時間がトランジスター成分に
比べて遅い短所がある。
【０００９】添付した第２図は現在エスラムで一番広く
使われている高抵抗負荷型で、４つのトランジスターと
からなるメモリセルであり、第３図は６つのトランジス
ターとからなるCMOS型メモリセルである。
【００１０】添付された第２図及び第３図に図示されて
いるメモリセルは第１図に図示されているメモリセルと
は違って電圧が加えられている限りは別途のリフレッシ
ュなしにもデータが消されず、トランジスター成分によ
るデータ貯蔵でリード／ライト時間が早い長所がある。
【００１１】
【発明が解決しようとする課題】しかし、セルの構成要
素が４つまたは６つで成り立つので高集積化が難く、セ
ル当コストが高い短所がある。
【００１２】
【課題を解決するための手段】この発明の目的は前記し
た従来の短所を解決するためのもので、２つのトランジ
スターとからなるメモリセルを構成して、セル当コスト
が安く高集積化が易しい同時に処理速度が早い２トラン
ジスター高抵抗負荷型エスラムセルを提供することにあ
る。
【００１３】前記の目的を達成するためのこの発明の構
成はソース端子がビートラインに連結され、ゲート端子
がワードラインに連結された第１トランジスターと、ソ
ース端子が電源に連結され、ゲート端子が前記第１トラ
ンジスターのドレン端子と自信のドレン端子にともに連
結された第２トランジスターと、一側端子が前記第２ト
ランジスターのドレン端子に連結され、他側端子が接地
された抵抗とからなる。
【００１４】
【発明の実施の形態】前記構成によるこの発明が容易に
実施できるようにする一番望ましい実施の形態を添付さ
れた図面を参照として説明すると次の通りである。
【００１５】図４はこの発明の実施例による２トランジ
スター高抵抗負荷型エスラムセル構造である。図４に図
示されているようにこの発明の実施の形態による２トラ
ンジスター高抵抗負荷型エスラムセルの構成は、ソース
端子がビートライン（B）に連結されゲート端子がワー
ド（word）ライン（W）に連結された第１トランジスタ
ー（T1）と、ソース端子が電源に連結されゲート端子が
前記第１トランジスター（T1）のドレン端子と自信のド
レン端子とともに連結された第２トランジスター（T2）
と、一側端子が前記第２トランジスター（T2）のドレン
端子に連結され、他側端子が接地された抵抗(R)とから
なる。
【００１６】前記第１トランジスター(T1)はデータを貯
蔵するためのセルを選択するためのものであり、前記第
２トランジスター(T2)は第１トランジスター(T1)がオフ
された時の値を維持するようになり、前記抵抗(R)は第
２トランジスター(T2)が動作するための最少漏泄電流を
発生するように十分に大きい値を持つ。
【００１７】この発明の実施の形態に使用される前記抵
抗(R)はポーリシリコン(poly-si)を使うがこれはモスト
ランジスターの上層にオーバーラップ(overlap)して形
成できるので専用面積を別に占めない。この発明の実施
例では前記第２トランジスター(T2)の上層に被せて形成
される。
【００１８】前記構成によるこの発明の実施の形態によ
る２トランジスター高抵抗負荷型エスラムセルの作用は
次の通りである。
【００１９】一つの記憶素子である第２トランジスター
(T2)は最初電源供給時、いつもオフされた状態なので別
途の初期化なくにも“０”すなわちロー(low)値を持
つ。
【００２０】前記の初期状態でデータを貯蔵するために
まずセルを選択するためのワードライン(W)に電圧を印
加する。一般的にあらゆるセルを連結するには専ら一つ
のビートラインを使うので、与えられた時間には設定さ
れた番地に従ってメモリ内の専ら一つのセルだけが選択
される。
【００２１】前記選択されたセルを連結するライトライ
ン(W)に電圧が印加された第１トランジスター(T1)がタ
ーンオンされる。前記で第１トランジスター(T1)がター
ンオンになると新しくメモリに貯蔵しようとするデータ
をビートラインに印加する。
【００２２】前記でビートライン(B)に印加された値が
“０”であると前記第２トランジスター(T2)はターンオ
フされ、前記ビートライン(B)に印加された値が“１”
であると前記第２トランジスター(T2)はターンオンされ
る。
【００２３】前記で第２トランジスター(T2)が動作され
た後、ワードライン(W)に印加される電圧を遮断させて
セル選択用第１トランジスター(T1)をオフさせる。
【００２４】前記セル選択用第１トランジスター(T1)が
オフされてセルが遮蔽された後、前記ビートライン(B)
に印加されて使われた値が“０”である場合には第２ト
ランジスター(T2)がオフされた状態なので論理値“０”
を維持するようになる。
【００２５】前記でセルが遮蔽された後、ビートライン
(B)で印加されて使われた値が“１”である場合には第
２トランジスター(T2)がオンになった状態なので論理値
“１”を維持するようになる。
【００２６】この時、前記第２トランジスター(T2)のド
レン端子に連結された前記の抵抗(R)は第２トランジス
ター(T2)のオン状態を維持するための必要最小限の漏泄
電流が流れることができる値でありながら、消費電力を
減らすために十分に大きい値で設定される。
【００２７】前記で記憶させようとするデータを貯蔵さ
せた後、貯蔵されたデータを読むために再びワードライ
ン（W）に電圧を印加させてセル選択用第１トランジス
ター(T1)をターンオンさせる。
【００２８】前記第１トランジスター(T1)がターンオン
になると前記第２トランジスター(T2)が貯蔵しているデ
ータがビートライン(B)を通じて出力される。
【００２９】
【発明の効果】以上のようにこの発明の実施の形態で二
つのトランジスターとからなるエスラムセルを具現する
ことにより低価格の高集積度を持つメモリセルを提供す
ることができる。
【００３０】また、既存のディラム生産ラインをそのま
ま使用して製造することができ、FET(Field Effect Tra
nsistor)を使用するので応答速度が早く、また貯蔵内容
が“０”である場合に漏泄電流がなくて電力消耗が減少
される。
【００３１】また、前記したメモリセルの具現に伴われ
る波及効果としては、エスラムをディラムの価格と集積
度で制作することができるし、現在のディラムをエスラ
ムに代置してシステムの性能を大幅向上させられる。
【００３２】また、メインメモリがエスラムの性能を持
つようになるので別途のキャシー（cache)メモリとキャ
シーコントローラが要らなくなる効果があり、現在のデ
ィラムコントロールとリフレッシュのために必要な複雑
な形態のメモリコントローラが大幅単純化されて周辺の
コントローラロジックが単純化、低価格化となる効果を
持つ２トランジスター高抵抗負荷型エスラムセルが提供
できる。
【図面の簡単な説明】
【図１】従来の一番基本的なメモリセルの構造
【図２】従来の４トランジスター高抵抗負荷型メモリセ
ル構造
【図３】従来の６トランジスターCMOSメモリセルの構造
【図４】この発明の実施例による２トランジスター高抵
抗負荷型エスラムセルの構造。
【符号の説明】
Ｔ１：第１トランジスター Ｔ２：第２トランジスター Ｂ：ビートライン Ｗ：ワードライン

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】ソース端子がビートラインに連結されゲー
    ト端子がワードラインに連結された第１トランジスター
    と、 ソース端子が電源に連結されゲート端子が前記第１トラ
    ンジスターのドレン端子と自信のドレン端子に連結され
    た第２トランジスターと、 一側端子が前記第２トランジスターーのドレン端子に連
    結され、他側端子が接地された抵抗からなることを特徴
    とする２トランジスター高抵抗負荷型エスラムセル。
  2. 【請求項２】前記第１トランジスターはワードラインに
    印加される値により作動状態が可変されるセル選択用手
    段として利用されるのを特徴とする請求項１記載の２ト
    ランジスター高抵抗負荷型エスラムセル。
  3. 【請求項３】前記第２トランジスターはビートラインに
    印加される値を貯蔵維持する記憶用手段として利用され
    ることを特徴とする請求項１記載の２トランジスター高
    抵抗負荷型エスラムセル。
  4. 【請求項４】前記抵抗は前記第２トランジスターがター
    ンオンされた状態を維持するための必要最小限の漏泄電
    流が流れることができる値を持つのを特徴とする請求項
    １記載の２トランジスター高抵抗負荷型エスラムセル。
  5. 【請求項５】前記抵抗はポリシリコンからなり、トラン
    ジスターの上層に被せて形成されることを特徴とする請
    求項１記載の２トランジスター高抵抗負荷型エスラムセ
    ル。
  6. 【請求項６】前記第１トランジスターと第２トランジス
    ターは電界効果トランジスター（FET）とからなること
    を特徴とする請求項１記載の２トランジスター高抵抗負
    荷型エスラムセル。
  7. 【請求項７】ビートを貯蔵する装置にあたり、 当該ビートを選択するための第１トランジスターと、 印加されるビートの値を維持するための第２トランジス
    ターと、 前記第２トランジスターの状態を維持するための抵抗と
    からなることを特徴とする２トランジスター高抵抗負荷
    型エスラムセル。
JP8007351A 1995-01-20 1996-01-19 ２トランジスター高抵抗負荷型エスラムセル Withdrawn JPH08235867A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR95P982 1995-01-20
KR1019950000982A KR0146187B1 (ko) 1995-01-20 1995-01-20 2트랜지스터 고저항 부하형 에스램 셀

Publications (1)

Publication Number Publication Date
JPH08235867A true JPH08235867A (ja) 1996-09-13

Family

ID=19407031

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8007351A Withdrawn JPH08235867A (ja) 1995-01-20 1996-01-19 ２トランジスター高抵抗負荷型エスラムセル

Country Status (2)

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JP (1) JPH08235867A (ja)
KR (1) KR0146187B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001065565A1 (en) * 2000-03-03 2001-09-07 Mosaid Technologies Incorporated An improved high density memory cell

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001065565A1 (en) * 2000-03-03 2001-09-07 Mosaid Technologies Incorporated An improved high density memory cell
GB2375642A (en) * 2000-03-03 2002-11-20 Mosaid Technologies Inc An improved high density memory cell
US6751111B2 (en) 2000-03-03 2004-06-15 Mosaid Technologies Incorporated High density memory cell
GB2375642B (en) * 2000-03-03 2005-02-23 Mosaid Technologies Inc An improved high density memory cell

Also Published As

Publication number Publication date
KR960030250A (ko) 1996-08-17
KR0146187B1 (ko) 1998-11-02

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Effective date: 20030401