KR101158154B1 - 메모리 회로 및 데이터 보존 제어 방법 - Google Patents

메모리 회로 및 데이터 보존 제어 방법 Download PDF

Info

Publication number
KR101158154B1
KR101158154B1 KR1020077006424A KR20077006424A KR101158154B1 KR 101158154 B1 KR101158154 B1 KR 101158154B1 KR 1020077006424 A KR1020077006424 A KR 1020077006424A KR 20077006424 A KR20077006424 A KR 20077006424A KR 101158154 B1 KR101158154 B1 KR 101158154B1
Authority
KR
South Korea
Prior art keywords
memory
data retention
memory circuit
switching means
switching
Prior art date
Application number
KR1020077006424A
Other languages
English (en)
Other versions
KR20070058514A (ko
Inventor
베르켈 코넬리스 에이치 반
Original Assignee
에스티 에릭슨 에스에이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스티 에릭슨 에스에이 filed Critical 에스티 에릭슨 에스에이
Publication of KR20070058514A publication Critical patent/KR20070058514A/ko
Application granted granted Critical
Publication of KR101158154B1 publication Critical patent/KR101158154B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Power Sources (AREA)
  • Food Preservation Except Freezing, Refrigeration, And Drying (AREA)

Abstract

본 발명은 메모리 회로 및 이 메모리 회로에서 데이터 보존을 제어하는 방법에 관한 것이며, 여기서 공급 신호는, 메모리 셀(C0,0 내지 Cy,z)로 구성된 다수의 그룹(30-1 내지 30-n) 각각에 의해서 각기 공유되는 적어도 2 개의 가상 공급 라인(24)의 각각으로 선택적으로 스위칭된다. 이러한 선택적 스위칭은 상기 메모리 회로를 대기 상태 또는 활성 상태로 설정하는데 사용되는 포괄적 활동 제어 신호(A) 및 전용 메모리 셀 그룹에 할당된 국소적 데이터 보존 표시 신호(DR1 내지 DRn)를 기반으로 하여서 제어된다. 이로써, 상기 메모리 회로의 데이터 보존 부분은 애플리케이션 및 그의 상태에 대해서 조정되고, 대기 모드 누설 전력은 데이터 보존이 실제 필요한 메모리 셀에 대해서만 소비된다.

Description

메모리 회로 및 데이터 보존 제어 방법{MEMORY CONTROL WITH SELECTIVE RETENTION}
본 발명은 데이터를 저장하는 다수의 메모리 셀을 갖는 메모리 회로 및 이러한 메모리 회로에서 데이터 보존을 제어하는 방법에 관한 것이다.
랜덤 액세스 메모리는 일반적으로 메모리 셀로 알려진 데이터 저장 위치들의 어레이로 구성되고, 이때 메모리 셀에는 비트로 알려진 개별 데이터 요소들이 보존될 수 있다. 각 메모리 셀은 어드레스가 지정되어, 외부 환경으로부터의 데이터가 메모리 셀에 기입되거나 또는 이 메모리 셀로부터 데이터가 판독되어서 외부 환경으로 제공될 수 있다. 임의의 특정 메모리 셀 내의 데이터를 액세스하는데 걸리는 시간이 데이터 저장 위치와 실질적으로 무관하면, 이러한 메모리는 랜덤 액세스 메모리로 명명된다. 정적 랜덤 액세스 메모리(SRAM)에서 용어 "정적"은 메모리 셀을 계속 리프레시하거나 재기입할 필요없이 데이터를 보존할 수 있는 메모리의 능력을 지칭한다. 반대로, 동적 랜덤 액세스 메모리(DRAM)에서는 그 내부에 포함된 데이터를 유지하기 위해서 메모리 셀을 계속 리프레시할 필요가 있다.
SRAM은 휘발성 메모리 디바이스이며 따라서 이 디바이스에 제공되고 있는 전력이 오프 상태가 되면 자신의 저장된 데이터 모두가 사라져 버린다.
SRAM 셀은, 고속이지만 높은 전류 누설을 갖는 저 임계치 트랜지스터를 이용하여 구현될 수도 있고, 또는 저속이지만 낮은 전류 누설을 갖는 고 임계치 트랜지스터를 이용하여 구현될 수도 있다. 가령 MOS(metal oxide semiconductor) 트랜지스터처럼 트랜지스터의 임계치가 낮은 경우에, 누설 전류는 증가한다. 이 누설 전류는 메모리 회로의 동작 또는 비동작 기간에도 계속하여 흐른다. 대기 상태에서, SRAM은 기입 동작 또는 판독 동작을 수행하지 않지만, 데이터를 계속하여 유지하고 있다. 이 대기 상태에서 전력 소비량은 메모리 회로에서 트랜지스터의 누설 전류에 상당한다. 이 트랜지스터의 임계 전압이 낮아지면, 대기 상태에서의 전력 소비량이 증가된다.
따라서, SRAM 셀의 문제점은 저 누설 전류가 낮으면 속도가 느리고 속도가 빠르면 누설 전류가 높다는 점이다. 결합 회로의 경우, 이른바 풋 스위치(foot switch)를 사용하는 가상 접지에 의해서 상기의 문제점이 해결될 수 있다. 이 방식은, 저 임계치 회로를 기반으로 할 경우에, 활성 모드에서 고 임계치 풋 스위치 트랜지스터가 온으로 스위칭되어 고속 및 고 전류 누설 동작을 제공하고, 비활성 또는 대기 모드에서는 고 임계치 풋 스위치 트랜지스터가 오프로 스위칭되어 전류 누설 동작을 제공한다. 그러나, 이러한 방식은 SRAM의 경우에서는 일반적으로 성공적이지 못하는데, 그 이유는 분리된 가상 접지로 인해서 메모리 내용이 소실되기 때문이다.
대부분의 데이터의 경우에는 이러한 메모리 손실이 반드시 문제를 야기시키는 것은 아니지만, 어떤 데이터는 반드시 보존되어야 한다. 가령, SRAM은 다양한 데이터 통신 버퍼, 중간 데이터, 구성, 필터 상수, 스크래치 패드, 캐시된 데이터, FFT(고속 푸리에 변환) 트위들 계수(twiddle factor) 등을 포함한다. SRAM 데이터 중 어느 데이터가 보존되어야 하는지의 여부는 해당 시스템의 모드 또는 상태에 의존한다.
문헌 US 2004/0071032 A1은 대기 시간에 전원을 단절하여서 누설된 전류를 감소시키는 전력 스위치가 로직 회로에 제공된 반도체 메모리 디바이스를 개시하고 있다. 여기서, SRAM 회로는 누설 전류를 감소시키기 위해 기판 바이어스를 제어한다. 제 1 SRAM에는 데이터 보존 없이 파워 다운될 수 있는 풋 스위치가 제공된다. 또한, 제 2 SRAM에는 트랜지스터의 기판 전압이 누설 전류를 감소시키도록 제어되어 데이터 보존 기능이 제공된다. 이로써, 전체 메모리 회로는 대기 시간에 데이터를 보존하는 일부 SRAM 회로와 데이터를 보존하지 않는 다른 SRAM 회로로 분할되고, 데이터를 보존하지 않는 다른 SRAM 회로는 전원으로부터 분리되어 누설 전류를 감소시킨다. 따라서, 데이터 보존의 필요성에 따라서 데이터는 해당 SRAM에 대해 선험적으로 할당될 수 있다. 데이터의 상태가 변경되면, 대기 모드로 들어가기 이전에 데이터 보존 SRAM에서 데이터 비보존 SRAM으로 데이터를 복사할 필요가 있다. 또한, 데이터 보존 SRAM 부분과 데이터 비보존 SRAM 부분 간의 크기 관계는 고정되고 동작 동안에는 변경될 수 없다.
발명의 개요
따라서, 본 발명의 목적은, 선택된 SRAM 셀 그룹에 대해 유연한 데이터 보존 능력을 제공할 수 있는 메모리 회로와, 이러한 메모리 회로에서 데이터 보존을 제어하는 방법을 제공하는 것이다.
이러한 발명의 목적은 청구항 제 1 항에 따른 메모리 회로 및 청구항 제 11 항에 따른 제어 방법에 의해서 달성된다.
따라서, 데이터 보존 모드와 데이터 비보존 모드 간의 정교한 선택이 국소적 데이터 보존 정보에 의해서 동작 기간 동안 수행될 수 있다. 한편, 이에 따르면 데이터를 보존해야 하는 SRAM 부분의 크기가 애플리케이션 및 그 상태에 따라서 조정될 수 있다. 다른 한편으로, 물리적 메모리 내의 데이터 항목의 위치 및 데이터 구조도 역시 조정될 수 있다. 또한, 데이터 보존 정보가 선택된 기입 액세스 시퀀스의 부산물로서 프로그래밍될 수 있다. 이로써, 데이터 보존이 요구되지 않은 메모리 셀에 대해서 활성 모드에서의 저 임계치 성능이 대기 모드에서의 고 임계치 누설과 연속적으로 프로그래밍 가능한 선택에 따라서 결합될 수 있다.
다수의 메모리 셀 그룹들이 단일 집적 메모리 회로로서 구성될 수 있다.
또한, 제어 회로 각각은, 포괄적 활동 제어 신호 및 국소적 데이터 보존 표시 신호 모두가 비활성 상태로 설정될 때에 공급 신호를 단절시키기 위해서, 할당된 스위칭 수단을 개방 스위칭 상태로 설정하도록 구성된 로직 게이트를 포함한다. 또한, 이 로직 게이트는, 포괄적 활동 제어 신호와 국소적 데이터 보존 표시 신호 중 적어도 하나가 활성 상태로 설정될 때에 공급 신호를 접속시키기 위해서, 할당된 스위칭 수단을 폐쇄 상태로 설정하도록 구성된다. 이러한 구현 방식은 회로 수정을 최소로 하고 오버헤드가 거의 들지 않으면서 간단한 해결 방식을 제공할 수 있다.
국소적 데이터 보존 표시 신호는 메모리 회로의 적어도 하나의 전용 메모리 셀 내에 저장된 보존 정보(a retention information)로부터 유도된다. 이러한 방식은, 국소적 보존 정보가 메모리 회로의 메모리 셀의 일부분인 전용 메모리 셀로부터 판독 및 기입될 수 있어서 오직 작은 추가 면적 오버헤드만이 요구된다는 장점을 갖는다. 적어도 하나의 전용 메모리 셀과 관련된 메모리 셀 그룹 중 적어도 하나의 메모리 셀에 대한 기입 액세스 동안에 상기 적어도 하나의 전용 메모리 셀에 상기 요구된 보존 정보를 기입하는 기입 수단이 제공된다.
스위칭 수단이 가상 공급 라인들을 각각의 접지 전위와 각각의 공급 전압 중 적어도 하나에 선택적으로 접속시킨다. 이로써, 스위칭 수단은 제어 회로에 의해서 제어되는 풋 스위치 또는 헤드 스위치에 대응한다.
또한, 적어도 2 개의 추가 스위칭 수단이 제공되어 적어도 2 개의 가상 공급 라인 각각에 대해 제 2 공급 신호를 선택적으로 스위칭하고, 여기서 상기 적어도 2 개의 추가 스위칭 수단 중 할당된 스위칭 수단의 스위칭 상태는 추가의 국소적 또는 포괄적 제어 신호를 기반으로 하여서 제어된다. 이로써, 선택적 데이터 보존, 고속 판독 및 고 누설을 갖는 활성 고속 동작 모드와, 선택적 데이터 보존, 저속 판독 및 보다 작은 중간 정도의 누설을 갖는 활성 저속 동작 모드 및, 저 누설 및 데이터 소실을 갖는 대기 모드를 포함하는 정교한 동작 모드 세트가 도입될 수 있다.
다수의 메모리 셀은 저 임계치 트랜지스터에 의해서 구현되고, 스위칭 수단은 고 임계치 트랜지스터에 의해서 구현될 수 있다. 이로써, 전체 누설 전류가 최소화될 수 있다.
본 발명은 이제 첨부 도면을 참조하여 바람직한 실시예를 기반으로 하여서 설명될 것이다.
도 1은 제 1 바람직한 실시예에 따른 메모리 회로의 개략적 블록도,
도 2는 제 1 바람직한 실시예에 따른 전용 메모리 셀 그룹에 대한 데이터 보존 제어의 구현 실례의 개략적 회로도.
바람직한 실시예는 전력 문제가 중요한 애플리케이션을 위한 내장형 SRAM과 같은 SRAM 회로를 기반으로 하여서 설명될 것이다.
도 1은 본 발명의 제 1 바람직한 실시예에 따른 SRAM 아키텍처의 개략적인 블록도로서, 집적 메모리 회로로서 구성되되, 도 1의 우측 부분에서 점선 박스로 표시되어 SRAM 셀(C0,0 내지 Cy,z)로 구성된 그룹(30-1 내지 30-n)으로 분할된 메모리 부분을 포함하고 있다. 각 그룹은 데이터 보존 표시 신호(DR1 내지 DRn)를 위한 입력 단자, 로직 유닛(L1 내지 Ln) 및 게이트 또는 스위칭 유닛(S1 내지 Sn)을 포함하는 전용 제어 회로에 의해서 제어된다. 또한, 이 제어 회로는 이 메모리 회로를 대기 상태/모드 또는 활성 상태/모드로 설정하는 포괄적 활동 제어 신호 A를 수신한다. 각 그룹(30-1 내지 30-n) 내의 메모리 셀의 개수는 원하는 대로 선택될 수 있으며 보존 제어의 정교함의 정도를 결정한다. 개별 메모리 셀(C0,0 내지 Cy,z)은 제 1 전원 라인(도 1에서는 도시되지 않음)과 각각의 가상 공급 라인(24)에 접속되는데, 이 각각의 가상 공급 라인은 예컨대 접지 전위(즉, 가상 접지)인 기준 전위 V0로 스위칭 유닛(S1 내지 Sn)에 의해서 선택적으로 스위칭될 수 있다. 대안으로서, 제 1 전원 라인이 접지 전위에 접속되고, 스위칭된 가상 공급 라인은 사전정의된 공급 전압(즉, 가상 전압)에 선택적으로 접속될 수도 있다. 또한, 대안으로서, 전술한 가상 접지 및 가상 공급 전압의 개념들이 하나의 메모리 회로 내에서 결합될 수도 있다.
특히, 각 그룹(30-1 내지 30-n) 내의 SRAM 셀의 개수는 그룹 간에 동일하거나 상이할 수 있다. 이러한 SRAM 셀의 개수는, 데이터 보존 제어와 관련하여 요구되는 정교함의 정도와 추가 제어 회로로부터 기인되는 면적 오버헤드 간에서 절충된다. 그룹마다 32 개의 SRAM 셀이 있는 경우에, 집적 회로의 실리콘 면적 오버헤드는 단지 몇 퍼센트 정도밖에 안 된다. 따라서, 작은 개수의 SRAM 워드를 갖는 그룹 사이즈가 실제 애플리케이션에서 구현될 수 있다.
도 1의 좌측 부분에 점선 박스로 표시된 제어 회로는, 포괄적 활동 제어 신호 A가 하이 상태(활성 상태)이거나 국소적 데이터 보존 표시 신호(DR1 내지 DRn) 각각이 하이 상태(활성 상태)일 때, SRAM 셀로 구성된 그룹(30-1 내지 30-n)을 활성 모드 즉, 데이터가 보존되는 모드로 유지한다. 한편, 이 제어 회로는, 포괄적 활동 제어 신호 A가 로우 상태(비활성 상태)이고 또한 국소적 데이터 보존 표시 신호(DR1 내지 DRn) 각각도 로우 상태(비활성 상태)일 때, SRAM 셀로 구성된 그룹(30-1 내지 30-n)을 대기 모드 즉, 데이터가 소실되는 모드로 유지한다.
제 1 바람직한 실시예에 따라서, 제어 회로는 데이터 보존 표시 신호(DR1 내지 DRn) 각각과 관련된 특정 SRAM 셀 그룹으로의 기입 액세스 동안, 데이터 보존 표시 신호(DR1 내지 DRn) 각각을 자동적으로 업데이트한다. 각 기입 액세스 동안, 포괄적 데이터 보존 입력(도시되지 않음)의 값이 어드레싱된 데이터 보존 표시 신호로 복사된다. 가령, 외부 플래시 메모리로부터 상수 값이 SRAM 회로로 로딩되면, 포괄적 데이터 보존 신호는 하이 상태로 유지되고, 모든 어드레싱된 데이터 워드 그룹의 국소적 데이터 보존 표시 신호는 활성 상태로 설정되어서 그 기입된 데이터를 대기 모드 동안에도 보존할 수 있게 한다. 이 후에, 포괄적 데이터 보존 신호가 로우 상태 또는 비활성 상태로 설정되면, 가령 중간 데이터 또는 입/출력 버퍼를 위해서 사용되는 다른 데이터 워드 그룹은 대기 모드 동안 데이터가 보존되지 않게 된다. 이로써, 대기 모드에서, 모든 선택되지 않은 SRAM 셀 뿐만 아니라 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 다른 SRAM 회로도 저 누설을 가지면서, 선택된 SRAM 셀 그룹에 대해서는 데이터가 보존될 수 있게 된다.
도 1에서 볼 수 있는 바와 같이, 제안된 해결 방식은 특정 SRAM 셀 그룹을 선택하기 위해서 스위칭 유닛(S1 내지 Sn) 및 로직 유닛(L1 내지 Ln)을 제공함으로써 간단한 수정에 의해서 구현될 수 있다. 이로써, 대기 모드 시에, 데이터 보존이 실제적으로 필요한 SRAM 셀에 대해서만 누설 전력이 소비되게 된다.
도 1의 로직 유닛(L1 내지 Ln)은 위의 로직 기능을 제공하는 임의의 로직 회로에 의해서 구현될 수 있다. 스위칭 유닛(S1 내지 Sn)은 메모리 회로 내에 집적될 수 있는 임의의 적합한 반도체 스위칭 소자에 의해서 구현될 수 있다. 데이터 보존 표시 신호(DR1 내지 DRn)는 외부에서 공급되거나 메모리 회로 내에서 생성된 정보로부터 유도될 수 있다.
도 2는 메모리 셀 그룹을 제어하는 도 1의 제어 회로들 중 하나의 제어 회로의 특정 구현예를 도시하는 것으로, 본 실시예에서 메모리 셀 그룹은 N 비트의 SRAM 워드의 쌍(Bi,1 내지 Bi,N 및 Bi+1,1 내지 Bi+1,N)으로 구성되고, 이때 각 비트는 전용 SRAM 셀에 저장된다. 도 2는 메모리 부분(30)과 제어 부분(20)으로 분할된다. 본 실시예에서, 접지 전위 Vss는 이른바 풋 스위치를 사용하여 선택적으로 스위칭되는데, 이 풋 스위치는 NMOS 트랜지스터(Ti)로 구현되어, 자신의 입력 신호들 중 적어도 하나가 활성 상태가 되자마자 활성 출력 신호를 제공하는 로직 OR 게이트(22)에 의해서 제어된다. NMOS 트랜지스터(Ti) 및 OR 게이트(22)는 제어되는 SRAM 셀 그룹의 가상 공급 라인(24)과 접지 전위에 접속된 공급 라인 사이에 접속된다. OR 게이트(22)는 도 1의 로직 유닛(L1 내지 Ln) 중 하나에 대응하고, NMOS 트랜지스터(Ti)는 스위칭 유닛(S1 내지 Sn) 중 하나에 대응한다. 각각의 데이터 보존 표시 신호(DRi)는 데이터 보존 비트(DRBi)를 저장하는 전용 메모리 셀로부터 유도되어서 OR 게이트(22)의 입력 단자 중 하나에 공급된다. OR 게이트(22)의 다른 입력 단자는 포괄적 활동 제어 신호 A를 수신한다. 제어되는 SRAM 셀 그룹의 SRAM 셀은 전압 Vdd가 공급되는 각각의 전력 공급 라인에 접속된다. NMOS 트랜지스터(Ti)는 광범위한(저 저항의) 고 임계치 트랜지스터, 즉 저 누설 트랜지스터에 의해서 실현되고 이른바 가상 접지를 제공한다. 이와 달리, 가상 공급 전압, 또는 가상 접지 전위와 가상 공급 전압의 조합이 공급 전압 Vdd에 접속된 광범위한 고 임계치 PMOS 트랜지스터에 의해서 제공되거나, 위의 NMOS 트랜지스터와 PMOS 트랜지스터의 조합에 의해서 제공될 수 있다.
메모리 부분(30)의 모든 SRAM 셀들은 저 임계치 트랜지스터를 사용하여 실현되며, 단일 워드 또는 인접하는 어드레스를 갖는 몇 개의 워드로 구성되는 SRAM 셀 그룹들은 공유되는 풋 스위치 트랜지스터(Ti)에 의해서 제공되는 가상 접지 신호를 공유한다. 상술한 바와 같이, 도 2의 특정 실시예에서, 그룹의 사이즈는 2 개의 SRAM 워드와 동일하고, 스위칭되는 공급 전압 Vss는 다음과 같은 2 개의 상태로 설정되는 NMOS 풋 스위치 트랜지스터(Ti)에 의해서 제공된다.
- 개방 상태 : SRAM 셀 그룹이 정상 모드, 즉 고속이지만 고 누설인 모드로 동작한다.
- 폐쇄 상태 : SRAM 셀 그룹이 자신의 내용을 소실하지만 저 누설을 갖는다.
추가적인 데이터 보존 비트(DRBi)는 워드 그룹마다 풋 스위치 트랜지스터(Ti)를 제어하기 위해서 도입된다. 대응하는 메모리 셀은 외부로부터 판독될 필요가 없다. 이 메모리 셀은 전용의 또는 제어되는 SRMA 워드 그룹에 대한 판독 및/또는 기입 동작 과정에서 대기 모드(가령, "0") 또는 활성 모드(가령, "1")로 기입될 수 있다. 또한, 이 메모리 셀은 고 임계치 전압 상에서 동작할 수 있는데, 그 이유는 열 디코더의 출력에 의해서 직접적으로 구동되어서 임계 경로 내에는 어떠한 비트 라인 또는 워드 라인도 존재하지 않기 때문이다. SRAM 메모리가 대기 모드로 전환될 때에, 즉 포괄적 활동 제어 신호 A가 로우 상태가 될 때에만 추가 데이터 보존 비트(DRBi)의 효과가 발생한다.
도 1을 참조하여 이미 설명한 바와 같이, 제어되는 SRAM 워드 그룹은 포괄적 활동 제어 신호 A가 하이 상태로 존재하거나 국소적 데이터 보존 비트(DRBi)가 하이 상태로 존재할 때에 활성 상태로 되어서 데이터를 보존하게 되며, 여기서 로직 "하이" 상태는 로직 값 "1" 또는 활성 상태에 대응한다. 제어되는 SRAM 워드 그룹은 포괄적 활동 제어 신호 A가 로우 상태로 존재하고 또한 국소적 데이터 보존 비트(DRBi)도 로우 상태로 존재할 때에 대기 상태로 되어서 데이터를 소실하게 되며, 여기서 로직 "로우" 상태는 로직 값 "0" 또는 비활성 상태에 대응한다.
상술한 로직 기능은 고 임계치 트랜지스터로 실현될 수 있는 간단한 OR 게이트에 의해서 달성될 수 있다.
행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 모든 다른 SRAM 하위 회로들은 이들의 성능이 활성 모드에서 판독/기입 액세스 동안 중요하지 않으면 고 임계치 트랜지스터를 사용하여 실현되거나 타이밍이 중요한 경우에는 저 임계치 트랜지스터를 사용하여 실현된다. 후자의 경우에, 직접적으로 제어되는 풋 스위치가 대기 전력을 최소화되는데 사용될 수 있다.
전체 메모리 회로의 개별 데이터 보존 비트(DRBi)의 프로그래밍은 각각의 데이터 보존 비트(DRBi)에 의해서 제어되는 SRAM 워드로의 기입 액세스 과정에서 또는 그의 부산물로서 구성될 수 있다. 각 기입 액세스 동안에, 전체 데이터 보존 입력 신호의 값은 데이터 보존 비트(DRBi)의 SRAM 셀로 복사된다.
이와 달리 또는 추가적으로, 개별 데이터 보존 비트(DRBi)의 프로그래밍은 이 비트가 제어하는 SRAM 워드들 중 하나의 워드의 판독 동작에 연결될 수 있다.
또한, 메모리 회로는 하나 이상의 DRB 비트와 결합될 수 있는 하나 이상의 포괄적 활동 제어 신호 Ai에 의해서 제어될 수 있다. 이로써, 상이한 메모리 셀 그룹 하위 세트들을 갖는 다수의 모드가 데이터 보존 모드에서 지원될 수 있다.
마지막으로, 제 2 바람직한 실시예에 따라서, SRAM 셀 그룹마다의 상술한 2 개의 동작 모드, 즉 선택적 데이터 보존 및 누설의 활성 모드와, 선택적 저 누설 및 데이터 소실의 대기 모드 대신에 3 개의 동작 모드가 도입될 수 있다. 이 3 개의 동작 모드는, 선택적 데이터 보존 및 고속 판독 및 고속 누설의 활성 고속 모드와, 선택적 데이터 보존 및 저속 판독 및 보다 적은 중간 누설의 활성 저속 모드와, 그리고 저 누설 및 데이터 소실의 대기 모드로 세분화될 수 있다. 이는 상술한 제 1 풋 스위치에 직렬로 접속되고 공급 전압과 가상 접지 간의 마진을 데이터를 보존하기에 충분하게 허용하는 보다 적은 또는 중간의 임계치 전압에 접속된 제 2 풋 스위치에 의해서 달성될 수 있다. 메모리 판독 동작은 직접적으로 지원되어서 저속으로 되거나 메모리를 먼저 활성 고속 모드로 스위칭함으로써 지원될 수 있다. 제 2 풋 스위치는 포괄적으로 제어되거나 추가의 국소적 DRB 비트에 의해서 제어될 수 있다.
본 발명은 상술한 바람직한 실시예로만 한정되는 것이 아니라 대기 모드에서 누설 전류를 줄이기 위해서는 임의의 휘발성 메모리 회로에서 사용될 수 있다. 본 발명은 일반적으로는 전력이 중요한 문제인 제품을 위한 내장형 메모리 회로에 대해서 적용될 수 있으며 보다 구체적으로는 디지털 신호 프로세서 등의 데이터 메모리, 캐시, 스트리밍 버퍼 등에 적용될 수 있다. 따라서, 바람직한 실시예들은 첨부된 특허청구범위 내에서 변할 수 있다.
용어 "포함한다" 및 이의 활용은 특허청구범위를 포함해서 명세서에서 사용될 때에 기술된 특징, 수단, 단계 또는 구성 요소의 존재를 특정하지만 하나 이상의 다른 특징, 수단, 단계 또는 구성 요소의 존재 또는 추가를 배제하지 않는다. 또한, 청구범위에서 구성 요소의 단수형은 이 구성 요소의 복수 개의 존재를 배제하지 않는다. 또한, 임의의 참조 부호는 특허청구범위를 한정하지 않는다.

Claims (12)

  1. 데이터를 저장하기 위한 다수의 메모리 셀(C0,0 내지 Cy,z)을 구비한 메모리 회로로서,
    a) 상기 메모리 셀로 구성된 각 그룹(30-1 내지 30-n)에 의해서 각기 공유되는 적어도 2 개의 가상 공급 라인(24)과,
    b) 상기 적어도 2 개의 가상 공급 라인 각각으로 공급 신호를 선택적으로 스위칭하는 적어도 2 개의 스위칭 수단(S1 내지 Sn)과,
    c) 상기 메모리 회로를 대기 상태 또는 활성 상태로 설정하는데 사용되는 포괄적 활동 제어 신호(global activity control signal)(A) 및 국소적 데이터 보존 표시 신호(local data retention indication signal)(DR1 내지 DRn)를 수신하여, 상기 포괄적 활동 제어 신호(A) 및 상기 국소적 데이터 보존 표시 신호(DR1 내지 DRn)를 기반으로 하여서 상기 적어도 2 개의 스위칭 수단(S1 내지 Sn) 중 할당된 스위칭 수단의 스위칭 상태를 제어하는 적어도 2 개의 제어 회로(L1 내지 Ln)를 포함하되,
    상기 국소적 데이터 보존 표시 신호(DR1 내지 DRn)는 상기 메모리 회로의 적어도 하나의 전용 메모리 셀(DRBi)에 저장된 보존 정보로부터 유도되는
    메모리 회로.
  2. 제 1 항에 있어서,
    상기 다수의 메모리 셀(C0 ,0 내지 Cy ,z)은 단일 집적 메모리 회로로서 구성되 는
    메모리 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 회로 각각은, 상기 포괄적 활동 제어 신호(A) 및 상기 국소적 데이터 보존 표시 신호(DR1 내지 DRn) 모두가 비활성 상태로 설정될 때, 상기 할당된 스위칭 수단을 개방 스위칭 상태로 설정하여서 상기 공급 신호를 차단하도록 하는 로직 게이트(22)를 포함하는
    메모리 회로.
  4. 제 3 항에 있어서,
    상기 로직 게이트(22)는, 상기 포괄적 활동 제어 신호(A)와 상기 국소적 데이터 보존 표시 신호(DR1 내지 DRn) 중 적어도 하나가 활성 상태로 설정될 때, 상기 할당된 스위칭 수단을 폐쇄 스위칭 상태로 설정하여서 상기 공급 신호를 제공하도록 되어 있는
    메모리 회로.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 회로는 집적형 정적 랜덤 액세스 메모리 회로인
    메모리 회로.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 적어도 하나의 전용 메모리 셀과 관련된 상기 메모리 셀의 그룹 중 적어도 하나의 메모리 셀로의 기입 액세스 동안, 상기 적어도 하나의 전용 메모리 셀(DRBi)에 요구된 상기 보존 정보를 기입하는 기입 수단을 더 포함하는
    메모리 회로.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 적어도 2 개의 가상 공급 라인 각각으로 제 2 공급 신호를 선택적으로 스위칭하는 적어도 2 개의 추가 스위칭 수단을 더 포함하되,
    상기 적어도 2 개의 추가 스위칭 수단(S1 내지 Sn) 중 할당된 스위칭 수단의 스위칭 상태는 추가된 국소적 또는 포괄적 제어 신호를 기반으로 하여서 제어되는
    메모리 회로.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 스위칭 수단(S1 내지 Sn)은 각각의 접지 전위 및 각각의 공급 전압 중 적어도 하나로 상기 가상 공급 라인(24)을 선택적으로 접속시키도록 구성된
    메모리 회로.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 다수의 메모리 셀(C0,0 내지 Cy,z)은 저 임계치 트랜지스터에 의해서 구현되고,
    상기 스위칭 수단(S1 내지 Sn)은 고 임계치 트랜지스터에 의해서 구현되는
    메모리 회로.
  11. 메모리 회로에서 데이터 보존을 제어하는 방법으로서,
    a) 메모리 셀(C0,0 내지 Cy,z)로 구성된 다수의 그룹 각각에 의해서 각기 공유되는 적어도 2 개의 가상 공급 라인의 각각으로 공급 신호를 선택적으로 스위칭하는 단계와,
    b) 상기 메모리 회로를 대기 상태 또는 활성 상태로 설정하는데 사용되는 포괄적 활동 제어 신호(A)와, 상기 메모리 회로의 적어도 하나의 전용 메모리 셀(DRBi)에 저장된 보유 정보로부터 유도되는 국소적 데이터 보존 표시 신호(DR1 내지 DRn)를 기반으로 하여서, 상기 스위칭 단계를 제어하는 단계를 포함하는
    데이터 보존 제어 방법.
  12. 제 11 항에 있어서,
    상기 메모리 셀(C0,0 내지 Cy,z)로 구성된 다수의 그룹은 단일 집적 메모리 회로로서 구성되는
    데이터 보존 제어 방법.
KR1020077006424A 2004-09-22 2005-09-19 메모리 회로 및 데이터 보존 제어 방법 KR101158154B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP04104588 2004-09-22
EP04104588.1 2004-09-22
PCT/IB2005/053062 WO2006033070A1 (en) 2004-09-22 2005-09-19 Memory control with selective retention

Publications (2)

Publication Number Publication Date
KR20070058514A KR20070058514A (ko) 2007-06-08
KR101158154B1 true KR101158154B1 (ko) 2012-06-19

Family

ID=35431547

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077006424A KR101158154B1 (ko) 2004-09-22 2005-09-19 메모리 회로 및 데이터 보존 제어 방법

Country Status (8)

Country Link
US (2) US7804732B2 (ko)
EP (1) EP1794756B1 (ko)
JP (1) JP4774526B2 (ko)
KR (1) KR101158154B1 (ko)
CN (1) CN100568377C (ko)
AT (1) ATE459961T1 (ko)
DE (1) DE602005019758D1 (ko)
WO (1) WO2006033070A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7226857B2 (en) 2004-07-30 2007-06-05 Micron Technology, Inc. Front-end processing of nickel plated bond pads
ATE459961T1 (de) * 2004-09-22 2010-03-15 Nxp Bv Speichersteuerung mit selektiver retention
US7675806B2 (en) * 2006-05-17 2010-03-09 Freescale Semiconductor, Inc. Low voltage memory device and method thereof
ITVA20060081A1 (it) * 2006-12-22 2008-06-23 St Microelectronics Srl Riduzione del consumo da parte di un sistema elettronico integrato comprendente distinte risorse statiche ad accesso casuale di memorizzazione dati
US20080285367A1 (en) * 2007-05-18 2008-11-20 Chang Ho Jung Method and apparatus for reducing leakage current in memory arrays
KR101488166B1 (ko) 2008-03-26 2015-02-02 삼성전자주식회사 정적 메모리 장치 및 라이트 어시시트 기능을 구비하는에스램
US8230239B2 (en) * 2009-04-02 2012-07-24 Qualcomm Incorporated Multiple power mode system and method for memory
DE102009020731A1 (de) * 2009-05-11 2010-11-25 Continental Automotive Gmbh Verfahren und Steuereinheit zum Betreiben eines flüchtigen Speichers, Schaltungsanordnung und Fahrtenschreiber
JP2011123970A (ja) * 2009-12-14 2011-06-23 Renesas Electronics Corp 半導体記憶装置
US9116701B2 (en) * 2010-06-11 2015-08-25 Freescale Semiconductor, Inc. Memory unit, information processing device, and method
EP2580657B1 (en) 2010-06-11 2018-10-31 NXP USA, Inc. Information processing device and method
US8804449B2 (en) * 2012-09-06 2014-08-12 Micron Technology, Inc. Apparatus and methods to provide power management for memory devices
JP6030987B2 (ja) * 2013-04-02 2016-11-24 ルネサスエレクトロニクス株式会社 メモリ制御回路
US10586795B1 (en) * 2018-04-30 2020-03-10 Micron Technology, Inc. Semiconductor devices, and related memory devices and electronic systems
US11152046B1 (en) 2020-07-17 2021-10-19 Apple Inc. Sram bit cell retention
CN112711548B (zh) * 2021-01-11 2023-05-16 星宸科技股份有限公司 内存装置、图像处理芯片以及内存控制方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003132683A (ja) * 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04133117A (ja) * 1990-09-26 1992-05-07 Canon Inc 情報処理装置
US5615162A (en) 1995-01-04 1997-03-25 Texas Instruments Incorporated Selective power to memory
US5928365A (en) 1995-11-30 1999-07-27 Kabushiki Kaisha Toshiba Computer system using software controlled power management method with respect to the main memory according to a program's main memory utilization states
JPH09212416A (ja) * 1995-11-30 1997-08-15 Toshiba Corp 計算機システムおよび計算機システムの電力管理方法
JP2951302B2 (ja) * 1997-01-31 1999-09-20 松下電器産業株式会社 半導体装置および半導体装置を制御する方法
US6512705B1 (en) * 2001-11-21 2003-01-28 Micron Technology, Inc. Method and apparatus for standby power reduction in semiconductor devices
US6839299B1 (en) * 2003-07-24 2005-01-04 International Business Machines Corporation Method and structure for reducing gate leakage and threshold voltage fluctuation in memory cells
US7061820B2 (en) * 2003-08-27 2006-06-13 Texas Instruments Incorporated Voltage keeping scheme for low-leakage memory devices
US6925025B2 (en) * 2003-11-05 2005-08-02 Texas Instruments Incorporated SRAM device and a method of powering-down the same
US7227804B1 (en) * 2004-04-19 2007-06-05 Cypress Semiconductor Corporation Current source architecture for memory device standby current reduction
ATE459961T1 (de) * 2004-09-22 2010-03-15 Nxp Bv Speichersteuerung mit selektiver retention
JP2006146998A (ja) * 2004-11-17 2006-06-08 Kawasaki Microelectronics Kk メモリ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003132683A (ja) * 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置

Also Published As

Publication number Publication date
JP2008513923A (ja) 2008-05-01
DE602005019758D1 (de) 2010-04-15
CN100568377C (zh) 2009-12-09
ATE459961T1 (de) 2010-03-15
KR20070058514A (ko) 2007-06-08
US20110051501A1 (en) 2011-03-03
JP4774526B2 (ja) 2011-09-14
CN101061547A (zh) 2007-10-24
US20080259699A1 (en) 2008-10-23
EP1794756B1 (en) 2010-03-03
US8305828B2 (en) 2012-11-06
WO2006033070A1 (en) 2006-03-30
US7804732B2 (en) 2010-09-28
EP1794756A1 (en) 2007-06-13

Similar Documents

Publication Publication Date Title
US8305828B2 (en) Memory control with selective retention
US6188628B1 (en) Semiconductor storage device
US5796650A (en) Memory circuit including write control unit wherein subthreshold leakage may be reduced
US6724648B2 (en) SRAM array with dynamic voltage for reducing active leakage power
US8339892B2 (en) Semiconductor memory device
US5202855A (en) DRAM with a controlled boosted voltage level shifting driver
US8724373B2 (en) Apparatus for selective word-line boost on a memory cell
US7372764B2 (en) Logic device with reduced leakage current
US8164938B2 (en) Semiconductor memory device
US11176972B2 (en) Memory power management
US7099197B2 (en) Semiconductor memory device
US7259986B2 (en) Circuits and methods for providing low voltage, high performance register files
US5367487A (en) Semiconductor memory device
US7423900B2 (en) Methods and apparatus for low power SRAM using evaluation circuit
US7327598B2 (en) High performance, low leakage SRAM device and a method of placing a portion of memory cells of an SRAM device in an active mode
US20100278003A1 (en) Address decoder and/or access line driver and method for memory devices
US6282143B1 (en) Multi-port static random access memory design for column interleaved arrays
KR100357425B1 (ko) 반도체기억장치
US20140362649A1 (en) Semiconductor memory device
US20080080284A1 (en) Method and apparatus for refreshing memory cells of a memory
KR20100076762A (ko) 워드라인 구동회로
KR100292255B1 (ko) 반도체 메모리 장치의 워드 라인 전압 보호회로
US5226007A (en) Automatic shutoff for memory load device during write operation
US20050195670A1 (en) Semiconductor memory apparatus and method for operating a semiconductor memory apparatus

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150611

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170531

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180530

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190531

Year of fee payment: 8