KR100292255B1 - 반도체 메모리 장치의 워드 라인 전압 보호회로 - Google Patents

반도체 메모리 장치의 워드 라인 전압 보호회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 워드 라인 전압 보호회로에 관한 것으로, 특히 이 회로는 데이터를 저장하며 소거하는 메모리 셀과, 메모리 셀에 데이터를 인가하기 위하여 셀을 선택하는 워드 라인과, 데이터의 기록 및 소거를 위해 셀을 활성화하는 비트 라인과, 워드 라인에 구동 전압을 인가하는 워드 라인 구동부와, 워드 라인 구동부로부터 메모리 셀로 연결되는 워드 라인의 배선 저항에 의한 전압 강하를 감소하고자 워드 라인의 구동 전압이 인가되면 이를 감지하여 소정 시간이 경과된 후에 이 전압을 일정 전압 이상으로 부트스트랩핑하는 전압 레벨 상승부를 구비한다. 따라서, 본 발명은 전압 레벨 상승부에 의해 워드 라인 구동부로부터 원거리에 떨어진 워드 라인에도 근거리에 걸리는 레벨 크기의 전압을 공급한다. 이에 따라 전체 워드 라인의 전압 레벨을 균일하게 유지할 수 있어 워드 라인의 저항 때문에 발생하는 전압 강하 현상을 방지할 수 있을 뿐만 아니라 메모리 셀에 데이터 기록을 정상적으로 수행할 수 있다.

Description

반도체 메모리 장치의 워드 라인 전압 보호회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 휘발성 메모리 장치를 구성하는 워드 라인으로 구동 전압을 인가하는 구동부에 걸리는 워드 라인의 부하를 분산하여 전체 워드 라인 전압 레벨을 균일하게 유지할 수 있는 반도체 메모리 장치의 워드 라인 전압 보호회로에 관한 것이다.
휘발성 반도체 장치 중에서 다이내믹 랜덤 액세스 메모리(DRAM)는 1개의 트랜지스터와 1개의 커패시터를 기본적으로 구비하여 커패시터에 정보를 축적하는 방식으로 데이터의 기록이 가능하다. 이 때문에 다이내믹 랜덤 액세스 메모리는 대용량화, 고집적화 및 저가격화의 장점을 가지고 있다.
하지만, 다이내믹 랜덤 액세스 메모리(DRAM)는 고속으로 동작하는 스태틱 랜덤 액세스 메모리(SRAM)와는 달리 커패시터에 저장된 정보가 누설 전류에 의해 상실된다는 결점때문에 주기적으로 리프레시 동작이 필요하다.
도 1은 통상의 DRAM을 나타낸 회로도로서, 일반적으로 DRAM은 전원 전압(Vcc) 및 접지 전압(GND) 단자들 사이에 직렬로 연결된 제 1 및 제 2 엔모스 트랜지스터들(Na,Nb)로 이루어진 워드 라인 구동부(10)와, 셀 트랜지스터(Nc)와 셀 트랜지스터(Nc) 소스에 직렬로 연결된 커패시터(C)로 이루어진 메모리 셀(16)과, 워드 라인 구동부(10)의 출력과 메모리 셀(16)의 셀 트랜지스터(Nc) 게이트 사이에 연결되는 워드 라인(12)과, 메모리 셀(16)의 셀 트랜지스터(Nc) 드레인에 연결되는 비트 라인(14)과, 상기 워드 라인(12)과 연결되며 상기 메모리 셀을 리프레쉬하기 위한 리프레시용 트랜지스터(18)로 구성된다.
상기와 같이 구성된 DRAM은 다수개의 메모리 셀중에서 어느 한 메모리 셀에 데이터를 기록하고자 한 워드 라인을 선택하면, 워드 라인 구동부(10)는 제 1 구동 신호(U)가 하이 레벨, 제 2 구동 신호(D)가 로우 레벨로 입력되어 제 1 엔모스 트랜지스터(Na)가 턴온되며, 제 2 엔모스 트랜지스터(Nb)가 턴온된다. 그러면, 제 1 엔모스 트랜지스터(Na)를 통해서 워드 라인(10)에 전원 전압(Vcc)보다 소정 레벨(α)정도 높은 전압이 실리게 되며, 메모리 셀(16)의 셀 트랜지스터(Nc)이 턴온되어 비트 라인(14)에 인가된 전압에 따라 메모리 셀(16)에 데이터가 기록된다.
그러나, 이러한 DRAM의 경우 대용량을 위해 메모리 셀이 크게 증가될 경우 워드 라인 또한 그 길이가 길어져 워드 라인에 배선 저항(Rc)이 발생하게 된다. 이것은 워드 라인 구동부에서 멀리 떨어진 메모리 셀의 워드 라인에 걸리는 전압 레벨을 강하시켜 결국 해당 메모리 셀의 데이터 기록을 불량으로 만드는 원인이 된다. 이로 인해 메모리 셀의 리프레쉬를 실시하는 리프레쉬용 트랜지스터(18)가 리프레쉬 구동 신호(WLR)에 구동되더라도 메모리 셀에 불량 데이터가 존재하기 때문에 리프레쉬 동작의 효과를 얻을 수 없으므로 결국, DRAM의 품질을 저하시키는 문제점이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 워드 라인 구동부로부터 원거리에 있는 워드 라인의 전압이 강하되는 것을 방지하도록 워드 라인 전압이 공급되고 소정 시간이 경과된 후에 워드 라인의 전압 레벨을 상승시켜서 전체 워드 라인 전압 레벨을 균일하게 유지할 수 있는 반도체 메모리 장치의 워드 라인 전압 보호회로를 제공하는데 있다.
도 1은 통상의 DRAM을 나타낸 회로도,
도 2는 본 발명의 따른 반도체 메모리 장치의 워드 라인 전압 보호회로를 나타낸 회로도.
*도면의 주요 부분에 대한 부호의 설명*
20: 워드 라인 구동부
22: 워드 라인
24: 비트 라인
26: 메모리 셀
28: 리프레쉬용 트랜지스터
30: 전압 레벨 상승부
상기 목적을 달성하기 위하여 본 발명은 데이터를 저장하며 소거하는 메모리 셀과, 메모리 셀에 데이터를 인가하기 위하여 셀을 선택하는 워드 라인과, 데이터의 기록 및 소거를 위해 셀을 활성화하는 비트 라인과, 워드 라인에 구동 전압을 인가하는 워드 라인 구동부와, 워드 라인 구동부로부터 메모리 셀로 연결되는 워드 라인의 배선 저항에 의한 전압 강하를 감소하고자 워드 라인 구동부와 워드 라인 사이에 배치되며 워드 라인 전압이 인가되면 이를 감지하여 소정 시간이 경과된 후에 이 전압을 일정 전압 이상으로 부트스트랩핑하는 전압 레벨 상승부를 구비한다.
본 발명에 있어서, 상기 전압 레벨 상승부는 전원 전압 단자와 워드 라인 사이에 연결된 엔모스 트랜지스터와, 엔모스 트랜지스터의 게이트와 워드 라인 사이에 연결된 제 1 커패시터와, 및 커패시터와 병렬로 연결되며 엔모스 트랜지스터의 게이트와 워드 라인 사이에 직렬로 연결된 제 2 커패시터, 및 지연 소자를 구비한다.
본 발명에 따르면, 워드 라인 전압이 인가되고 소정 시간 간격으로 워드 라인의 전압을 일정 전압 이상으로 부트스트랩핑하는 전압 레벨 상승부를 워드 라인 구동부와 워드 라인 사이에 구비하므로써, 워드 라인 구동부로부터 원거리에 떨어진 워드 라인에 근거리에 걸리는 전압 레벨보다 큰 전압을 공급하여 워드 라인의 저항 때문에 발생하는 전압 강하 현상을 보상할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명의 따른 반도체 메모리 장치의 워드 라인 전압 보호회로를 나타낸 회로도이다.
본 발명의 워드 라인 전압 보호회로는 전원 전압(Vcc) 및 접지 전압(GND) 단자들 사이에 직렬로 연결된 제 1 및 제 2 엔모스 트랜지스터들(Na,Nb)로 이루어진 워드 라인 구동부(20)와, 셀 트랜지스터(Nc)와 셀 트랜지스터(Nc) 소스에 직렬로 연결된 커패시터(C)로 이루어져 데이터를 저장하며 소거하는 메모리 셀(26)과, 워드 라인 구동부(10)의 출력과 메모리 셀(26)의 셀 트랜지스터(Nc) 게이트 사이에 연결되어서 메모리 셀(26)에 데이터를 인가하기 위하여 셀을 선택하는 워드 라인(22)과, 메모리 셀(26)의 셀 트랜지스터(Nc) 드레인에 연결되며 데이터의 기록 및 소거를 위해 셀을 활성화하는 비트 라인(24)과, 워드 라인(22)과 연결되며 상기 메모리 셀을 리프레쉬하기 위한 리프레시용 트랜지스터(28), 및 워드 라인 구동부(20)와 워드 라인(22) 사이에 배치되며 메모리 셀의 트랜지스터(Nc)를 구동하기 위한 워드 라인 전압이 인가되면 이를 감지하여 소정 시간이 경과된 후에 이 전압을 일정 전압 이상으로 부트스트랩핑하는 전압 레벨 상승부(30)로 구성된다.
여기서, 상기 전압 레벨 상승부(30)는 전원 전압(Vcc) 단자와 워드 라인(22) 사이에 연결된 엔모스 트랜지스터(Nj)와, 엔모스 트랜지스터(Nj)의 게이트와 워드 라인(22) 사이에 연결된 제 1 커패시터와(C1), 및 커패시터(C1)와 병렬로 연결되며 엔모스 트랜지스터(Nj)의 게이트와 워드 라인(22) 사이에 직렬로 연결된 제 2 커패시터(C2), 및 지연 소자(d)로 이루어진다. 그리고, 메모리 셀(26)의 Vcp는 커패시터(C) 하부 전극에 인가되는 전압을 나타낸 것이다.
위와 같이 구성된 회로는 다수개의 메모리 셀중에서 어느 한 메모리 셀에 데이터를 기록하고자 어느 한 워드 라인을 선택하면, 워드 라인 구동부(20)에는 제 1 구동 신호(U)가 하이 레벨, 제 2 구동 신호(D)가 로우 레벨로 입력되어 제 1 엔모스 트랜지스터(Na)가 턴온되며, 제 2 엔모스 트랜지스터(Nb)가 턴오프된다. 그러면, 워드 라인(22)에는 제 1 엔모스 트랜지스터(Na)를 통해서 전원 전압(Vcc)보다 소정 레벨(α) 정도 높은 전압(Wp)이 인가된다.
이때, 상기 전압 레벨 상승부(30)는 엔모스 트랜지스터(Nj)의 게이트에 연결된 제 1 커패시터(C1)에 충전된 전압에 의해 엔모스 트랜지스터(Nj)의 게이트 전압 레벨이 하이 레벨로 상승하여 엔모스 트랜지스터(Nj)를 턴온시킨다. 소정 시간이 경과해서 상기 제 2 커패시터(C2)에 연결된 지연 소자(d)가 도통되면, 제 2 커패시터(C2)에 충전된 전압에 의해 다시 엔모스 트랜지스터(Nj)의 게이트 전압 레벨이 종전의 전압 레벨보다 문턱 전압 이상으로 높아져 상기 엔모스 트랜지스터(Nj)를 턴온시킨다.
그러므로, 본 발명의 전압 레벨 상승부(30)는 워드 라인(22)의 배선 저항(Rc)으로 인한 워드 라인의 전압(Wp)이 원거리의 워드 라인까지 도달할 때까지 엔모스 트랜지스터(Nj)를 통해서 전압 레벨이 강하되는 것만큼의 전압 레벨을 보상한다. 이에 따라, 본 발명은 메모리 셀의 데이터 기록이 안정하게 되어 메모리 셀의 리프레쉬 동작시 안정된 데이터를 확보할 수 있다.
상기한 바와 같이 본 발명에 의하면, 전압 레벨 상승부에 의해 워드 라인 구동부로부터 원거리에 떨어진 워드 라인에도 근거리에 걸리는 레벨 크기보다 큰 전압을 공급하여 워드 라인의 저항 때문에 발생하는 전압 강하 현상을 방지할 수 있다.
따라서, 본 발명은 워드 라인 전압을 안정적으로 공급하여 전체 워드 라인의 전압 레벨을 균일하게 유지할 수 있으며, 그 결과 메모리 셀에 데이터 기록을 정상적으로 수행하여 리프레쉬 동작 및 DRAM의 품질을 크게 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 데이터를 저장하며 소거하는 메모리 셀;
    상기 메모리 셀에 데이터를 인가하기 위하여 셀을 선택하는 워드 라인;
    데이터의 기록 및 소거를 위해 상기 셀을 활성화하는 비트 라인;
    상기 워드 라인에 구동 전압을 인가하는 워드 라인 구동부;
    상기 워드 라인 구동부로부터 메모리 셀로 연결되는 워드 라인의 배선 저항에 의한 전압 강하를 감소하고자 상기 워드 라인 구동부와 워드 라인 사이에 배치되며 워드 라인 전압이 인가되면 이를 감지하여 소정 시간이 경과된 후에 이 전압을 일정 전압 이상으로 부트스트랩핑하는 전압 레벨 상승부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 전압 보호회로.
  2. 제 1항에 있어서, 상기 전압 레벨 상승부는 전원 전압 단자와 워드 라인 사이에 연결된 엔모스 트랜지스터;
    상기 엔모스 트랜지스터의 게이트와 워드 라인 사이에 연결된 제 1 커패시터; 및
    상기 커패시터와 병렬로 연결되며 상기 엔모스 트랜지스터의 게이트와 워드 라인 사이에 직렬로 연결된 제 2 커패시터, 및 지연 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 전압 보호회로.
  3. 제 2항에 있어서, 상기 지연 소자는 다이오드인 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 전압 보호회로.
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