JPH10275495A

JPH10275495A - 半導体装置および半導体装置を制御する方法

Info

Publication number: JPH10275495A
Application number: JP10014656A
Authority: JP
Inventors: Hiroyuki Yamauchi; 寛行山内; Hironori Akamatsu; 寛範赤松; Toru Iwata; 徹岩田; Keiichi Kusumoto; 馨一楠本; Satoshi Takahashi; 学志高橋; Yutaka Terada; 裕寺田; Takashi Hirata; 貴士平田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-01-31
Filing date: 1998-01-27
Publication date: 1998-10-13
Anticipated expiration: 2018-01-27
Also published as: JP2951302B2

Abstract

(57)【要約】【課題】リーク電流を遮断することにより、電力消費
を低減することのできる半導体装置およびその制御方法
を提供する。【解決手段】半導体装置１００は、複数の回路ブロッ
ク８ａを含むアレイ部８と、アレイ部８において生じて
いるリーク電流を回路ブロック８ａを単位として遮断す
るリーク電流遮断部１２と、リーク電流遮断情報に応じ
て、リーク電流遮断部１２を制御する制御部１６とを備
えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の回路ブロッ
クを含むアレイ部を有する半導体装置およびその制御方
法に関し、特に、アレイ部において生じているリーク電
流を回路ブロックを単位として遮断する機能を有する半
導体装置に関する。

【０００２】

【従来の技術】半導体製造プロセスのランダムな欠陥に
よるＬＳＩの歩留まり低下を防止するために、冗長設計
技術（欠陥救済技術）が用いられている。このような冗
長設計技術においては、回路構成に冗長度を設けてお
き、少数の欠陥が生じても、ＬＳＩ全体の機能が損なわ
れないようにするものである。冗長設計技術は、特にメ
モリを中心に適用されている。

【０００３】たとえば、ＲＡＭやＥＰＲＯＭ等において
は、所定のメモリセルアレイ（本体メモリセルアレイ）
の他に、予備のメモリセルアレイを用意しておき、本体
メモリセルアレイに欠陥があった場合には、欠陥の生じ
た部分の代わり予備メモリセルアレイを用いる。

【０００４】このような冗長回路設計による欠陥救済と
しては、固定書き込み方式及び試験回路搭載方式があ
る。固定書き込み方式は、製造段階において実装前のウ
エハに対し、外部試験回路（外部テスタ）を用いて試験
（スクリーニング）を行う。試験の結果に従い、欠陥個
所（たとえば、正常に動作しない欠陥メモリセル）があ
る場合、それを冗長回路（たとえば、予備メモリセルア
レイやメモリブロック）に切り替えるための登録をおこ
なう。このような切り替えを登録する手段として、たと
えば、ＰＲＯＭや電流やレーザ光による配線切断が用い
られる。固定書き込み方式において、このような切り替
え登録は製造工程の最終段階でハード的に行われ、製品
の歩留まりを向上させる。

【０００５】冗長回路設計におけるスクリーニングによ
る欠陥メモリセルの検査は、製造工程（すなわち、実装
前のウエハ状態）における、いわゆる破壊試験であり、
外部テスタによって通常の動作電圧よりも高い電圧を印
加して行われる。従って、１つのチップ上に、記憶回路
と共に制御回路部分（たとえばチップロジック等）が形
成される場合、スクリーニングを行うことにより、制御
回路部分が悪影響を受ける恐れがある。また、チップ上
の各素子にスクリーニング電圧に耐えるだけの耐電圧性
が要求される。このようなことから、スクリーニングを
行わず、欠陥メモリセル検査用の試験回路が各チップに
搭載されることが多い。

【０００６】この試験回路搭載方式では、ＬＳＩ内に搭
載された試験回路（内部テスタ）によって試験を行い、
その結果に応じて冗長回路への切り替えを行う。このよ
うなテストは、通常、電源投入時に自動的に行われ（セ
ルフチェック）、試験結果は揮発性メモリに記憶され、
ソフト的に切り替えの登録が行われる。

【０００７】以下、固定書き込み方式を例にしてより具
体的に説明する。上述の予備メモリセルアレイへの切り
替えを登録する素子には、電気ヒューズ方式、レーザー
ヒューズ方式、高抵抗多結晶Ｓiをレーザによって短絡
させる方式、多結晶Ｓiダイオードを短絡させる方式な
どがある。電気ヒューズ方式は電流を流すことによるジ
ュール熱によってＰＲＯＭのヒューズ（たとえば多結晶
Ｓi）を溶断し、レーザヒューズ方式はレーザビームス
ポットの照射によりＰＲＯＭのヒューズ（たとえば多結
晶Ｓi）を溶断する。レーザヒューズ方式においては、
たとえば、レーザーブロー型のヒューズＲＯＭが用いら
れる。試験によって欠陥メモリセルが見つかった場合、
欠陥メモリセルのアドレスから、切断すべきヒューズの
位置を求め、その位置情報に従ってレーザビーム照射位
置を制御して対応するヒューズの溶断を行う。このこと
により欠陥メモリセルの情報がヒューズＲＯＭに書き込
まれる。そして、切断されたヒューズに対応するライン
がアクセスされた場合、本体メモリセルアレイではなく
予備メモリセルアレイへ接続され、このことにより切り
替えが行われる。このように、切り替えを登録した素子
はデコーダの機能を有する。

【０００８】試験回路搭載方式においても同様であり、
揮発性メモリに記憶された内部テスタの結果が揮発性メ
モリに記憶され、その記憶状態に応じて、予備メモリセ
ルアレイへのアクセスの切り替えが行われる。たとえ
ば、欠陥メモリセルのアドレスを記憶しておき、アクセ
ス要求されたメモリセルのアドレスと欠陥メモリセルの
アドレスと比較する。そして、欠陥メモリセルがアクセ
スされた場合には、本体メモリセルアレイではなく、予
備メモリセルアレイ（冗長メモリセルアレイ）にアクセ
スする。このことにより、欠陥メモリセルあるいは欠陥
を含むメモリセルアレイへのアクセスが禁止され、代わ
りに冗長メモリセルアレイがアクセスされる。

【０００９】

【発明が解決しようとする課題】上述のような冗長回路
設計は、いずれも欠陥メモリセルへのアクセスの禁止と
代替によって欠陥救済を行っている。従って、本体メモ
リアレイ中の欠陥メモリセルのメモリ機能は救済でき
る。しかし、メモリアレイ内の欠陥メモリセルに起因す
るリーク電流、例えば、短絡によるリーク電流や、切断
によるゲートフローティングによるリーク電流が発生し
た場合、欠陥メモリセルに対するアクセスは禁止される
ものの欠陥メモリセルと電源とは電気的に接続されたま
まであるため、このようなリーク電流によるメモリセル
アレイの不良は救済することができない。また、上述の
セルフチェックにおいてもこのようなリーク電流の検出
は行われていない。また、メモリセルのメモリ機能が有
効であって、必ずしも欠陥メモリセルとはいえない状態
であっても、リーク電流が生じている場合がある。

【００１０】半導体装置内にこのようなリーク電流が存
在すると、常に無駄な電力が消費される状態になる。リ
ーク電流による電力消費は、たとえば、携帯用情報機器
における２次電池によるバックアップ時などには特に重
大な問題となり、リーク電流によるシステム不良を生じ
る恐れもある。

【００１１】本発明は、以下の（１）〜（３）を目的と
する。

【００１２】（１）リーク電流を遮断することにより、
電力消費を低減することのできる半導体装置およびその
制御方法を提供する。

【００１３】（２）半導体装置の実装後（特に、半導体
装置が製品に組み込まれた後）にリーク電流を遮断する
ことを制御することのできる半導体装置およびその制御
方法を提供する。

【００１４】（３）システムにおいて使用されるアプリ
ケーションの種類やアプリケーションからの要求に応じ
て、リーク電流を遮断することを制御することのできる
半導体装置およびその制御方法を提供する。

【００１５】

【課題を解決するための手段】本発明の半導体装置は、
複数の回路ブロックを含むアレイ部と、前記アレイ部の
前記複数の回路ブロックのうち少なくとも１つにおいて
生じているリーク電流を遮断するリーク電流遮断部と、
リーク電流遮断情報に応じて、前記リーク電流遮断部を
制御する制御部とを備えており、これにより、上記目的
が達成される。

【００１６】前記リーク電流遮断部は、前記アレイ部に
電力を供給する電源と前記複数の回路ブロックのうち少
なくとも１つとを電気的に絶縁することにより、前記リ
ーク電流を遮断してもよい。

【００１７】前記リーク電流遮断部は、前記アレイ部に
電力を供給する電源と前記複数の回路ブロックのうちの
１つとの間に設けられたスイッチング素子と、前記スイ
ッチング素子に接続されたプログラマブルロジック素子
とを含み、前記制御部は、前記リーク電流遮断情報に応
じて前記プログラマブルロジック素子をプログラムする
ことにより、前記スイッチング素子のオン・オフを制御
してもよい。

【００１８】前記リーク電流遮断情報は、前記電源から
電気的に絶縁すべき少なくとも１つの回路ブロックを識
別する識別情報を含んでいてもよい。

【００１９】前記リーク電流遮断部は、前記アレイ部に
電力を供給する電源と前記複数のブロックのうちの１つ
との間に設けられたヒューズを含み、前記制御部は、前
記リーク電流遮断情報に応じて切断すべきヒューズの位
置を示す位置情報を生成し、前記位置情報をレーザ照射
装置に出力してもよい。

【００２０】前記リーク電流遮断情報は、前記半導体装
置が形成される半導体チップ上の所定の点を基準点とす
る前記ヒューズの位置を示す情報を含んでもよい。

【００２１】前記半導体装置は、システムＬＳＩ上に搭
載されていてもよい。

【００２２】前記半導体装置は、前記リーク電流遮断情
報を記憶するリーク電流遮断情報記憶部をさらに備えて
いてもよい。

【００２３】前記半導体装置は、少なくとも１つの回路
ブロックにおいてリーク電流が生じているか否かを検出
し、その検出結果に基づいて前記リーク電流遮断情報を
生成するリーク電流検出部をさらに備えていてもよい。

【００２４】前記複数の回路ブロックのうちの少なくと
も１つは、所定の動作を実行しないという欠陥を有する
欠陥素子を含み、前記半導体装置は、前記欠陥素子に対
するアクセスを禁止し、かつ、冗長素子に対するアクセ
スを許容する冗長回路部をさらに備えており、前記制御
部は、前記欠陥素子のアドレスおよび前記リーク電流遮
断情報の少なくとも一方に応じて、前記リーク電流遮断
部を制御してもよい。

【００２５】前記半導体装置は、第１モードおよび第２
モードのいずれか一方を示すモード情報を受け取り、前
記モード情報に応じて前記制御部を制御するシステムコ
ントローラをさらに備えており、前記半導体装置は、前
記第２モードでは前記第１モードより低い電力消費で動
作してもよい。

【００２６】前記複数の回路ブロックのうち少なくとも
１つは、複数のメモリセルを含むメモリブロックであっ
てもよい。

【００２７】本発明の方法は、複数の回路ブロックを含
むアレイ部を有する半導体装置を制御する方法であっ
て、リーク電流遮断情報に応じて、前記アレイ部の前記
複数の回路ブロックのうち少なくとも１つにおいて生じ
ているリーク電流を遮断するステップを包含しており、
これにより、上記目的が達成される。

【００２８】前記リーク電流を遮断するステップは、前
記アレイ部に電力を供給する電源と前記複数の回路ブロ
ックのうち少なくとも１つとを電気的に絶縁するステッ
プを包含してもよい。

【００２９】前記方法は、前記リーク電流遮断情報を記
憶するステップをさらに包含してもよい。

【００３０】前記方法は、少なくとも１つの回路ブロッ
クにおいてリーク電流が生じているか否かを検出するス
テップと、その検出結果に基づいて前記リーク電流遮断
情報を生成するステップとをさらに包含してもよい。

【００３１】

【発明の実施の形態】はじめに、本発明の原理を説明す
る。

【００３２】図１は、本発明による半導体装置１００の
構成を示す。半導体装置１００は、アレイ部８と、アレ
イ部８において生じているリーク電流を遮断するリーク
電流遮断部１２と、リーク電流遮断情報に応じてリーク
電流遮断部１２を制御する制御部１６とを含んでいる。
なお、半導体装置１００は、２以上のアレイ部８を含ん
でいてもよい。

【００３３】アレイ部８は、複数の回路ブロック８ａ
（すなわち、回路ブロックＢ₁〜Ｂ_n）を含んでいる。こ
こで、ｎは２以上の整数である。複数の回路ブロック８
ａのそれぞれには、電源９０から電力が供給されてい
る。

【００３４】複数の回路ブロック８ａのそれぞれは、例
えば、複数のメモリセルを含むメモリブロックであり得
る。メモリブロックにおいては、欠陥メモリセルに起因
してリーク電流が発生し得る。例えば、欠陥メモリセル
では、短絡によってリーク電流が発生したり、切断によ
るゲートフローティングによってリーク電流が発生す
る。本明細書では、「欠陥メモリセル」とは、値”０”
または値”１”を記憶するという本来のメモリセルの機
能を果たさないメモリセルをいうと定義する。また、欠
陥メモリセルではない正常なメモリセルに起因してリー
ク電流が発生することもある。本明細書では、「リーク
電流」とは、欠陥メモリセルに起因して発生したリーク
電流と欠陥メモリセルではない正常なメモリセルに起因
して発生したリーク電流とを含むと定義する。

【００３５】以下の説明では、リーク電流は、電源９０
の電源電位と接地電位との間で生じると仮定する。しか
し、リーク電流は、電源電位と接地電位との間に限ら
ず、異なる２つの電位間で生じ得る。本発明の原理に基
づいて、異なる２つの電位間で生じたリーク電流を遮断
することも本発明の範囲内である。

【００３６】なお、複数の回路ブロック８ａのそれぞれ
は、メモリブロックには限定されない。複数の回路ブロ
ック８ａのそれぞれは、メモリブロック以外の任意の数
または構成を有する回路ブロックであり得る。

【００３７】リーク電流遮断部１２は、電源９０と複数
の回路ブロック８ａのうちの少なくとも１つとを電気的
に絶縁することにより、回路ブロック８ａを単位として
リーク電流を遮断する。ここでは、リーク電流を遮断す
る単位は、回路ブロック８ａであると仮定する。しか
し、リーク電流を遮断する単位は、回路ブロック８ａに
は限定されない。リーク電流遮断部１２は、回路ブロッ
ク８ａより大きい単位（例えば、アレイ部８の単位や半
導体チップ１０の単位）でリーク電流を遮断してもよい
し、回路ブロック８ａより小さい単位（例えば、回路ブ
ロック８ａに含まれるサブブロックの単位や特定の機能
を実行する最小のエレメントの単位）でリーク電流を遮
断してもよい。特定の機能を実行する最小のエレメント
とは、回路ブロック８ａがメモリブロックである場合に
は、そのメモリブロックに含まれるメモリセルであり、
回路ブロック８ａが論理回路である場合には、その論理
回路に含まれる論理ゲート（例えば、ＡＮＤゲート、Ｏ
Ｒゲート）である。

【００３８】図２（ａ）は、リーク電流遮断部１２の構
成を示す。リーク電流遮断部１２は、複数のスイッチン
グ素子２１と、複数のプログラマブルロジック素子２２
とを含んでいる。複数のスイッチング素子２１のそれぞ
れは、電源９０と複数の回路ブロック８ａのうち対応す
る１つの回路ブロック８ａとに接続されている。スイッ
チング素子２１がオンである場合には、電源９０と回路
ブロック８ａとが電気的に接続される。その結果、電源
９０の電力が回路ブロック８ａに供給される。一方、ス
イッチング素子２１がオフである場合には、電源９０と
回路ブロック８ａとが電気的に絶縁される。その結果、
回路ブロック８ａにおいて生じているリーク電流が遮断
される。スイッチング素子２１のオン・オフは、プログ
ラマブルロジック素子２２によって制御される。

【００３９】スイッチング素子２１としては、例えば、
ＭＯＳＦＥＴを使用することができる。プログラマブル
ロジック素子２２としては、例えば、ＳＲＡＭ、不揮発
性メモリ、レーザブロー型のヒューズＲＯＭなどを使用
することができる。このようなプログラマブルロジック
素子２２は、比較的小さな規模を有する回路で実現する
ことができる。従って、リーク電流遮断部１２を実現す
るために大きな規模を有する回路を追加する必要はな
い。ＭＯＳＦＥＴのゲート電極がプログラマブルロジッ
ク素子２２に接続される。プログラマブルロジック素子
２２に書き込まれた情報（すなわち、プログラム結果）
に従って、ＭＯＳＦＥＴのゲート電極に印加される電圧
が制御される。その結果、ＭＯＳＦＥＴのオン・オフが
制御される。

【００４０】図２（ｂ）は、回路ブロック８ａにリーク
電流が流れる様子を模式的に示す。ここでは、回路ブロ
ック８ａはメモリブロックであると仮定する。スタンバ
イ状態では、ワード線８ｂはローレベルであり、ビット
線８ｃはプリチャージ回路８ｄによってプリチャージさ
れている。すなわち、スタンバイ状態では、ビット線８
ｃはプリチャージ電位を供給する電源９０に電気的に接
続されている。従って、スタンバイ状態において、ワー
ド線８ｂとビット線８ｃとが短絡すると、ビット線８ｃ
からワード線８ｂにリーク電流が流れることになる。こ
のようなリーク電流は、上述したように、スイッチング
素子２１をオフにすることにより、遮断される。

【００４１】なお、図２（ｂ）は、１つのメモリセルを
単位としてリーク電流を遮断する例を示している。これ
は、説明を簡便にするためであり、２以上のメモリセル
を単位としてリーク電流を遮断することが好ましい。

【００４２】制御部１６は、リーク電流遮断情報を受け
取る。リーク電流遮断情報は、例えば、半導体装置１０
０を試験して、欠陥回路ブロックまたは回路ブロック内
の欠陥素子を特定することによって生成され得る。リー
ク電流遮断情報は、半導体装置１００の内部に記憶され
ていてもよい。この場合には、制御部１６は、半導体装
置１００の内部に記憶されているリーク電流遮断情報を
読み出すことによってリーク電流遮断情報を得ることが
できる。あるいは、リーク電流遮断情報は、半導体装置
１００の外部から制御部１６に入力されてもよい。

【００４３】リーク電流遮断情報は、電源９０から電気
的に絶縁すべきである少なくとも１つの回路ブロック８
ａを識別する識別情報を含む。例えば、アレイ部８が８
個の回路ブロック８ａ（すなわち、回路ブロックＢ₁〜
Ｂ₈）を含む場合には、その識別情報は、”０”また
は”１”の値をそれぞれ有する８ビットのビット列によ
って表現され得る。値”０”は、対応する回路ブロック
８ａを電源９０から電気的に絶縁すべきでないことを表
す。値”１”は、対応する回路ブロック８ａを電源９０
から電気的に絶縁すべきであることを表す。従って、そ
の識別情報がビット列”１０１０００００”であること
は、回路ブロックＢ₁および回路ブロックＢ₃を電源９０
から電気的に絶縁すべきであり、他の回路ブロック
Ｂ₂、Ｂ₄〜Ｂ₈を電源９０から電気的に絶縁すべきでな
いことを表す。

【００４４】制御部１６は、識別情報に基づいてプログ
ラム情報を生成し、そのプログラム情報をリーク電流遮
断部１２に出力する。プログラム情報は、識別情報の各
ビット値を反転することによって得られる。例えば、識
別情報がビット列”１０１０００００”である場合に
は、プログラム情報はビット列”０１０１１１１１”で
ある。プログラム情報は、リーク電流遮断部１２内のプ
ログラマブルロジック素子２２をプログラムするために
使用される。

【００４５】なお、識別情報とプログラム情報とは、必
ずしもビット反転の関係にある必要はない。識別情報
は、リーク電流遮断部１２の構成に依存しない論理的な
情報であるのに対し、プログラム情報はリーク電流遮断
部１２の構成に依存する情報である。従って、リーク電
流遮断部１２の構成が変化すれば、識別情報とプログラ
ム情報との関係も変化する。例えば、スイッチング素子
２１としてＮＭＯＳトランジスタの代わりに、ＰＭＯＳ
トランジスタを使用する場合には、識別情報とプログラ
ム情報とは一致する。

【００４６】プログラム情報の各ビット値は、リーク電
流遮断部１２内に設けられている対応するプログラマブ
ルロジック素子２２に書き込まれる。プログラマブルロ
ジック素子２２にビット値”０”が書き込まれると、ス
イッチング素子２１がオフになる。これにより、スイッ
チング素子２１に接続される回路ブロック８ａと電源９
０とが電気的に絶縁される。その結果、回路ブロック８
ａにおいて生じているリーク電流が遮断される。プログ
ラマブルロジック素子２２にビット値”１”が書き込ま
れると、スイッチング素子２１がオンになる。これによ
り、スイッチング素子２１に接続される回路ブロック８
ａと電源９０とが電気的に接続される。その結果、電源
９０の電力がスイッチング素子２１に接続される回路ブ
ロック８ａに供給される。

【００４７】リーク電流遮断情報に含まれる識別情報の
ビット値を変更することにより、電源９０と複数の回路
ブロック８ａのうちの少なくとも１つとを選択的に電気
的に絶縁することができる。このようにして、リーク電
流を遮断する単位をソフトウェア的に制御することがで
きる。このような制御は、半導体装置１００の実装後
（特に、半導体装置１００を製品に組み込んだ後）にリ
ーク電流が発生した場合であっても、そのリーク電流を
遮断することができるという利点を提供する。

【００４８】なお、複数の回路ブロック８ａを含むアレ
イ部８と、リーク電流遮断部１２とは、単一の半導体チ
ップ１０上に形成されることが好ましい。しかし、これ
らが異なる半導体チップ上に形成されてもよい。

【００４９】上述したように、半導体装置１００によれ
ば、アレイ部８において生じているリーク電流が回路ブ
ロック８ａを単位として遮断される。これにより、リー
ク電流による無駄な電力消費をなくすことができる。さ
らに、制御部１６によってリーク電流遮断部１２が制御
される。これにより、半導体装置１００の実装後におい
ても、アレイ部８において発生するリーク電流を遮断す
ることができる。

【００５０】以下、本発明の実施の形態を説明する。

【００５１】（実施形態１）図３は、本発明の実施形態
１の半導体装置１１０の構成を示す。半導体装置１１０
は、上述した本発明の原理をメモリに適用した例であ
る。半導体装置１１０では、リーク電流遮断情報は、半
導体装置１１０内のリーク電流遮断情報記憶部１４に記
憶されている。

【００５２】半導体装置１１０は、メモリセルアレイ１
８と、メモリセルアレイ１８において生じているリーク
電流を遮断するリーク電流遮断部１２と、リーク電流遮
断情報に応じてリーク電流遮断部１２を制御する制御部
１６と、リーク電流遮断情報を記憶するリーク電流遮断
情報記憶部１４とを含んでいる。なお、半導体装置１１
０は、２以上のメモリセルアレイ１８を含んでいてもよ
い。

【００５３】メモリセルアレイ１８は、複数のメモリブ
ロック１８ａ（すなわち、メモリブロックＭＢ₁〜Ｍ
Ｂ_n）を含んでいる。ここで、ｎは２以上の整数であ
る。複数のメモリブロック１８ａのそれぞれは、複数の
メモリセル（図示せず）と、複数のメモリセルのそれぞ
れをアクセスするための周辺回路（図示せず）とを含ん
でいる。そのような周辺回路には、ロウデコーダ、カラ
ムデコーダ、センスアンプなどが含まれる。複数のメモ
リブロック１８ａのそれぞれには、電源９０から電力が
供給されている。

【００５４】リーク電流遮断部１２は、電源９０とメモ
リセルアレイ１８との間に設けられている。リーク電流
遮断部１２は、電源９０と複数のメモリブロック１８ａ
のうち所望のメモリブロック１８ａとを電気的に絶縁す
ることにより、メモリブロック１８ａを単位としてリー
ク電流を遮断する。リーク電流遮断部１２の構成は、図
２（ａ）に示されるリーク電流遮断部１２の構成と同一
である。従って、ここではその説明を省略する。

【００５５】制御部１６は、リーク電流遮断情報記憶部
１４に記憶されているリーク電流遮断情報を読み出す。
リーク電流遮断情報は、電源９０から電気的に絶縁する
必要のあるメモリブロック１８ａを識別する識別情報を
含む。制御部１６は、識別情報に基づいてプログラム情
報を生成し、そのプログラム情報をリーク電流遮断部１
２に出力する。プログラム情報は、リーク電流遮断部１
２内のプログラマブルロジック素子２２に書き込まれ
る。プログラマブルロジック素子２２によってスイッチ
ング素子２１のオン・オフが制御される。スイッチング
素子２１がオフになることにより、スイッチング素子２
１に接続されるメモリブロック１８ａにおいて生じてい
るリーク電流が遮断される。

【００５６】なお、複数のメモリブロック１８ａを含む
メモリセルアレイ１８と、リーク電流遮断部１２と、リ
ーク電流遮断情報記憶部１４とは、単一の半導体チップ
３０上に形成されることが好ましい。しかし、これらが
異なる半導体チップ上に形成されてもよい。

【００５７】上述したように、半導体装置１１０によれ
ば、メモリセルアレイ１８において生じているリーク電
流がメモリブロック１８ａを単位として遮断される。こ
れにより、リーク電流による無駄な電力消費をなくすこ
とができる。さらに、制御部１６によってリーク電流遮
断部１２が制御される。これにより、半導体装置１１０
の実装後においても、メモリセルアレイ１８において発
生するリーク電流を遮断することができる。

【００５８】（実施形態２）図４は、本発明の実施形態
２の半導体装置１２０の構成を示す。半導体装置１２０
は、上述した本発明の原理をメモリに適用し、そのメモ
リに冗長回路設計を適用した例である。本実施の形態で
は、メモリセルアレイ１８内の欠陥メモリセルのアドレ
スが電源９０と電気的に絶縁すべきメモリブロック１８
ａを識別するために使用される。なお、図４において、
図３に示される半導体装置１１０の構成要素と同一の構
成要素には同一の参照番号を付し、その説明を省略す
る。

【００５９】半導体装置１２０は、メモリセルアレイ１
８内の欠陥メモリセルを救済するための冗長記憶部４０
を有している。冗長記憶部４０は、複数の冗長メモリセ
ルを含む冗長メモリセルアレイ４０ａと、メモリセルア
レイ１８内の欠陥メモリセルのアドレスを記憶するアド
レス記憶部４０ｂと、メモリセルアレイ１８内の欠陥メ
モリセルのアドレスを冗長メモリセルアレイ４０ａ内の
冗長メモリセルのアドレスに変換するアドレス変換部４
０ｃとを含んでいる。

【００６０】アドレス記憶部４０ｂは、例えば、ＲＯＭ
であり得る。アドレス変換部４０ｃは、例えば、ＰＲＯ
Ｍであり得る。アドレス変換部４０ｃは、所定の規則に
従って欠陥メモリセルのアドレスをデコードし、冗長メ
モリセルのアドレスを出力する。これにより、欠陥メモ
リセルを冗長メモリセルに置換することができる。

【００６１】制御部４６は、読み出し回路４１と、制御
回路４２とを含んでいる。

【００６２】読み出し回路４１は、リーク電流遮断情報
記憶部１４に記憶されているリーク電流遮断情報と、ア
ドレス記憶部４０ｂに記憶されている欠陥メモリセルの
アドレスとを読み出す。リーク電流遮断情報には、電源
９０から電気的に絶縁すべき少なくとも１つのメモリブ
ロック１８ａを識別する識別情報が含まれている。

【００６３】欠陥メモリセルは正常に機能しないメモリ
セルであるから、欠陥メモリセルに起因してリーク電流
が発生している可能性がきわめて高い。従って、欠陥メ
モリセルを含むメモリブロック１８ａを電源９０から電
気的に絶縁することが好ましい。

【００６４】制御回路４２は、欠陥メモリセルのアドレ
スに基づいて、その欠陥メモリセルが複数のメモリブロ
ックＭＢ₁〜ＭＢ_nのうちどれに含まれるかを決定する。
例えば、Ａ_k-1番地からＡ_k番地までがメモリブロックＭ
Ｂ_kに割り当てられており、欠陥メモリセルのアドレス
がａであると仮定する。この場合、Ａ_k-1≦ａ≦Ａ_kとい
う関係が成立するならば、欠陥メモリセルは、メモリブ
ロックＭＢ_kに含まれていることになる。制御回路４２
は、メモリセルアレイ１８全体のメモリマップを管理し
ていることから、欠陥メモリセルを含むメモリブロック
ＭＢ_kを決定することができる。ここで、ｋは１以上ｎ
以下の整数である。

【００６５】例えば、メモリセルアレイ１８が８個のメ
モリブロック１８ａ（すなわち、メモリブロックＭＢ₁
〜ＭＢ₈）を含む場合には、欠陥メモリセルを含むメモ
リブロックＭＢ_k（１≦ｋ≦８）は、８ビットのビット
列によって表すことができる。例えば、ビット列”００
０１００００”は、欠陥メモリセルがメモリブロックＭ
Ｂ₄に含まれていることを表す。例えば、ビット列”０
００１１０００”は、欠陥メモリセルがメモリブロック
ＭＢ₄とメモリブロックＭＢ₅とに含まれていることを表
す。このようにして、制御回路４２は、欠陥メモリセル
が含まれている少なくとも１つのメモリブロックを表す
情報（以下、欠陥メモリセル情報という）を生成する。

【００６６】制御回路４２は、リーク電流遮断情報記憶
部１４から読み出されたリーク電流遮断情報に含まれる
識別情報と、欠陥メモリセルのアドレスに基づいて生成
された欠陥メモリセル情報とに基づいて、新たな識別情
報を生成する。新たな識別情報は、例えば、識別情報と
欠陥メモリセル情報との論理和である。例えば、識別情
報がビット列”１０１０００００”で表され、欠陥メモ
リセル情報がビット列”０００１１０００”で表される
とすると、新たな識別情報はビット列”１０１１１００
０”で表される。新たな識別情報のビット列”１０１１
１０００”は、メモリブロックＭＢ₁およびＭＢ₃を電源
９０から電気的に絶縁すべきであることに加えて、メモ
リブロックＭＢ₄およびＭＢ₅もまた電源９０から電気的
に絶縁すべきであることを意味する。このようにして、
欠陥メモリセルが含まれているメモリブロックが、電源
９０から電気的に絶縁されるべきメモリブロックとして
取り扱われる。

【００６７】制御回路４２は、新たな識別情報に基づい
てプログラム情報を生成し、そのプログラム情報をリー
ク電流遮断部１２に出力する。プログラム情報は、リー
ク電流遮断部１２内のプログラマブルロジック素子２２
に書き込まれる。プログラマブルロジック素子２２によ
ってスイッチング素子２１のオン・オフが制御される。
スイッチング素子２１がオフになることにより、スイッ
チング素子２１に接続されるメモリブロック１８ａにお
いて生じているリーク電流が遮断される。

【００６８】あるいは、制御回路４２は、欠陥メモリセ
ルのアドレスに基づいて生成される欠陥メモリセル情報
のみに基づいて、プログラム情報を生成してもよい。こ
の場合には、リーク電流遮断情報に含まれる識別情報は
使用されない。従って、リーク電流遮断情報記憶部１４
は省略され得る。

【００６９】なお、複数のメモリブロック１８ａを含む
メモリセルアレイ１８と、冗長記憶部４０と、リーク電
流遮断部１２と、リーク電流遮断情報記憶部１４とは、
単一の半導体チップ３１上に形成されることが好まし
い。しかし、これらが異なる半導体チップ上に形成され
てもよい。

【００７０】上述したように、半導体装置１２０によれ
ば、欠陥メモリセルのアドレスを考慮して、メモリセル
アレイ１８において生じているリーク電流を遮断するこ
とができる。従来、欠陥メモリセルのアドレスは、欠陥
メモリセルに対するアクセスを冗長メモリセルに対する
アクセスに置換することにしか使用されていなかった。
半導体装置１２０は、欠陥メモリセルのアドレスをメモ
リセルアレイ１８において生じているリーク電流を遮断
するために使用することを特徴とする。

【００７１】（実施形態３）図５は、本発明の実施形態
３の半導体装置１３０の構成を示す。半導体装置１３０
は、上述した本発明の原理をメモリに適用した例であ
る。半導体装置１３０は、システムにおいて使用され
る。そのシステムは、例えば、携帯用情報機器である。
そのシステムは、半導体装置１３０と半導体装置１３０
を制御するコントローラ５０とを含む。コントローラ５
０は、半導体装置１３０を制御するばかりでなく、その
システムに含まれるすべての装置を統括的に制御する。
なお、図５において、図４に示される半導体装置１２０
の構成要素と同一の構成要素には同一の参照番号を付
し、その説明を省略する。

【００７２】実施形態２と同様にして、制御回路４２
は、リーク電流遮断情報記憶部１４から読み出されたリ
ーク電流遮断情報に含まれる識別情報と、欠陥メモリセ
ルのアドレスに基づいて生成された欠陥メモリセル情報
とに基づいて、新たな識別情報を生成する。制御回路４
２は、新たな識別情報をコントローラ５０に転送する。

【００７３】コントローラ５０には、モード情報が入力
されている。モード情報は、通常モードおよびパワーセ
ービングモードのいずれか一方を示す。パワーセービン
グモードでは、半導体装置１３０は、通常モードよりも
低電力消費で動作する必要がある。システムが携帯用情
報機器などであり、電源９０が２次電池などである場合
には、システムの電力消費を少しでも低減することが好
ましい。従って、このような場合には、半導体装置１３
０は、パワーセービングモードで動作することが好まし
い。

【００７４】コントローラ５０は、モード情報に応じ
て、制御回路４２から転送された新たな識別情報を変更
するか否かを決定する。

【００７５】パワーセービングモードでは、メモリ容量
が大きいことよりも電力消費が低いことが優先される。
例えば、パワーセービングモードでは、コントローラ５
０は、制御回路４２から転送された新たな識別情報を変
更することなく制御回路４２に送り返す。その結果、半
導体装置１３０は、実施形態２の半導体装置１２０と同
様に動作する。

【００７６】一方、通常モードでは、電力消費が低いこ
とよりもメモリ容量が大きいことが優先される。例え
ば、通常モードでは、コントローラ５０は、制御回路４
２から転送された新たな識別情報の少なくとも一部を変
更する。変更された新たな識別情報が制御回路４２に送
り返される。例えば、制御回路４２から転送された新た
な識別情報がビット列”１０１１１０００”である場合
には、コントローラ５０は、ビット列”１０１００００
０”を変更された新たな識別情報として制御回路４２に
送り返してもよい。これは、電源９０から電気的に絶縁
されるメモリブロック１８ａの数を１／２に低減するこ
とを意味する。従って、リーク電流により電力消費は増
大するものの、メモリ容量は確保される。

【００７７】あるいは、コントローラ５０は、制御回路
４２から転送された新たな識別情報の値にかかわらず、
ビット列”００００００００”を変更された新たな識別
情報として制御回路４２に送り返してもよい。これは、
リーク電流の有無にかかわらず、メモリブロック１８ａ
を電源９０から絶縁してはならないという指示をコント
ローラ５０が制御回路４２に与えることを意味する。従
って、リーク電流により電力消費は増大するものの、メ
モリ容量は確保される。

【００７８】なお、新たな識別情報の代わりに、リーク
電流遮断情報に含まれる識別情報を制御回路４２からコ
ントローラ５０に転送する場合や欠陥メモリセル情報を
制御回路４２からコントローラ５０に転送する場合にお
いても、コントローラ５０は、モード情報に応じて、制
御回路４２から転送された識別情報または欠陥メモリセ
ル情報を変更するか否かを決定する。

【００７９】また、コントローラ５０は、モード情報に
応じて、メモリセルアレイ１８において使用されるべき
メモリブロック１８ａと、電源９０から電気的に絶縁さ
れるべきメモリブロック１８ａとを決定し、その決定に
基づいて識別情報を生成してもよい。この場合には、制
御回路４２からコントローラ５０に情報を転送する必要
がない。コントローラ５０によって生成された識別情報
は、制御回路４２に転送される。制御回路４２は、転送
された識別情報に基づいて、プログラム情報を生成す
る。

【００８０】モード情報は、システムの操作者によって
手動で切り換えられてもよい。あるいは、モード情報
は、システムにおいて使用されるアプリケーションの種
類やアプリケーションからの要求によって自動的に切り
換えられてもよい。

【００８１】さらに、コントローラ５０は、モード情報
以外の情報に基づいて、電力消費が低いことを優先すべ
きかメモリ容量が大きいことを優先すべきかを決定して
もよい。

【００８２】上述したように、半導体装置１３０によれ
ば、電力消費が低いことを優先すべきかメモリ容量が大
きいことを優先すべきかを考慮して、リーク電流を遮断
すべきか否かが決定される。これにより、システムの使
用状況に応じて、半導体装置１３０を効率的に制御する
ことが可能になる。

【００８３】（実施形態４）本実施の形態では、上述し
た本発明の原理をシステムＬＳＩに含まれる少なくとも
１つの機能ブロック（ＩＰ）に適用する例を説明する。

【００８４】図６（ａ）は、システムＬＳＩ１８０の構
成を示す。システムＬＳＩ１８０は、ＤＲＡＭの機能を
実行する機能ブロック３２０と、ＣＰＵの機能を実行す
る機能ブロック３２１と、ＲＯＭの機能を実行する機能
ブロック３２２と、ＤＳＰの機能を実行する機能ブロッ
ク３２３とを含んでいる。

【００８５】以下、本発明の原理を機能ブロック３２０
に適用する例を説明する。もちろん、本発明の原理を機
能ブロック３２１〜３２３に適用することも可能であ
る。

【００８６】図７は、機能ブロック３２０の構成を示
す。機能ブロック３２０は、メモリセルアレイ１８と、
メモリセルアレイ１８において生じているリーク電流を
遮断するリーク電流遮断部６２と、リーク電流遮断情報
を記憶するリーク電流遮断情報記憶部６４と、冗長記憶
部４０とを含んでいる。なお、機能ブロック３２０は２
以上のメモリセルアレイ１８を含んでいてもよい。

【００８７】メモリセルアレイ１８の構成および冗長記
憶部４０の構成は、実施形態２における構成と同一であ
る。従ってここではその説明を省略する。

【００８８】リーク電流遮断部６２は、電源９０とメモ
リセルアレイ１８との間に設けられている。リーク電流
遮断部６２は、電源９０と複数のメモリブロック１８ａ
のうちの少なくとも１つとを電気的に絶縁することによ
り、メモリブロック１８ａを単位としてリーク電流を遮
断する。

【００８９】図２（ｃ）は、リーク電流遮断部６２の構
成を示す。リーク電流遮断部６２は、複数のＰＭＯＳト
ランジスタ２１ａと、複数のレーザブロー型のヒューズ
ＲＯＭ２２ａとを含んでいる。ＰＭＯＳトランジスタ２
１ａはスイッチング素子として機能し、レーザブロー型
のヒューズＲＯＭ２２ａはプログラマブルロジック素子
として機能する。リーク電流遮断部６２は低コストであ
るという利点を有している。リーク電流遮断部６２の構
成が簡便だからである。

【００９０】なお、リーク電流遮断部６２は、電源９０
と複数のメモリブロック１８ａのうち対応する１つのメ
モリブロック１８ａとの間にヒューズが設けられた構成
を有していてもよい。この場合には、ＰＭＯＳトランジ
スタ２１ａを省略することができる。

【００９１】レーザブロー型のヒューズＲＯＭ２２ａ
は、ヒューズを有している。レーザ照射装置８０からの
レーザビーム照射によりそのヒューズが溶断されると、
レーザブロー型のヒューズＲＯＭ２２ａの端子の電位が
ハイレベルとなる。レーザブロー型のヒューズＲＯＭ２
２ａの端子の電位がハイレベルの場合には、ＰＭＯＳト
ランジスタ２１ａはオフとなる。これにより、ＰＭＯＳ
トランジスタ２１ａに接続されるメモリブロック１８ａ
において生じているリーク電流が遮断される。

【００９２】制御部３２６は、読み出し回路６１と、座
標情報生成回路６３とを含んでいる。制御部３２６は、
システムＬＳＩ１８０の内部に設けられてもよく、シス
テムＬＳＩ１８０の外部に設けられてもよい。

【００９３】読み出し回路６１は、リーク電流遮断情報
記憶部６４に記憶されているリーク電流遮断情報を読み
出す。リーク電流遮断情報は、レーザブロー型のヒュー
ズＲＯＭ２２ａにおける切断すべきヒューズの相対座標
情報を含む。相対座標情報は、メモリセルアレイ１８が
形成されている機能ブロック３２０上の所定の点を基準
とする相対的な座標を表す。

【００９４】座標情報生成回路６３は、相対座標情報を
絶対座標情報に変換する。絶対座標情報は、機能ブロッ
ク３２０が搭載されるシステムＬＳＩ１８０上の所定の
点を基準とする絶対的な座標を表す。例えば、絶対座標
情報（Ｘ，Ｙ）は、（数１）に従って計算される。

【００９５】

【数１】（Ｘ，Ｙ）＝（ａ₁＋ａ₂，ｂ₁＋ｂ₂）ここで、（ａ₁，ｂ₁）は、機能ブロック３２０の左下点
３２０ａを基準点とした場合におけるレーザブロー型の
ヒューズＲＯＭ２２ａにおける切断すべきヒューズの座
標を示し、（ａ₂，ｂ₂）は、システムＬＳＩ１８０のア
ライメントキー１８０ａを基準点とした場合における機
能ブロック３２０の基準点の座標を示す（図６（ｂ）を
参照）。

【００９６】このように、（ａ₂，ｂ₂）は、システムＬ
ＳＩ１８０の基準点から機能ブロック３２０の基準点ま
でのオフセットを示す。以下、システムＬＳＩ１８０の
基準点から機能ブロック３２０の基準点までのオフセッ
トを示す情報を「オフセット情報」という。オフセット
情報は、座標情報生成回路６３内に予め格納されてい
る。

【００９７】なお、機能ブロック３２０以外の機能ブロ
ック（例えば、機能ブロック３２１）にリーク電流遮断
部６２を設ける場合には、その機能ブロックに対応する
制御部を設け、その機能ブロックに対応するオフセット
情報をその制御部に含まれる座標情報生成回路内に予め
格納しておく必要がある。

【００９８】システムＬＳＩ１８０に搭載される機能ブ
ロック３２０〜３２３のそれぞれは同一のメーカーで設
計されるとは限らない。機能ブロック３２０がＡ社で設
計され、機能ブロック３２１がＢ社で設計されることも
あり得る。従って、座標情報生成回路６３が、上述した
ような座標変換機能を有していることはきわめて有用で
ある。

【００９９】絶対座標情報は、端子６３ａを介してレー
ザ照射装置８０に出力される。レーザ照射装置８０は、
高精度位置制御機能を有する既存のレーザビームスポッ
ト照射装置である。

【０１００】レーザ照射装置８０は、絶対座標情報によ
って定義される位置にレーザビームを照射する。これに
より、レーザブロー型のヒューズＲＯＭ２２ａのヒュー
ズが切断される。その結果、レーザブロー型のヒューズ
ＲＯＭ２２ａに接続されるＰＭＯＳトランジスタ２１ａ
がオフとなり、リーク電流が遮断される。

【０１０１】なお、読み出し回路６１は、アドレス記憶
部４０ｂに記憶された欠陥メモリセルのアドレスをさら
に読み出す。欠陥メモリセルのアドレスを相対座標情報
に変換するテーブルが座標情報生成回路６３内に予め格
納されている。座標情報生成回路６３は、そのテーブル
を参照して、欠陥メモリセルのアドレスを相対座標情報
に変換する。座標情報生成回路６３は、欠陥メモリセル
のアドレスから変換された相対座標情報とリーク電流遮
断記憶部６４から読み出された相対座標情報とに基づい
て、絶対座標情報を生成してもよい。あるいは、座標情
報生成回路６３は、欠陥メモリセルのアドレスから変換
された相対座標情報のみに基づいて、絶対座標情報を生
成してもよい。

【０１０２】このように、制御部３２６は、欠陥メモリ
セルのアドレスとリーク電流遮断情報のうちの少なくと
も一方に基づいて絶対座標情報を生成し、その絶対座標
情報をレーザ照射装置８０に出力する。

【０１０３】上述したように、機能ブロック３２０によ
れば、メモリセルアレイ１８において生じているリーク
電流がメモリブロック１８ａを単位として遮断される。
これにより、リーク電流による無駄な電力消費をなくす
ことができる。さらに、レーザブロー型のヒューズＲＯ
Ｍ２２ａのヒューズを切断することにより、リーク電流
の発生したメモリブロック１８ａを恒久的に切断するこ
とができる。

【０１０４】なお、機能ブロック３２０の機能と同一の
機能のみを単一の半導体チップ上に形成するようにして
もよい。この場合には、オフセット情報を座標情報生成
回路６３内に記憶する必要はない。相対座標情報によっ
て切断すべきヒューズの位置を表すことができるからで
ある。座標情報生成回路６３は、相対座標情報を絶対座
標情報に変換することなく、相対座標情報をレーザ照射
装置８０に出力する。

【０１０５】（実施形態５）図８は、本発明の実施形態
５の半導体装置１５０の構成を示す。半導体装置１５０
は、上述した本発明の原理をメモリに適用した例であ
る。半導体装置１５０は、メモリセルアレイ１８におい
てリーク電流が生じているか否かをメモリブロック１８
ａを単位として検出するリーク電流検出部７０を含んで
いる。なお、図８において、図４に示される半導体装置
１２０の構成要素と同一の構成要素には同一の参照番号
を付し、その説明を省略する。

【０１０６】リーク電流検出部７０は、電源９０とメモ
リセルアレイ１８との間に設けられている。リーク電流
検出部７０は、複数の電流検出回路を含む。複数の電流
検出回路のそれぞれは、メモリブロック１８ａに対応し
ている。電流検出回路は、例えば、所定の電流以上の電
流が流れた場合に所定の電圧を出力するような公知の構
成でよい。

【０１０７】リーク電流検出部７０は、リーク電流が生
じているか否かを示す検出結果７０ａを出力する。例え
ば、メモリセルアレイ１８が８個のメモリブロック１８
ａ（すなわち、メモリブロックＭＢ₁〜ＭＢ₈）を含む場
合には、その検出結果７０ａは、”０”または”１”の
値をそれぞれ有する８ビットのビット列によって表現さ
れ得る。値”０”は、対応するメモリブロック１８ａで
リーク電流が発生していないことを表す。値”１”は、
対応するメモリブロック１８ａでリーク電流が発生して
いることを表す。例えば、検出結果７０ａがビット列”
１０１０００００”であることは、メモリブロックＭＢ
₁およびＭＢ₃においてリーク電流が発生していることを
意味する。

【０１０８】制御部７６は、書き込み回路７４と、制御
回路７５と、読み出し回路７１とを含んでいる。

【０１０９】書き込み回路７４は、検出結果７０ａに基
づいてリーク電流遮断情報に含まれる識別情報７４ａを
生成し、識別情報７４ａをリーク電流遮断情報記憶部１
４に書き込む。リーク電流遮断情報記憶部１４に既に識
別情報が記憶されている場合には、その記憶されている
識別情報が識別情報７４ａに更新される。例えば、検出
結果７０ａと識別情報７４ａとは同一のデータであって
よい。このことは、リーク電流が発生しているメモリブ
ロック１８ａと、電源９０から電気的に絶縁されるべき
メモリブロック１８ａとが等しいことを意味する。もち
ろん、検出結果７０ａに何らかの変換を加えたものを識
別情報７４ａとすることも可能である。

【０１１０】制御回路７５および読み出し回路７１の動
作は、実施形態２において説明したそれらの動作と同様
である。従って、ここではその説明を省略する。

【０１１１】なお、上述した説明では、識別情報７４ａ
をいったんリーク電流遮断情報記憶部１４に記憶するこ
ととした。しかし、識別情報７４ａをリーク電流遮断情
報記憶部１４に記憶することなく、制御回路７５が識別
情報７４ａに基づいてプログラム情報を生成するように
してもよい。あるいは、制御回路７５が検出結果７０ａ
に基づいて、プログラム情報を直接的に生成してもよ
い。プログラム情報は、リーク電流遮断部１２内に設け
られているプログラマブルロジック素子２２のそれぞれ
に書き込まれる。これにより、プログラマブルロジック
素子２２に接続されているスイッチング素子２１のオン
・オフが制御される。スイッチング素子２１をオフにす
ることによって、メモリブロック１８ａにおいて発生し
ているリーク電流が遮断される。

【０１１２】なお、半導体装置１５０において、複数の
メモリブロック１８ａを含むメモリセルアレイ１８と、
冗長記憶部４０と、リーク電流遮断部１２と、リーク電
流遮断情報記憶部１４とは、単一の半導体チップ３３上
に形成されることが好ましい。

【０１１３】また、リーク電流検出部７０は、上述の試
験回路搭載方式における試験回路と共に形成し、電源投
入時の検出回路等を共有させることも可能である。

【０１１４】上述したように、半導体装置１５０は、リ
ーク電流検出部７０を有している。リーク電流検出部７
０は、半導体装置１５０を実装した後であっても、メモ
リセルアレイ１８に実際にリーク電流が流れているか否
かを検出することができる。従って、半導体装置１５０
によれば、必要な時（例えば、半導体装置１５０の駆動
開始時など）にいつでもリーク電流をチェックし、その
結果に基づいてリーク電流を遮断することができる。特
に、半導体装置１５０を実装した後の経時変化により新
たにリーク電流が発生した場合にも、そのようなリーク
電流を遮断することができる。

【０１１５】なお、実施形態５と実施形態４とを組み合
わせることも可能である。当業者であれば、レーザ照射
装置８０を用いてリーク電流遮断部に含まれるヒューズ
を切断することによりリーク電流を遮断するように、半
導体装置１５０を改変することができることを容易に理
解するだろう。

【０１１６】（実施形態６）図９は、本発明の実施形態
６の半導体装置１７０の構成を示す。半導体装置１７０
は、記憶部１３と、記憶部１３を制御する制御部９６と
を含んでいる。

【０１１７】記憶部１３は、複数の半導体チップ１３ａ
を含む。複数の半導体チップ１３ａのそれぞれは、上述
した実施形態において説明された半導体チップ１０、３
０、３１、３３のいずれかであり得る。本実施形態にお
いては、複数の半導体チップ１３ａのそれぞれは、半導
体チップ３１であると仮定する。

【０１１８】半導体チップ１３ａの上には、複数のメモ
リブロック１８ａを含むメモリセルアレイ１８と、冗長
記憶部４０と、リーク電流遮断部１２と、リーク電流遮
断情報記憶部１４とが形成されている。これらの構成
は、実施形態２において既に説明した通りである。

【０１１９】制御部９６は、読み出し回路９１と制御回
路９２とを含んでいる。読み出し回路９１は、複数の半
導体チップ１３ａのそれぞれのリーク電流遮断情報記憶
部１４と冗長記憶部４０とから、それぞれ、リーク電流
遮断情報と欠陥メモリセルのアドレスとを読み出す。制
御回路９２は、読み出し回路９１から与えられる情報に
基づいて、複数の半導体チップ１３ａ毎に、電源９０と
電気的に絶縁されるべきメモリブロック１８ａを決定
し、対応する半導体チップ１３ａのリーク電流遮断部１
２を制御して、メモリブロック１８ａと電源９０とを電
気的に絶縁する。これにより、その半導体チップ１３ａ
のメモリブロック１８ａには電源９０からの電力が供給
されなくなる。その結果、メモリブロック１８ａにおけ
るリーク電流が遮断される。

【０１２０】制御部９６は、メモリブロック１８ａを単
位としてだけではなく、半導体チップ１３ａを単位とし
ても、リーク電流を遮断することができる。例えば、特
定の半導体チップ１３ａに含まれる多数のメモリブロッ
ク１８ａにおいてリーク電流が生じた場合には、制御部
９６は、その特定の半導体チップ１３ａの全体を電源９
０から電気的に絶縁することにより、半導体チップ１３
ａを単位としてリーク電流を遮断してもよい。

【０１２１】このように、半導体装置１７０によれば、
半導体チップ１３ａに含まれるメモリブロック１８ａを
単位として、または、半導体チップ１３ａを単位として
リーク電流を遮断することができる。

【０１２２】このように階層的にリーク電流を遮断する
ことは、本実施形態に限らず、他の実施形態にも応用で
きる。例えば、メモリブロック１８ａをさらに複数の部
分（所定数のメモリセルを含むサブ単位）に分割し、対
応するスイッチング素子２１を階層的に構成してもよ
い。例えば、第１階層のスイッチング素子２１によって
サブ単位毎にリーク電流を遮断し、第２階層のスイッチ
ング素子２１によってメモリブロック１８ａ毎に（すな
わち、複数のサブ単位を一度に）リーク電流を遮断する
ことができる。

【０１２３】スイッチング素子２１の階層構造や、それ
に対応するプログラマブルロジック素子２２の構成など
の情報は、制御情報としてリーク電流遮断情報記憶部１
４に記憶させておくことができる。制御部９６は、読み
出し回路９１によって各半導体チップ１３ａから必要な
情報を読み出し、制御回路９２によってスイッチング素
子２１およびプログラマブルロジック素子２２の構成に
応じた制御を行うことができる。

【０１２４】上述した例では、複数の半導体チップ１３
ａのそれぞれは同一であるとして説明した。しかし、本
発明はこれに限定されない。複数の半導体チップ１３ａ
のそれぞれがタイプの異なる半導体チップであってもよ
い。異なる半導体チップ１３ａは、異なるリーク電流遮
断部１２を有していてもよい。例えば、スイッチング素
子２１の構成やプログラマブルロジック素子２２の種類
が異なっていてもよい。メモリセルアレイ１８の構造、
リーク電流を遮断する単位の構成、スイッチング素子２
１の構成、プログラマブルロジック素子２２の種類など
を表す情報を、リーク電流遮断情報あるいは制御情報と
してリーク電流遮断情報記憶部１４に記憶しておくこと
により、異なる規格やフォーマットを有する複数の半導
体チップ１３ａを記憶部１３として使用することができ
る。

【０１２５】半導体装置１７０によれば、複数の異なる
種類の半導体チップを記憶部１３として用いても、リー
ク電流の遮断を効果的に行うことができる。

【０１２６】

【発明の効果】上述のように、本発明の半導体装置およ
びその制御方法によれば、リーク電流を遮断することに
より、電力消費を低減することができる。また、半導体
装置の実装後（特に、半導体装置が製品に組み込まれた
後）にリーク電流を制御することができる。さらに、シ
ステムにおいて使用されるアプリケーションの種類やア
プリケーションからの要求に応じて、リーク電流を遮断
することを制御することができる。また、複数の異なる
種類の半導体チップを記憶部として用いる場合にも、リ
ーク電流の遮断を効果的に行うことができる。

【図面の簡単な説明】

【図１】本発明の原理を説明するための図である。

【図２】（ａ）はリーク電流遮断部１２の構成を示す
図、（ｂ）は回路ブロック８ａにリーク電流が流れる様
子を模式的に示す図、（ｃ）はリーク電流遮断部６２の
構成を示す図である。

【図３】本発明の実施形態１の半導体装置１１０の構成
を示す図である。

【図４】本発明の実施形態２の半導体装置１２０の構成
を示す図である。

【図５】本発明の実施形態３の半導体装置１３０の構成
を示す図である。

【図６】（ａ）および（ｂ）は、本発明の実施形態４の
システムＬＳＩ１８０の構成を示す図である。

【図７】システムＬＳＩ１８０に含まれる機能ブロック
３２０の構成を示す図である。

【図８】本発明の実施形態５の半導体装置１５０の構成
を示す図である。

【図９】本発明の実施形態６の半導体装置１７０の構成
を示す図である。

【符号の説明】

８アレイ部８ａ回路ブロック１２リーク電流遮断部１４リーク電流遮断情報記憶部１６制御部１８メモリセルアレイ１８ａメモリブロック４０冗長記憶部７０リーク電流検出部８０レーザ照射装置（ブロワー）９０電源

───────────────────────────────────────────────────── フロントページの続き (72)発明者楠本馨一大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者高橋学志大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者寺田裕大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者平田貴士大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】複数の回路ブロックを含むアレイ部と、前記アレイ部の前記複数の回路ブロックのうち少なくと
も１つにおいて生じているリーク電流を遮断するリーク
電流遮断部と、リーク電流遮断情報に応じて、前記リーク電流遮断部を
制御する制御部とを備えた半導体装置。
【請求項２】前記リーク電流遮断部は、前記アレイ部
に電力を供給する電源と前記複数の回路ブロックのうち
少なくとも１つとを電気的に絶縁することにより、前記
リーク電流を遮断する、請求項１に記載の半導体装置。
【請求項３】前記リーク電流遮断部は、前記アレイ部
に電力を供給する電源と前記複数の回路ブロックのうち
の１つとの間に設けられたスイッチング素子と、前記ス
イッチング素子に接続されたプログラマブルロジック素
子とを含み、前記制御部は、前記リーク電流遮断情報に
応じて前記プログラマブルロジック素子をプログラムす
ることにより、前記スイッチング素子のオン・オフを制
御する、請求項１に記載の半導体装置。
【請求項４】前記リーク電流遮断情報は、前記電源か
ら電気的に絶縁すべき少なくとも１つの回路ブロックを
識別する識別情報を含む、請求項３に記載の半導体装
置。
【請求項５】前記リーク電流遮断部は、前記アレイ部
に電力を供給する電源と前記複数のブロックのうちの１
つとの間に設けられたヒューズを含み、前記制御部は、前記リーク電流遮断情報に応じて切断す
べきヒューズの位置を示す位置情報を生成し、前記位置
情報をレーザ照射装置に出力する、請求項１に記載の半
導体装置。
【請求項６】前記リーク電流遮断情報は、前記半導体
装置が形成される半導体チップ上の所定の点を基準点と
する前記ヒューズの位置を示す情報を含む、請求項５に
記載の半導体装置。
【請求項７】前記半導体装置は、システムＬＳＩ上に
搭載されている、請求項５に記載の半導体装置。
【請求項８】前記半導体装置は、前記リーク電流遮断
情報を記憶するリーク電流遮断情報記憶部をさらに備え
ている、請求項１に記載の半導体装置。
【請求項９】前記半導体装置は、少なくとも１つの回
路ブロックにおいてリーク電流が生じているか否かを検
出し、その検出結果に基づいて前記リーク電流遮断情報
を生成するリーク電流検出部をさらに備えている、請求
項１に記載の半導体装置。
【請求項１０】前記複数の回路ブロックのうちの少な
くとも１つは、所定の動作を実行しないという欠陥を有
する欠陥素子を含み、前記半導体装置は、前記欠陥素子に対するアクセスを禁
止し、かつ、冗長素子に対するアクセスを許容する冗長
回路部をさらに備えており、前記制御部は、前記欠陥素子のアドレスおよび前記リー
ク電流遮断情報の少なくとも一方に応じて、前記リーク
電流遮断部を制御する、請求項１に記載の半導体装置。
【請求項１１】前記半導体装置は、第１モードおよび
第２モードのいずれか一方を示すモード情報を受け取
り、前記モード情報に応じて前記制御部を制御するシス
テムコントローラをさらに備えており、前記半導体装置
は、前記第２モードでは前記第１モードより低い電力消
費で動作する、請求項１に記載の半導体装置。
【請求項１２】前記複数の回路ブロックのうち少なく
とも１つは、複数のメモリセルを含むメモリブロックで
ある、請求項１に記載の半導体装置。
【請求項１３】複数の回路ブロックを含むアレイ部を
有する半導体装置を制御する方法であって、リーク電流遮断情報に応じて、前記アレイ部の前記複数
の回路ブロックのうち少なくとも１つにおいて生じてい
るリーク電流を遮断するステップを包含する方法。
【請求項１４】前記リーク電流を遮断するステップ
は、前記アレイ部に電力を供給する電源と前記複数の回
路ブロックのうち少なくとも１つとを電気的に絶縁する
ステップを包含する、請求項１３に記載の方法。
【請求項１５】前記方法は、前記リーク電流遮断情報
を記憶するステップをさらに包含する、請求項１３に記
載の方法。
【請求項１６】前記方法は、少なくとも１つの回路ブ
ロックにおいてリーク電流が生じているか否かを検出す
るステップと、その検出結果に基づいて前記リーク電流
遮断情報を生成するステップとをさらに包含する、請求
項１３に記載の方法。