JP2009117016A

JP2009117016A - ブロックリペア装置及び方法

Info

Publication number: JP2009117016A
Application number: JP2008155115A
Authority: JP
Inventors: Saeng Hwan Kim; サエングフアンキム
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2007-11-02
Filing date: 2008-06-13
Publication date: 2009-05-28
Also published as: KR20090045610A; CN101425343B; US20090116317A1; CN101425343A

Abstract

【課題】ブロックリペア装置及び方法を提供する。
【解決手段】本発明によるブロックリペア装置は、複数のセルブロック１０と、前記複数のセルブロックのリペア信号を出力するブロックリペアヒューズ部３０と、前記ブロックリペア信号に応じて、前記複数のセルブロックを活性化するか、又は前記複数のセルブロックのうち不良セルブロックを電気的に孤立させるための制御信号を出力するブロックアイソレーション制御部４０と、セルブロックアドレス信号に応じて、前記不良セルブロックを他のセルブロックで代替するためのブロックリペア選択信号を出力するブロックリペア選択部５０と、を含む。
【選択図】図５

Description

本発明は、半導体メモリ装置に関し、より詳細には、ＤＲＡＭ（Dynamic Random Access Memory）セルのブロックリペア装置及び方法に関する。

図１は、一般的なＤＲＡＭセルのブロック図であり、図２は、一般的なビットラインセンスアンプの回路図であり、図３は、一般的なＤＲＡＭのブロックアイソレーション制御部の回路図である。

図１〜図３に示すように、下と上のセルブロックでセンスアンプを共有するので、ビットライン負荷を低減するため、ＢＩＲ（Bit Line Isolation）ベアラ方式を主に使用する。そして、選択されなかったブロックのビットラインは、ＶＢＬＰ（Bit Line Pre-charge）電圧にプリチャージされているべきなので、各々のビットラインセンスアンプ内に、ビットラインをＶＢＬＰ電圧にプリチャージする回路が一般的に存在する。選択されなかったブロックのＢＩＳはハイ状態になって、ビットラインがプリチャージ可能になる必要があり、選択されたブロックのセンスアンプが隣接ブロックのビットラインに影響を与えないよう、ＢＩＳを制御する必要がある。

図４は、一般的なＤＲＡＭセルにおける電気的短絡を説明するためのブロック図であって、セル不良でないビットラインとワードラインとの短絡不良を示している。このような場合、不良ビットライン又はワードライン欠陥救済回路により救済することができるが、短絡された部分での電流消耗を救済することはできない。それは、ブロックが選択されなかった場合、ビットラインプリチャージのために常に信号BIS_UP又はBIS_DNを活性化しているからである。それによる電流消耗が大きくない場合には問題ないが、静止電流制限又はＶＢＬＰ発生装置の限界を超える場合、その製品は不良になるしかない。

このように、一般的なＤＲＡＭの場合、セル不良発生の際、これを救済できる余分のセルを備え、これを用いて不良セルの発生の際に代替する方式により歩留まりを相当高めることができるが、セルブロック内の電気的短絡発生と短絡による電流増加が製品特性の限界値を超えると救済する方法がないという問題がある。

なお、上記背景技術に係るブロックリペア装置についての特許文献としては、例えば下記特許文献１及び２がある。
米国特許第７，２８６，３８０号公報米国特許第５，７４２，５４７号公報

本発明は、上述の問題点に鑑みてなされたもので、その目的は、セルブロック内に電気的短絡が発生した場合にも、ブロック全体を電気的に孤立させ、リダンダントセルブロックで代替することで、電気的短絡問題を解決することができるブロックリペア装置及び方法を提示することにある。

上記目的を達成すべく、本発明によるブロックリペア装置は、複数のセルブロックと、前記複数のセルブロックのリペア信号を出力するブロックリペアヒューズ部と、前記ブロックリペア信号に応じて、前記複数のセルブロックを活性化するか、又は前記複数のセルブロックのうち不良セルブロックを電気的に孤立させるための制御信号を出力するブロックアイソレーション制御部と、セルブロックアドレス信号に応じて、前記不良セルブロックを他のセルブロックで代替するためのブロックリペア選択信号を出力するブロックリペア選択部と、を含む。

また、本発明によるブロックリペア装置は、データ格納のための複数のセルブロックと、前記複数のセルブロックのうち不良セルブロックを代替するためのリダンダントセルブロックと、前記不良セルブロックをディスエーブルさせるためのブロックリペアヒューズ部と、前記ブロックリペアヒューズ部の出力信号に応じて、前記複数のセルブロックと前記リダンダントセルブロックとを活性化し、前記不良セルブロックを電気的に孤立させるためのブロックアイソレーション制御部と、前記セルブロックのアドレス信号に応じて、前記不良セルブロックを前記リダンダントセルブロックで代替するためのブロックリペア選択信号を出力するブロックリペア選択部と、を含む。

また、本発明によりブロックリペア方法は、デストモード信号を用いて複数のセルブロックのうち特定ブロックの電気的短絡を測定するステップと、前記電気的短絡の測定の結果、不良セルブロックがある場合、ブロックアイソレーション制御部を用いて当該不良セルブロックを電気的に孤立させるステップと、前記セルブロックのアドレス信号が入力されるとき、ブロックリペア選択部を用いて前記セルブロックのアドレス信号が不良セルブロックのアドレス信号であるかを判断するステップと、前記セルブロックのアドレス信号が不良セルブロックのアドレスである場合、前記不良セルブロックを前記ブロックアイソレーション制御部を用いてリダンダントセルブロックで代替するステップと、を含む。

本発明によれば、セルブロック内に電気的短絡が発生した場合、ブロック全体を電気的に孤立させ、リダンダントセルブロックで代替して、電気的短絡問題を解決することで、電流消耗を低減し、歩留まりを増大させる効果が得られる。

以下、本発明の好ましい実施形態を、添付図面に基づき詳細に説明する。

図５は、本発明によるＤＲＡＭセルのブロックリペア装置を説明するためのブロック図である。

図５に示すように、本発明は、複数のセルブロック１０と、前記複数のセルブロック１０のうち特定ブロックに電気的短絡又はセル不良が発生したとき、前記不良セルブロックを代替するためのリダンダントセルブロック２０と、前記複数のセルブロック１０のリペア信号を出力するブロックリペアヒューズ部３０と、前記ブロックリペア信号に応じて、前記複数のセルブロック１０を活性化するか、又は前記複数のセルブロック１０のうち不良セルブロックを電気的に孤立させるための制御信号を出力するブロックアイソレーション制御部４０と、セルブロックアドレス信号に応じて、前記不良セルブロックを他のセルブロックで代替するためのブロックリペア選択信号を出力するブロックリペア選択部５０と、を含む。

そして、一般的なＤＲＡＭで使用されるビットラインをセンシングするためのセンスアンプアレイと、ワードラインを選択し、ビットラインを選択するためのＸ−デコーダブロック及びＹ−デコーダブロックと、各々のロー、コラムを制御するためのロー制御ブロックとコラム制御ブロックとを含む。

図６及び図７は、本発明の実施形態によるブロックリペア装置の回路図である。

図６及び図７に示すように、ビットラインとワードラインの電気的短絡のような不良発生の際に、これを、余分のリダンダントセルブロックで代替し、ブロックリペアヒューズをカッティングして、不良ブロックのＸ−デコーダ、ロー制御ブロックなどをディスエーブルさせる。そして、ブロックアイソレーション制御部を制御して、不良のあるブロックを電気的に孤立させる。

図７におけるブロックアドレスは、各々の割り当てられたセルブロックのブロックアドレスを示し、ブロックリペアは、各々のセルブロックにブロックリペアをするか否かを示すヒューズの出力を示す。

ところで、電気的に短絡が発生した場合、まず該当ブロックを探さねばならない。そのためには、選択されたブロックだけに電圧を供給し、電流を測定してから短絡有無を判断するが、そのために、ＤＲＡＭで使用するテストモードを用いて特定ブロックだけに電圧を供給できるように信号BIS_UP又はBIS_DNを制御する。

図８は、本発明の実施形態によるブロックアイソレーション制御部の回路図である。

図８に示すように、前記ブロックアイソレーション制御部４０は、前記ブロックリペアヒューズ部３０の出力信号とブロックアドレス信号とテストモードに応じて、否定論理合演算する演算部を含む。ここで、リダンダントセルブロックの信号BIS_UP又はBIS_DNは、どのブロックが代替されたかによって可変すべきであって、代替されたブロックのアドレスとしてはブロックリペア選択部の出力信号を使用する。

図９Ａは、本発明の実施形態による信号Power_bに対するＶＤＤレベルを示すグラフである。

図９Ｂは、本発明の実施形態によるブロックリペアフューズ部の回路図である。

図９Ａ及び図９Ｂに示すように、前記ブロックリペアヒューズ部３０は、初期化信号に応じて、一ノードをプルアップ駆動及びプルダウン駆動する駆動部３１と、ヒューズカッティングの際、前記駆動部がプルダウン駆動されるようにするヒューズ３２と、前記駆動部３１の出力信号をラッチするラッチ部３３とを含む。ここで、信号Power_bは、ＤＲＡＭの回路初期化に使用される信号であって、ＶＤＤ電位が一定レベルになると、ローに転移される信号である。

従って、ブロックリペア信号は、ヒューズをカッティングしないと初期にハイ状態にあって、ＶＤＤ電位が上昇するとローに変化するが、ヒューズをカッティングした後は、常にハイ状態を維持する。

図１０は、本発明の実施形態によるブロックリペア選択部の回路図である。

図１０に示すように、ブロックリペア選択部５０は、プリチャージ信号に応じて一ノードをプルアップ駆動するプルアップ駆動部５１と、セルブロックのアドレス信号に応じて一ノードをプルダウン駆動するプルダウン駆動部５２と、ヒューズカッティングの際、前記一ノードがプルアップ駆動されるようにするヒューズ５３と、前記プルアップ駆動部５１と前記プルダウン駆動部５２の出力信号をバッファリングするバッファ部５４とを含む。

前記ブロックリペア選択部５０において、セルブロックが活性化する前は、プリチャージ信号により該当ブロックリペア信号がハイ状態にあり、特定セルブロックが活性化したら、該当ブロックのアドレス信号によりヒューズがカッティングされていないとローに転移され、カッティングされているとハイを維持する。従って、前記ブロックリペア信号によって、どのブロックを代替するかを選択することができる。

そして、本発明は、いかなるブロックでも電気的短絡のような不良が発生しない場合、余分のブロックを一般的なＤＲＡＭで使用する不良救済セルとして使用することができ、ブロックの電気的短絡不良が存在する場合、ブロックを代替し、追加的な不良は一般的なＤＲＡＭに備えられたコラムリペアで救済することができる。

図１１は、ブロックの電気的短絡だけでなく、ワードライン不良が発生した場合に対して、コラムリペアだけでは救済が不可能であるので、単位ブロックの他に追加で余分のワードラインを備えて、このような場合に対しても全て救済が可能であるように、余分のセルを準備した例を示しており、救済過程は一般的なＤＲＡＭで使用する方法と同一にすれば良い。

このように構成された本発明の動作を図面を参照して詳細に説明する。

まず、テストモード信号を用いて、セルブロックのうち特定ブロックの電気的短絡を測定する。詳細には、テストモード信号を用いて特定ブロックだけに電圧を供給し、該当ブロックの電流を測定することで、短絡の有無を判断する。

前記電気的短絡の測定の結果、不良セルブロックがある場合、ブロックアイソレーション制御部４０を用いて該当不良セルブロックを電気的に孤立させる。詳細には、ブロックリペアヒューズ部３０が初期化信号に応じてヒューズカッティングによるブロックリペア信号を出力すると、前記ブロックアイソレーション制御部４０が前記ブロックリペア信号に応じて不良セルブロックに電圧が供給されることを遮断して、電気的に孤立させる。

続いて、前記セルブロックのアドレス信号が入力されるとき、ブロックリペア選択部５０を用いて前記セルブロックのアドレス信号が不良セルブロックのアドレス信号であるかを判断する。詳細には、前記ブロックリペア選択部５０がセルブロックのアドレス信号に応じてヒューズカッティングによるブロックリペア選択信号を出力すると、前記ブロックリペア選択信号の活性化有無によって、前記セルブロックアドレス信号が不良セルブロックのアドレス信号であるかを判断する。

そして、前記セルブロックのアドレスが不良セルブロックのアドレスである場合、前記不良セルブロックを前記ブロックアイソレーション制御部４０を用いてリダンダントセルブロック２０で代替する。詳細には、前記ブロックアイソレーション制御部４０が前記ブロックリペア選択部５０の出力信号に応じて不良セルブロックの代わりにリダンタントセルブロックに電圧を供給して、当該リダンダントセルブロックで代替して動作する。

このように、本発明は、セルブロック内の電気的短絡が発生した場合、ブロック全体を電気的に孤立させ、リダンダントセルブロックに代替して、電気的短絡の問題を解決することで、電流消耗を低減し、歩留まりを増大させることができる。

上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

一般的なＤＲＡＭセルのブロック図である。一般的なビットラインセンスアンプの回路図である。一般的なＤＲＡＭのブロックアイソレーション制御部の回路図である。一般的なＤＲＡＭセルにおける電気的短絡を説明するためのブロック図である。本発明によるＤＲＡＭセルのブロックリペア装置を説明するためのブロック図である。本発明の実施形態によるブロックリペア装置の回路図である。本発明の実施形態によるブロックリペア装置の回路図である。本発明の実施形態によるブロックアイソレーション制御部の回路図である。本発明の実施形態による信号Power_bに対するＶＤＤレベルを示すグラフである。本発明の実施形態によるブロックリペアフューズ部の回路図である。本発明の実施形態によるブロックリペア選択部の回路図である。本発明の他の実施形態によるブロックリペア装置を説明するためのブロック図である。

Claims

複数のセルブロックと、
前記複数のセルブロックのリペア信号を出力するブロックリペアヒューズ部と、
前記ブロックリペア信号に応じて、前記複数のセルブロックを活性化するか、又は前記複数のセルブロックのうち不良セルブロックを電気的に孤立させるための制御信号を出力するブロックアイソレーション制御部と、
セルブロックアドレス信号に応じて、前記不良セルブロックを他のセルブロックで代替するためのブロックリペア選択信号を出力するブロックリペア選択部と、
を含むことを特徴とするブロックリペア装置。
前記ブロックリペアヒューズ部は、
初期化信号に応じて一ノードをプルアップ駆動及びプルダウン駆動する駆動部と、
ヒューズカッティングの際、前記駆動部がプルダウン駆動されるようにするヒューズと、
前記駆動部の出力信号をラッチするラッチ部と、
を含むことを特徴とする請求項１に記載のブロックリペア装置。
前記初期化信号は、外部電圧電位が一定ロジックレベルになるとローに転移される信号であることを特徴とする請求項２に記載のブロックリペア装置。
前記ブロックアイソレーション制御部は、
前記ブロックリペアヒューズ部の出力信号と、ブロックアドレス信号と、テストモード信号と、に応じて否定論理合演算する演算部を含むことを特徴とする請求項１に記載のブロックリペア装置。
前記テストモード信号は、特定ブロックの電気的短絡の有無を測定するために選択されたブロックだけを活性化する信号であることを特徴とする請求項４に記載のブロックリペア装置。
前記ブロックリペア選択部は、
プリチャージ信号に応じて一ノードをプルアップ駆動するプルアップ駆動部と、
セルブロックのアドレス信号に応じて一ノードをプルダウン駆動するプルダウン駆動部と、
ヒューズカッティングの際、前記一ノードがプルアップ駆動されるようにするヒューズと、
前記プルアップ駆動部と前記プルダウン駆動部の出力信号をバッファリングするバッファ部と、
を含むことを特徴とする請求項１に記載のブロックリペア装置。
ビットラインをセンシングするためのセンスアンプアレイと、
ワードラインを選択し、ビットラインを選択するためのＸ−デコーダ及びＹ−デコーダブロックと、
各々のロー及びコラムを制御するためのロー制御ブロック及ぶコラム制御ブロックと、
を更に含むことを特徴とする請求項１に記載のブロックリペア装置。
データ格納のための複数のセルブロックと、
前記複数のセルブロックのうち不良セルブロックを代替するためのリダンダントセルブロックと、
前記不良セルブロックをディスエーブルさせるためのブロックリペアヒューズ部と、
前記ブロックリペアヒューズ部の出力信号に応じて、前記複数のセルブロックと前記リダンダントセルブロックとを活性化し、前記不良セルブロックを電気的に孤立させるためのブロックアイソレーション制御部と、
前記セルブロックのアドレス信号に応じて、前記不良セルブロックを前記リダンダントセルブロックで代替するためのブロックリペア選択信号を出力するブロックリペア選択部と、
を含むことを特徴とするブロックリペア装置。
前記ブロックリペアヒューズ部は、
初期化信号に応じて、一ノードをプルアップ駆動及びプルダウン駆動する駆動部と、
ヒューズカッティングの際前記駆動部がプルダウン駆動されるようにするヒューズと、
前記駆動部の出力信号をラッチするラッチ部と、
を含むことを特徴とする請求項８に記載のブロックリペア装置。
前記初期化信号は、外部電圧電位が一定ロジックレベルになるとローに転移される信号であることを特徴とする請求項９に記載のブロックリペア装置。
前記ブロックアイソレーション制御部は、
前記ブロックリペアヒューズ部の出力信号と、ブロックアドレス信号と、テストモード信号と、に応じて否定論理合演算する演算部を含むことを特徴とする請求項８に記載のブロックリペア装置。
前記ブロックリペア選択部は、
プリチャージ信号に応じて一ノードをプルアップ駆動するプルアップ駆動部と、
セルブロックのアドレス信号に応じて一ノードをプルダウン駆動するプルダウン駆動部と、
ヒューズカッティングの際、前記一ノードがプルアップ駆動されるようにするヒューズと、
前記プルアップ駆動部と前記プルダウン駆動部の出力信号をバッファリングするバッファ部と、
を含むことを特徴とする請求項８に記載のブロックリペア装置。
ビットラインをセンシングするためのセンスアンプアレイと、
ワードラインを選択し、ビットラインを選択するためのＸ−デコーダブロック及びＹ−デコーダブロックと、
各々のロー、コラムを制御するためのロー制御ブロックとコラム制御ブロックと、
を更に含むことを特徴とする請求項８に記載のブロックリペア装置。
デストモード信号を用いて複数のセルブロックのうち特定ブロックの電気的短絡を測定するステップと、
前記電気的短絡の測定の結果、不良セルブロックがある場合、ブロックアイソレーション制御部を用いて当該不良セルブロックを電気的に孤立させるステップと、
前記セルブロックのアドレス信号が入力されるとき、ブロックリペア選択部を用いて前記セルブロックのアドレス信号が不良セルブロックのアドレス信号であるかを判断するステップと、
前記セルブロックのアドレス信号が不良セルブロックのアドレスである場合、前記不良セルブロックを前記ブロックアイソレーション制御部を用いてリダンダントセルブロックで代替するステップと、
を含むことを特徴とするブロックリペア方法。
前記特定ブロックの電気的短絡を測定するステップは、
テストモード信号を用いて特定ブロックだけに電圧を供給するステップと、
前記特定ブロックに電圧を供給した後、該当ブロックの電流を測定して短絡の有無を判断するステップと、
を含むことを特徴とする請求項１４に記載のブロックリペア方法。
前記不良セルブロックを電気的に孤立させるステップは、
ブロックリペアヒューズ部が初期化信号に応じてヒューズカッティングによるブロックリペア信号を出力するステップと、
前記ブロックアイソレーション制御部が前記ブロックリペア信号に応じて不良セルブロックに電気が供給されることを遮断するステップと、
を含むことを特徴とする請求項１４に記載のブロックリペア方法。
前記不良セルブロックのアドレス信号であるかを判断するステップは、
前記ブロックリペア選択部がセルブロックのアドレス信号に応じてヒューズカッティングによるブロックリペア選択信号を出力するステップと、
前記ブロックリペア選択信号の活性化の有無によって、前記セルブロックアドレス信号が不良セルブロックのアドレス信号であるかを判断するステップと、
を含むことを特徴とする請求項１４に記載のブロックリペア方法。
前記不良セルブロックをリダンダントセルブロックで代替するステップは、
前記ブロックアイソレーション制御部が前記ブロックリペア選択部の出力信号に応じて不良セルブロックの代わりに前記リダンダントセルブロックに電圧を供給するステップを含むことを特徴とする請求項１４に記載のブロックリペア方法。