JP2003233988A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 固定データをＤＲＡＭに速やかに保持させる
ことを可能とし、ＤＲＡＭの特性を有しながら、ＲＯＭ
のように固定データの速やかな提供も可能な半導体メモ
リを提供することにある。 【解決手段】 情報電荷を保持する容量Ｃ０〜Ｃ３およ
び該容量Ｃ０〜Ｃ３の一方の電極とビット線ＢＬ０，Ｂ
Ｌ１とを接続または非接続にする選択用スイッチトラン
ジスタＴｒ０〜Ｔｒ３とからなるメモリセルＭＣが複数
設けられた半導体メモリにおいて、複数のメモリセルＭ
Ｃのうち予め定められた第１グループの各容量Ｃ０，Ｃ
３に接続されるプレート電位供給線ＰＬ０に複数レベル
の電位を供給可能な第１電位供給回路と、予め定められ
た第２グループの各容量Ｃ１，Ｃ２に接続されるプレー
ト電位供給線ＰＬ１に複数レベルの電位を供給可能な第
２電位供給回路とを有し、第１グループと第２グループ
のメモリセルＭＣの各容量Ｃ０〜Ｃ１のプレート電位を
切り換えることで、これら複数のメモリセルに予め定め
られたデータを保持させるように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＤＲＡＭ（Dyna
mic Random Access Memory）およびＤＲＡＭやプロセッ
サなどを内蔵した半導体集積回路に適用して有用な技術
に関し、例えばワンチップマイクロコンピュータやＤＳ
Ｐ（Digital Signal Processor）などに利用して特に有
用な技術に関する。

【０００２】

【従来の技術】ＤＲＡＭやＣＰＵ（Central Processing
Unit ）などを搭載したワンチップコンピュータやＤＳ
Ｐなどの半導体集積回路では、ＣＰＵが毎回実行する基
本プログラムなどは、例えばＲＯＭ或いはフラッシュメ
モリのような書換え可能な不揮発メモリなどに格納して
用いたり、または、起動時に外部記憶装置から内蔵ＲＡ
Ｍに毎回ロードして用いるなどの方式が一般に採用され
ている。

【０００３】

【発明が解決しようとする課題】しかしながら、ＲＯＭ
を用いた場合には、製造工程以降にデータの書き換えが
出来ず、流動性に欠けるという課題がある。また、フラ
ッシュメモリでは書込み速度が遅いと云った問題や書込
み耐用回数の制限などの問題がある。また、近年、上記
のような集積回路は携帯型の装置に搭載されることが多
く、このような装置においては実装スペースの縮小や消
費電流の低減が課題になっていることから、集積回路が
形成されるチップの大きさも小さくしたいという要求が
ある。そのためには、集積回路において内蔵ＲＯＭや内
蔵のフラッシュメモリなどを削減することが有効であ
る。一方、起動時に基本プログラムを外部記憶装置から
ＤＲＡＭに毎回ロードして用いる方式では、システムの
起動時間が無駄に長くなるという課題を有する。

【０００４】この発明の目的は、固定データをＤＲＡＭ
に速やかに保持させることを可能とし、低コストで高速
な読み書き性能が得られるＤＲＡＭの特徴を有しなが
ら、ＲＯＭのように固定データの速やかな提供も可能な
メモリを備えた半導体集積回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、データを保持する容量および該
容量の一方の電極とビット線とを接続または非接続にす
る選択用スイッチトランジスタからなるメモリセルが複
数設けられた半導体メモリにおいて、複数のメモリセル
のうち予め定められた第１グループのメモリセルの各容
量の他方の電極に複数レベルの電位を供給可能な第１電
位供給回路と、上記複数のメモリセルのうち予め定めら
れた第２グループのメモリセルの各容量の他方の電極に
複数レベルの電位を供給可能な第２電位供給回路と、こ
れら第１電位供給回路および第２電位供給回路を制御す
る電極電位制御手段とを有し、該電極電位制御手段によ
り複数のメモリセルの各容量の他電極の電位を切り換え
ることで、これら複数のメモリセルに予め定められたデ
ータを保持させるように構成したものである。

【０００６】このような手段によれば、通常時は上記メ
モリセルの容量における他方の電極の電位を固定してお
くことで通常のＤＲＡＭとして使用することが出来る一
方、上記電極電位制御手段の制御により容量の電極電位
を制御することで上記複数のメモリセルに固定データを
短時間に保持させることが出来る。また、固定データに
バグがあった場合などは、修正個所のみデータを上書き
することで短時間に修正することも可能である。

【０００７】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は本発明の実施例に係るメ
モリセルを示す回路図、図２は本発明の実施例に係る第
１電位供給回路および第２電位供給回路を含んだプレー
ト電位供給回路を示す回路図である。図１中、ＭＣはメ
モリセル、ＢＬ０，ＢＬ１はデータが入出力されるビッ
ト線（一対の相補ビット線ではなくそれぞれ独立したビ
ット線）、ＷＬ０，ＷＬ１はワード線、Ｃ０〜Ｃ３は情
報電荷が保持される容量、Ｔｒ０〜Ｔｒ３は対応するワ
ード線ＷＬ０，ＷＬ１の信号レベルに応じてそれぞれ対
応付けられた容量Ｃ０〜Ｃ３の一方の電極（蓄積ノード
ｓｎ０〜ｓｎ３）と対応するビット線ＢＬ０，ＢＬ１と
を接続または非接続にするＭＯＳＦＥＴ（選択用スイッ
チトランジスタ）である。そして、各ＭＯＳＦＥＴ Ｔ
ｒ０〜Ｔｒ３のゲート端子は対応するワード線ＷＬ０〜
ＷＬ１に結合されている。

【０００８】このようなメモリアレイにおいて、各メモ
リセルＭＣは予め定められたパターンで２グループに分
けられ（例えば容量Ｃ０，Ｃ３を有するメモリセルＭＣ
と容量Ｃ１，Ｃ２を有するメモリセルＭＣ）、その第１
グループの容量Ｃ０，Ｃ３の他方電極には第１プレート
電位供給線ＰＬ０が接続され、第２グループの容量Ｃ
１，Ｃ２の他方電極には第２プレート電位供給線ＰＬ１
が接続される。上記第１グループの容量Ｃ０，Ｃ３の他
方電極の電位を第１プレート電位ＶＰＬ０、第２グルー
プの容量Ｃ１，Ｃ２の他方電極の電位を第２プレート電
位ＶＰＬ１と記す。なお、複数のメモリセルのグループ
分けのパターンは、固定データのデータパターンが反映
されるように任意に設計されるものである。

【０００９】図２のプレート電位供給回路２０は、図１
のメモリセルＭＣを有した半導体メモリと同一のチップ
上に設けられるものである。そして、図示しない制御回
路（電極電位制御手段）からの制御信号Ｃｔｌ０〜Ｃｔ
ｌ２に基づき、上記第１および第２プレート電位供給線
ＰＬ０，ＰＬ１に複数レベルの電極電位を供給するよう
になっている。また、このプレート電位供給回路２０に
は、供給電位としてビット線ＢＬ０，ＢＬ１で“０”を
表わす低電位（第１電位）Ｖｓｓと、“１”を表わす高
電位（第２電位）Ｖｄｄと、通常時のプレート電位とな
る中間電位Ｖｐｌ（＝｛Ｖｄｄ−Ｖｓｓ｝／２）とが供
給されている。これらの供給電位Ｖｄｄ，Ｖｓｓ，Ｖｐ
ｌは集積回路内の電源装置により生成しても良いし、外
部入力としても良い。

【００１０】図２中、Ｑ１，Ｑ２はコントロール信号Ｃ
ｔｌ０の信号レベルに応じて第１プレート電位供給線Ｐ
Ｌ０にそれぞれ電位Ｖｓｓ，Ｖｐｌを供給するＰチャネ
ル形のスイッチＭＯＳＦＥＴとＮチャネル形のスイッチ
ＭＯＳＦＥＴ、Ｒｐ０とＲｎ０は電位の遷移時間を長く
するための緩衝抵抗である。緩衝抵抗Ｒｐ０，Ｒｎ０は
メモリセルＭＣの容量と組み合わされて時定数回路を構
成し、上記遷移時間を長くする。また、Ｑ３，Ｑ４はコ
ントロール信号Ｃｔｌ１の信号レベルに応じて第２プレ
ート電位供給線ＰＬ１にそれぞれ電位Ｖｓｓ，Ｖｐｌを
供給するＰチャネル形のスイッチＭＯＳＦＥＴとＮチャ
ネル形のスイッチＭＯＳＦＥＴ、Ｒｐ１とＲｎ０は電位
の遷移時間を長くするための緩衝抵抗である。Ｑ５はコ
ントロール信号Ｃｔｌ２の信号レベルに応じて第２プレ
ート電位供給線ＰＬ１に高電位Ｖｄｄを供給するＮチャ
ネル形のスイッチＭＯＳＦＥＴである。高電位Ｖｄｄの
供給経路には緩衝抵抗が設けられず、速やかに電位Ｖｄ
ｄへ遷移するように構成されている。

【００１１】図３〜図５には、上記プレート電位供給回
路の制御に基づく固定データ一斉書込み処理の第１〜第
３段階の動作を説明するタイムチャートを示す。固定デ
ータの一斉書込みを行うには、先ず、図３に示すよう
に、ワード線ＷＬ０，ＷＬ１を順に選択レベルＶｄｈに
するとともにビット線ＢＬ０，ＢＬ１に“０”を表す電
位Ｖｓｓを供給することで、すべてのメモリセルＭＣに
“０”を書き込む。なお、この書込み処理は、容量Ｃ０
〜Ｃ３の蓄積ノードｓｎ０〜ｓｎ３の電位を安定させて
各メモリセルＭＣのＭＯＳＦＥＴ Ｔｒ０〜Ｔｒ３や容
量Ｃ０〜Ｃ３の絶縁膜等を保護するために行うものであ
る。したがって、保護の必要がなく信頼性が確保される
のであれば省略可能である。また、“０”の書込みでは
なく“１”の書込みを行うようにしても良い。

【００１２】次に、図４のタイミングＴ０の前段に示す
ように、ワード線ＷＬ０，ＷＬ１が非選択レベルのとき
に、コントロール信号Ｃｔｌ０，Ｃｔｌ１をハイレベル
にすることで、第１および第２プレート電位供給線ＰＬ
０，ＰＬ１が中間電位Ｖｐｌから電位Ｖｓｓにやや緩や
かに遷移する。そして、それに伴って各容量Ｃ０〜Ｃ３
の蓄積ノードｓｎ０〜ｓｎ３が“０”の電位Ｖｓｓから
さらに低い電位Ｖｂｂ（論理状態“−０”と表す）に遷
移する。さらに、この状態で、再び、すべてのメモリセ
ルＭＣに“０”の書込みを行う（図４のタイミングＴ
０，Ｔ１）。それにより、各メモリセルＭＣのプレート
電位プレート電位ＶＰＬ０，ＶＰＬ１は低電位Ｖｓｓの
まま、蓄積ノードｓｎ０〜ｓｎ３は“０”を表わす電位
Ｖｓｓにされる。

【００１３】次いで、図５のタイミングＴ２の前段に示
すように、ワード線ＷＬ０，ＷＬ１が非選択状態のとき
にコントロール信号Ｃｔｌ２をハイレベルにする。それ
により、第２グループのメモリセルＭＣのプレート電位
ＶＰＬ１が高電位Ｖｄｄにされると共に、該グループの
メモリセルＭＣの蓄積ノードｓｎ１，ｓｎ２の電位が高
電位Ｖｄｄに押し上げられる。そして、高電位Ｖｄｄに
たたき上げされたら、コントロール信号Ｃｔｒ０〜Ｃｔ
ｒ２をローレベルＶｓｓに戻す。それにより、すべての
メモリセルＭＣのプレート電位ＶＰＬ０，ＶＰＬ１が中
間電位Ｖｐｌに緩やかに遷移する。そして、この遷移期
間に各メモリセルＭＣのリフレッシュ動作が何回か行わ
れるようにする（図５のタイミングＴ３〜Ｔ５）。

【００１４】このリフレッシュ動作は、プレート電位Ｖ
ＰＬ０，ＶＰＬ１の遷移に伴って蓄積ノードｓｎ０〜ｓ
ｎ１の電位も中間電位に近づいていくのを、ビット線Ｂ
Ｌ０，ＢＬ１の電位を中間電位Ｖｄｄ／２と比較して差
がある方へ電位を増幅するセンスアンプ（図示略）の作
用により、元の“１”の電位Ｖｄｄまたは“０”の電位
Ｖｓｓに書き戻しを行なうものである。従って、このリ
フレッシュ動作により、プレート電位ＶＰＬ０，ＶＰＬ
１が中間電位Ｖｐｌに戻ったタイミングＴ６において
も、各蓄積ノードｓｎ０〜ｓｎ１の電位は中間電位Ｖｄ
ｄ／２に至らず、“０”か“１”の論理状態が検出可能
な電位に保たれる。そして、最終的なりフレッシュ動作
（図５のタイミングＴ７）等により、第１グループのメ
モリセルＭＣの蓄積ノードｓｎ０，ｓｎ３は“０”の電
位Ｖｓｓに、第２グループのメモリセルＭＣの蓄積ノー
ドｓｎ１，ｓｎ２は“１”の電位Ｖｄｄにされて、プレ
ート電位供給線ＰＬ０，ＰＬ１の接続パターンに応じた
固定データの一斉書込みが完了する。

【００１５】図１のメモリアレイは、例えば、ワンチッ
プマイクロコンピュータやＤＳＰなどの半導体ＩＣ（集
積回路）に備わる内蔵ＤＲＡＭに設けられるものであ
る。そして、例えばこれら半導体ＩＣの起動時に例えば
基礎プログラムなど固定データの一斉書込みを行って、
速やかにプロセッサにプログラムコードを提供し、プロ
セッサの動作を開始させることが出来る。

【００１６】図６には、第１電位供給回路および第２電
位供給回路を含んだ第２実施例のプレート電位供給回路
４０の回路図を示す。

【００１７】図２〜図５に示した第１実施例では、各メ
モリセルＭＣのプレート電位ＶＰＬ０，ＶＰＬ１の制
御、並びに、一般的なメモリセルＭＣへの書込み処理お
よびリフレッシュ動作により、固定データの一斉書込み
を行う例を説明したが、この第２実施例においては、さ
らに、全てのメモリセルＭＣへ“０”と“１”の中間の
論理状態“１／２”の書き込みを行うワード・ビット線
制御機構を設け、該書込み制御を付加することで、さら
に、高速な固定データの一斉書込みを行うものである。

【００１８】上記のワード・ビット線制御機構は、図示
は省略するが、ＤＲＡＭの従来構成であるプリチャージ
回路を利用し、該プリチャージ回路とワード線ＷＬ０，
ＷＬ１の動作タイミングを制御する論理機構として構成
することが出来る。すなわち、プリチャージ回路とは、
ビット線ＢＬ０，ＢＬ１にメモリセルＭＣのデータを出
力させる前に、一旦、ビット線ＢＬ０，ＢＬ１の電位を
中間電位Ｖｄｄ／２にする回路であるが、このプリチャ
ージ回路によりすべてのビット線ＢＬ０，ＢＬ１の電位
を中間電位Ｖｄｄ／２にしたまま、すべてのワード線Ｗ
Ｌ０，ＷＬ１を選択レベルＶｄｈにすることで、すべて
のメモリセルＭＣに中間の論理状態を書き込むことが出
来る。そして、このようなタイミングでプリチャージ回
路とワード線選択回路とを制御する論理機構によりワー
ド・ビット線制御機構が構成される。

【００１９】第２実施例のプレート電位供給回路４０
は、図６に示すように、第１プレート電位供給線ＰＬ０
に中間電位Ｖｐｌと低電位Ｖｓｓとをそれぞれ供給する
Ｐチャネル形のスイッチＭＯＳＦＥＴ Ｑ１０およびＮ
チャネル形のスイッチＭＯＳＦＥＴ Ｑ１１と、第２プ
レート電位供給線ＰＬ１に中間電位Ｖｐｌと高電位Ｖｄ
ｄとをそれぞれ供給するＰチャネル形のスイッチＭＯＳ
ＦＥＴ Ｑ１２およびＮチャネル形のスイッチＭＯＳＦ
ＥＴ Ｑ１３と、中間電位Ｖｐｌの供給経路上にそれぞ
れ設けられ中間電位Ｖｐｌへの遷移時間を長くする緩衝
抵抗Ｒｐ０，Ｒｐ１とを備えている。そして、第１プレ
ート電位供給線ＰＬ０の電位を切り換えるスイッチＭＯ
ＳＦＥＴ Ｑ１０，Ｑ１１はコントロール信号Ｃｔｌ１
０によりオン・オフ制御され、第２プレート電位供給線
ＰＬ１の電位を切り換えるスイッチＭＯＳＦＥＴ Ｑ１
２，Ｑ１３はコントロール信号Ｃｔｌ１１によりオン・
オフ制御されるようになっている。これらコントロール
信号Ｃｔｌ１０，Ｃｔｌ１１は電極電位制御手段として
の図示しない制御回路により所定のタイミングで供給さ
れる。

【００２０】図７と図８には、第２実施例の固定データ
の一斉書込み処理の動作を説明するタイムチャートを示
す。第２実施例の一斉書込み処理においては、先ず、図
７のタイミングＴ１０に示すように、上述のワード・ビ
ット線制御機構により、すべてのメモリセルＭＣの蓄積
ノードｓｎ０，ｓｎ１，ｓｎ２，ｓｎ３が“０”と
“１”の中間値“１／２”を表わすＶｄｄ／２にされ
る。次に、図８のタイミングＴ１１の前段に示すよう
に、コントロール信号Ｃｔｌ０，Ｃｔｌ１をハイレベル
にすることで、第１グループのメモリセルＭＣのプレー
ト電位ＶＰＬ０が低電位Ｖｓｓに降下する一方、第２グ
ループのメモリセルＭＣのプレート電位ＶＰＬ０が高電
位Ｖｄｄに遷移する。そして、それらに伴なって第１グ
ループのメモリセルＭＣの蓄積ノードｓｎ０，ｓｎ３の
電位が降下する一方、第２グループのメモリセルＭＣの
蓄積ノードｓｎ１，ｓｎ２の電位が上昇する。

【００２１】次いで、図８のタイミングＴ１１に示され
るように、コントロール信号Ｃｔｌ０，Ｃｔｌ１がロー
レベルにされることで、全てのメモリセルＭＣのプレー
ト電位ＶＰＬ０，ＶＰＬ１が緩やかに中間電位Ｖｐｌに
遷移していく。さらに、この遷移期間において、第１実
施例の場合と同様に、全てのメモリセルＭＣにリフレッ
シュ動作が何回か繰り返し行なわれ（タイミングＴ１
２，Ｔ１３，Ｔ１４）、さらに、中間電位Ｖｐｌに遷移
したタイミングＴ１５以降もリフレッシュ動作が何回か
行なわれる（タイミングＴ１６）。それにより、リフレ
ッシュ完了時において第１グループのメモリセルＭＣに
は“０”が、第２グループのメモリセルＭＣには“１”
が書き込まれた状態、すなわち、各メモリセルに予め定
められた固定データが書き込まれた状態となる。

【００２２】図９には、ビット線に一対の相補ビット線
を用いたメモリアレイにおける適用例の説明図を示す。
同図において、ＢＬ０ＴとＢＬ０Ｂ、ＢＬ１ＴとＢＬ０
Ｂはそれぞれ相補関係にある一対のビット線であり、Ｂ
Ｌ０Ｔ，ＢＬ１Ｔが正論理のビット線、ＢＬ０Ｂ，ＢＬ
１Ｂが負論理のビット線である。相補ビット線を用いた
メモリアレイでは、負論理のビット線ＢＬ０Ｂ，ＢＬ１
Ｂに接続されたメモリセルＭＣの蓄積ノードｓｎ１２，
ｓｎ１３，ｓｎ１６，ｓｎ１７において、その電位レベ
ルと論理値との関係が正論理の場合と逆転する。従っ
て、相補ビット線を用いたメモリアレイでは、負論理の
メモリセルＭＣに固定データとして“０”を書き込みた
い場合には第２プレート電位供給線ＶＰＬ１が接続さ
れ、且つ、“１”を書き込みたい場合には第１プレート
電位供給線ＶＰＬ０が接続されるように配線設計を行な
うことで対応することが出来る。

【００２３】以上のように、上記第１および第２実施例
で示したＤＲＡＭを備えた半導体集積回路（ワンチップ
マイクロコンピュータやＤＳＰなど）によれば、半導体
ＩＣの起動時などに例えば基礎プログラムなどの固定デ
ータを上記ＤＲＡＭに一斉書込みを行い、プロセッサに
プログラムコードを提供することで、速やかに、プロセ
ッサの動作を開始させることが出来る。また、このよう
にＤＲＡＭに固定データの一斉書込みを行なうことが出
来るので、基礎プログラムを格納したＲＯＭなどを搭載
する必要がなく、それによりチップ面積や消費電力の削
減を図ることが出来る。また、固定データにバグがあっ
た場合には、そのバグの箇所のみ外部メモリから読み出
された正しいデータに書き換えを行なわせることで、バ
グの修正も可能である。また、ＤＲＡＭに固定データを
書き込むのに、固定データを備えた外付けのメモリなど
も不要であり、この半導体集積回路を搭載したシステム
の軽量コンパクト化を図ることも出来る。

【００２４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
２や図６に示したプレート電位供給回路２０，４０など
の具体的構成は適宜変更可能である。また、図２〜図５
の第１実施例において、低電位Ｖｓｓと高電位Ｖｄｄと
を入れ替えて、はじめに全てのメモリセルＭＣのプレー
ト電位ＶＰＬ０，ＶＰＬ１を高電位Ｖｄｄにしてから第
２グループのみ低電位Ｖｓｓに下げるような制御を行っ
ても同様に固定データを書き込むことが出来る。

【００２５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるワンチ
ップマイクロコンピュータやＤＳＰに適用した例ついて
説明したがこの発明はそれに限定されるものでなく、例
えばＡＳＩＣ（ApplicationSpecific IC）などＤＲＡＭ
を内蔵した半導体集積回路並びにメモリ単体のＤＲＡＭ
などに広く利用することができる。

【００２６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、配線パタ
ーンにより恒久的に固定されたデータを各メモリセルに
速やかに保持させることが可能なので、通常時にはＤＲ
ＡＭとして、特定の時には固定データを有したＲＯＭの
ように使用することが出来るという効果がある。それに
より、集積回路にＲＯＭを内蔵しなくても、ＲＯＭ内蔵
の集積回路と同様の動作を行なわせることが出来たり、
固定データにバグがある場合にその箇所の修正データを
外部メモリなどからロードして使用することが出来た
り、さらに、外部メモリから内蔵ＲＡＭにデータをロー
ドして動作するものに較べて、同様の動作を行なうのに
外部メモリが不要で且つより高速な動作が可能であると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の実施例に係るメモリセルを示す回路図
である。

【図２】本発明の実施例に係るプレート電位供給回路を
示す回路図である。

【図３】固定データ一斉書込み処理の第１段階を示すタ
イムチャートである。

【図４】固定データ一斉書込み処理の第２段階を示すタ
イムチャートである。

【図５】固定データ一斉書込み処理の第３段階を示すタ
イムチャートである。

【図６】本発明の第２実施例に係るプレート電位供給回
路を示す回路図である。

【図７】第２実施例の固定データ一斉書込み処理の第１
段階を示すタイムチャートである。

【図８】第２実施例の固定データ一斉書込み処理の第２
段階を示すタイムチャートである。

【図９】一対の相補ビット線を用いたメモリアレイにお
ける適用例を説明する図である。

【符号の説明】

２０，４０ プレート電位供給回路 ＭＣ メモリセル ＢＬ０，ＢＬ１ ビット線 ＷＬ０，ＷＬ１ ワード線 Ｃ０〜Ｃ３ 容量 Ｔｒ０〜Ｔｒ３ ＭＯＳＦＥＴ Ｒｐ０，Ｒｐ１ 緩衝抵抗 Ｒｎ０，Ｒｎ１ 緩衝抵抗

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 誉夫 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5M024 AA41 AA90 BB02 BB35 CC13 PP03 PP07

Claims (5)

【特許請求の範囲】
1. 【請求項１】 情報電荷蓄積用の容量および該容量の一
   方の電極と列方向のビット線との間に設けられた選択用
   のスイッチトランジスタとをそれぞれ有する複数のメモ
   リセルが配列され、同一行のメモリセルの選択用スイッ
   チトランジスタの制御端子が共通のワード線に接続され
   ているメモリアレイを備えた半導体集積回路において、 上記複数のメモリセルのうち予め定められた第１グルー
   プのメモリセルの各容量の他方の電極に複数レベルの電
   位を供給可能な第１電位供給回路と、上記複数のメモリ
   セルのうち予め定められた第２グループのメモリセルの
   各容量の他方の電極に複数レベルの電位を供給可能な第
   ２電位供給回路と、これら第１電位供給回路および第２
   電位供給回路を制御する電極電位制御手段とを有し、該
   電極電位制御手段により複数のメモリセルの各容量の他
   電極の電位を切り換えることで、これら複数のメモリセ
   ルに予め定められたデータを保持させるように構成され
   ていることを特徴とする半導体集積回路。
2. 【請求項２】 上記第１電位供給回路は中間電位、該中
   間電位より低い第１電位を供給可能であり、上記第２電
   位供給回路は上記中間電位と上記第１電位と上記中間電
   位より高い第２電位とを供給可能であり、 上記電極電位制御手段は、先ず、上記複数のメモリセル
   のワード線が選択状態のときに上記第１電位供給回路お
   よび第２電位供給回路に上記第１電位を供給させた後、
   ワード線が非選択状態のときに上記第２電位供給回路に
   上記第２電位を供給させ、その後、上記第１電位供給回
   路および第２電位供給回路の供給電位を上記中間電位に
   戻し、該中間電位に戻される間に上記複数のメモリセル
   のリフレッシュ動作が行なわれるように構成されている
   ことを特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 上記ビット線を２値論理の中間電位にし
   たままワード線の選択状態を切り換えることで上記複数
   のメモリセルの論理状態を２値論理の中間状態にするワ
   ード・ビット線制御手段を備え、 上記該電極電位制御手段および上記ワード・ビット線制
   御手段の両制御により上記複数のメモリセルに予め定め
   られたデータを保持させるように構成されていることを
   特徴とする請求項１記載の半導体集積回路。
4. 【請求項４】 上記第１電位供給回路は中間電位と該中
   間電位より低い第１電位を供給可能であり、上記第２電
   位供給回路は上記中間電位と該中間電位より高い第２電
   位を供給可能であり、 上記ワード・ビット線制御手段により上記複数のメモリ
   セルの論理状態が中間状態にされた後、上記電極電位制
   御手段によりワード線が非選択状態のときに上記第１電
   位供給回路に上記第１電位を、上記第２電位供給回路に
   上記第２電位をそれぞれ供給させ、その後、上記電極電
   位制御手段により上記第１電位供給回路および第２電位
   供給回路の供給電位が上記中間電位に戻される間に上記
   複数のメモリセルのリフレッシュ動作が行なわれるよう
   に構成されていることを特徴とする請求項３記載の半導
   体集積回路。
5. 【請求項５】 上記第１電位供給回路および第２電位供
   給回路には供給電位の遷移時間を長くする抵抗が設けら
   れていることを特徴とする請求項１〜４の何れかに記載
   の半導体集積回路。