JPS593781A - スタテイツク型半導体記憶装置 - Google Patents
スタテイツク型半導体記憶装置Info
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- JPS593781A JPS593781A JP57111519A JP11151982A JPS593781A JP S593781 A JPS593781 A JP S593781A JP 57111519 A JP57111519 A JP 57111519A JP 11151982 A JP11151982 A JP 11151982A JP S593781 A JPS593781 A JP S593781A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置に関し、特に、ＭＯＳスタテイ、り
型半導体記憶装置に関する。
型半導体記憶装置に関する。
（２）従来技術と問題点
一般に、ＭＯＳスタティック型半導体記憶装置において
は、ワード線とビット線対との各交差点にフリップフロ
ップとして構成されたスタティック型メモリセルが設け
られ、行アドレスバッファ。
は、ワード線とビット線対との各交差点にフリップフロ
ップとして構成されたスタティック型メモリセルが設け
られ、行アドレスバッファ。
行アドレスデコーダ、列アドレスバッファ、列アドレス
デコーダ等のアドレス手段によって１つのワード線およ
び１つのビット線が選択され、すなわち、１つのメモリ
セルが選択される。この場合、実際のワード線の選択は
、行アドレスデコーダが選択行を決定した後に、ワード
線ドライバクロックイ８号によって行われる。このよう
にして１つのワード線が選択されると、そのワード線に
接続された多数の非選択メモリもビット線対に電気的に
接続される。たとえば、１６にビットメモリであれば、
１２７個の非選択メモリセルもビット線対に電気的に接
続される。この結果、電流がビット線からメモリセルに
流れることになる。スタティック型半導体記憶装置の消
費電力は主にこのようなビット線負荷の駆動によるもの
である。
デコーダ等のアドレス手段によって１つのワード線およ
び１つのビット線が選択され、すなわち、１つのメモリ
セルが選択される。この場合、実際のワード線の選択は
、行アドレスデコーダが選択行を決定した後に、ワード
線ドライバクロックイ８号によって行われる。このよう
にして１つのワード線が選択されると、そのワード線に
接続された多数の非選択メモリもビット線対に電気的に
接続される。たとえば、１６にビットメモリであれば、
１２７個の非選択メモリセルもビット線対に電気的に接
続される。この結果、電流がビット線からメモリセルに
流れることになる。スタティック型半導体記憶装置の消
費電力は主にこのようなビット線負荷の駆動によるもの
である。
従来、選択状態であれば、すなわち、外部信号（ＲＡＳ
信号等）金堂例した後であれば、ワード線ドライバクロ
ック信号がハイレベルとなり、常に、いずれかのワード
線が選択状態にあり、従って、消費電力が大きいという
問題点がめった。
信号等）金堂例した後であれば、ワード線ドライバクロ
ック信号がハイレベルとなり、常に、いずれかのワード
線が選択状態にあり、従って、消費電力が大きいという
問題点がめった。
（３）発明の目的
本発明の目的は、アドンス変化後の所定時間のみワード
線ドライバクロック信号ケ発生させるという構想にもと
づき、ワード線が選択状態にある時間を少なくして、ビ
ットＭからメモリセルへ流れる電流を減少させると共に
行アドレスデコーダにおける胃、力消費も減少させ、従
って、消費電力を低減し、前述の従来形における問題点
を解決することにある。
線ドライバクロック信号ケ発生させるという構想にもと
づき、ワード線が選択状態にある時間を少なくして、ビ
ットＭからメモリセルへ流れる電流を減少させると共に
行アドレスデコーダにおける胃、力消費も減少させ、従
って、消費電力を低減し、前述の従来形における問題点
を解決することにある。
（４）発明の構成
上述の目的を達成するために本発明によれば、複数のワ
ード線と複数のビット線対との交差点に設けられたスタ
ティック型メモリセルと、前記ワードａを選択するワー
ド線選択手段と、前記ビット線を選択するビット線選択
手段と、前記ビット線ヲ介して読み出されたデータ全ラ
ッチする出力バッファと、入力アドレスの変化を検知す
る第１の検知手段と、前記ワード線選択手段の出力が前
記ビット線の端部まで到達したことを検知する第２の検
知手段とを備え、前記ワード線選択手段及び前記ビット
線選択手段が前記第１の検知手段の出力が生じてから第
２の検知手段の出力が生じるまでの期間のみ選択動作？
行ない、前記出力バッファが前記期間にデータをラッテ
するようにしたことを特徴とするスタティック型半導体
記憶装置が提供される。
ード線と複数のビット線対との交差点に設けられたスタ
ティック型メモリセルと、前記ワードａを選択するワー
ド線選択手段と、前記ビット線を選択するビット線選択
手段と、前記ビット線ヲ介して読み出されたデータ全ラ
ッチする出力バッファと、入力アドレスの変化を検知す
る第１の検知手段と、前記ワード線選択手段の出力が前
記ビット線の端部まで到達したことを検知する第２の検
知手段とを備え、前記ワード線選択手段及び前記ビット
線選択手段が前記第１の検知手段の出力が生じてから第
２の検知手段の出力が生じるまでの期間のみ選択動作？
行ない、前記出力バッファが前記期間にデータをラッテ
するようにしたことを特徴とするスタティック型半導体
記憶装置が提供される。
（５）発明の実施例
以下、図面により本発明を説明する。
第１図は本発明に係るスタテイ、り型半導体記憶装置の
一実施例を示すブロック回路図である。
一実施例を示すブロック回路図である。
第１図において、公知のスタティック型メモリセルｃｉ
Ｊ （ｉ 、 ｊ＝［］ 、 １ 、・・・、 ｎ−１
）がｎ行ｎ列のマトリクス状に配列され、各メモリセル
は１つのワード線と１対のビット線とに接続されている
。たとえば、メモリセルＣＯＯはワード線ＷＬｏ。
Ｊ （ｉ 、 ｊ＝［］ 、 １ 、・・・、 ｎ−１
）がｎ行ｎ列のマトリクス状に配列され、各メモリセル
は１つのワード線と１対のビット線とに接続されている
。たとえば、メモリセルＣＯＯはワード線ＷＬｏ。
ピッ） 線ＢＬＯ，ＢＬ、に接続されている。ワード線
ＷＬｏ 、ＷＬｌ、−、ＷＩＨｌ、−＋の選択は行アド
レスデコーダＲＤの行選択信号ＸＯ，Ｘ１．・・・、Ｘ
ｎ−１によって行われる。この場合、行アドレスデコー
ダＲＤは行アドレスバッファＲＢのアドレス信号Ａｎ。
ＷＬｏ 、ＷＬｌ、−、ＷＩＨｌ、−＋の選択は行アド
レスデコーダＲＤの行選択信号ＸＯ，Ｘ１．・・・、Ｘ
ｎ−１によって行われる。この場合、行アドレスデコー
ダＲＤは行アドレスバッファＲＢのアドレス信号Ａｎ。
デコードするが、上述の行選択信号Ｘｏ、Ｘ＋、・・・
。
。
Ｘｎ−１の発生はワード線ドライバＷＤのワード線ドラ
イバクロック信号φヤの発生を条件とする。
イバクロック信号φヤの発生を条件とする。
また、ビット線ＢＬｏ、ＢＬＯ，ＢＬ１．ＢＬ１．−０
−。
−。
Ｂ Ｌ ｎ −＋ 、 ＢＬ ＋１−１は列選択ゲー）
ＱＢ Ｏ、ＱＥ Ｏ’。
ＱＢ Ｏ、ＱＥ Ｏ’。
Ｑ、Ｂ １ｔ ＱＢ １ ’ｌ−ｒ Ｑｎ、ｎ−１，Ｑ
Ｂ、ｎ−１’にそれぞれ接続され、各ゲート対は列選択
信号Ｙｏ、Ｙ１．・・・。
Ｂ、ｎ−１’にそれぞれ接続され、各ゲート対は列選択
信号Ｙｏ、Ｙ１．・・・。
Ｙｎ−１によって制御される。すなわち、ビット線対は
列アドレスデコーダＣＤの列選択信号Ｙｏ。
列アドレスデコーダＣＤの列選択信号Ｙｏ。
Ｙｌ、・・・、Ｙｌ−１によって行われ、この場合、列
アドレスデコーダＣＤは列アドレスバッファＣＢのアト
ｖ ｙ、 ｆ、号Ａｏ’、 ＡＯ’＋ ”・ｔ ＡＬ−
”ｒ Ａｌ−” ｋデコードする。ビット線対は選択さ
れた列選択ゲートを介してデータビット線ＤＢ 、ＤＢ
に接続される。
アドレスデコーダＣＤは列アドレスバッファＣＢのアト
ｖ ｙ、 ｆ、号Ａｏ’、 ＡＯ’＋ ”・ｔ ＡＬ−
”ｒ Ａｌ−” ｋデコードする。ビット線対は選択さ
れた列選択ゲートを介してデータビット線ＤＢ 、ＤＢ
に接続される。
データビット線ＪＬＢ、ＤＢにけセンスアンプＳＡが接
続され、さらにその後段に出力バッファＯＢが接続され
ている。
続され、さらにその後段に出力バッファＯＢが接続され
ている。
ワード線ドライバＷＤはクロックパルス発生回路ＣＫ１
のクロックパルスＣＰ１によってセットされ、クロック
パルス発生回路ＣＫ２のクロックパルスＣＰ２によって
リセットされる。クロックパルス発生回路ＣＫ＋ はア
ドレス信号Ａｏ、Ａ＋。
のクロックパルスＣＰ１によってセットされ、クロック
パルス発生回路ＣＫ２のクロックパルスＣＰ２によって
リセットされる。クロックパルス発生回路ＣＫ＋ はア
ドレス信号Ａｏ、Ａ＋。
−＝−、ＡＬ、−１，Ａｎ’、 Ａ１’、＝・、 Ａｚ
−＋’の変化を検出してクロックパルスＣＰ１ を発
生するのに対し、クロックパルス発生回路ＣＫ２は行選
択信号ＸＯ，Ｘ１゜・・・、Ｘ、、 の立上りを検出
してクロックパルスＣＰ２ を発生する。このクロック
パルス発生回路ＣＫ２ けワードｉｌＪ ＷＬＯ＊〜■
Ｌ 、 、 、、、 、 ＷＬ ｎ−１において行アド
レスデコーダＲＤと反対側の終端に位置する。つまり、
クロックパルス発生回路ＣＫ２は行選択信号がワード線
の終端まで伝播したときを検出してクロックパルス信号
ＣＰ２６発生している。
−＋’の変化を検出してクロックパルスＣＰ１ を発
生するのに対し、クロックパルス発生回路ＣＫ２は行選
択信号ＸＯ，Ｘ１゜・・・、Ｘ、、 の立上りを検出
してクロックパルスＣＰ２ を発生する。このクロック
パルス発生回路ＣＫ２ けワードｉｌＪ ＷＬＯ＊〜■
Ｌ 、 、 、、、 、 ＷＬ ｎ−１において行アド
レスデコーダＲＤと反対側の終端に位置する。つまり、
クロックパルス発生回路ＣＫ２は行選択信号がワード線
の終端まで伝播したときを検出してクロックパルス信号
ＣＰ２６発生している。
第２図は第１図ツメモリセルｃｏｏ 、Ｃｏ１．Ｃ１ｏ
。
。
Ｃ１１の回路図である。鳴２図において、各メモリセル
は、負荷Ｒ１＋”２＋ 交差結合されフリップフロップ
を構成する駆動トランジスタＱ＋、Ｑ２． ）ランス
ファゲートトランジスタＱ３．Ｑａから構成されている
。トランスファゲートトランジスタＱ３．Ｑ４はビット
線ＢＬｏ、 ＢＬ（、（もしくはＢＬｌ。
は、負荷Ｒ１＋”２＋ 交差結合されフリップフロップ
を構成する駆動トランジスタＱ＋、Ｑ２． ）ランス
ファゲートトランジスタＱ３．Ｑａから構成されている
。トランスファゲートトランジスタＱ３．Ｑ４はビット
線ＢＬｏ、 ＢＬ（、（もしくはＢＬｌ。
ＢＬ、）に接続され、これらのオン、オフはワード線Ｗ
Ｌｏ （もしくはＷＬ、）上の行選択信号ＸＯ（もしく
１２ Ｘｌ）によって制御される。たとえば、行選択
信号Ｘｏがハイとなれば、電流Ｉｂｏがビットｉ％ＩＢ
ＬｏからメモリセルＣｏｏのオン状態のトランジスタＱ
１へ流れ、また、１流１１＋ がピッ） 線ＢＬ １か
らメモリセルＣｏ１のオン状態のトランジスタＱ１へ流
れる。すなわち、この場合、メモリセルＣｏｏが選択セ
ルであっても、非選択セルＣｏ１にも電流が流れる。こ
のような非選択セルは１６にビットメモリであれば１２
７個存在するので、このような電流を減少させることは
消費電力の点から有利となる。本発明はワード線たとえ
ばＷＬｏ が選択状態であっても行選択信号Ｘｏがハイ
レベルにある時間を少なくシ、これにより、消費電力を
低減しでいる。
Ｌｏ （もしくはＷＬ、）上の行選択信号ＸＯ（もしく
１２ Ｘｌ）によって制御される。たとえば、行選択
信号Ｘｏがハイとなれば、電流Ｉｂｏがビットｉ％ＩＢ
ＬｏからメモリセルＣｏｏのオン状態のトランジスタＱ
１へ流れ、また、１流１１＋ がピッ） 線ＢＬ １か
らメモリセルＣｏ１のオン状態のトランジスタＱ１へ流
れる。すなわち、この場合、メモリセルＣｏｏが選択セ
ルであっても、非選択セルＣｏ１にも電流が流れる。こ
のような非選択セルは１６にビットメモリであれば１２
７個存在するので、このような電流を減少させることは
消費電力の点から有利となる。本発明はワード線たとえ
ばＷＬｏ が選択状態であっても行選択信号Ｘｏがハイ
レベルにある時間を少なくシ、これにより、消費電力を
低減しでいる。
再び第１図に戻り、第３図（、Ａ、）〜（Ｉ）を参照し
てその回路動作全説明する。第３９（Ａ ）に示すよう
に、行アドレス信号Ａｏ、Ａ＋、・・・、Ａメー１２列
アドレス信号Ａ Ｏ’、 Ａ Ｉ’、・・・、Ａｚ−＋
’のいずれか１つが変化すると、クロックパルス発生回
路ＣＫ１はその変化を検出して第３図（Ｂ）に示すクロ
ックパルスＣＰ１ 、ｉ発生する。これにより、ワード
線ドライバＷＤはセットされて第３図（Ｃ）に示すワー
ドドライバクロック信号φＷ？発生し、引き続いて、第
３図（１）〕に示すように選択されたワード線の行選択
信号が変化する。このようにして、選択動作が進むと、
選択ワード線の終端の電位がハイに変化する。これをク
ロックパルス発生回路ＣＫ２ が検出して第３図（Ｅ）
に示すクロックパルスＣＰ２ｉ発生する。これにより、
ワード線ドライバＷＤｌｄリセットされ、そのワードド
ライバクロック信号φＷはＰｇ３図（Ｃ）に示すように
ローに変化し、次いで、行選択信号Ｘも第３図（Ｄ）に
示すようにローに変化する。従って、ワード線の選択状
態はクロックパルスＣＰ１ とクロックパルスＣＰ２と
の間のみ保持されることになる。
てその回路動作全説明する。第３９（Ａ ）に示すよう
に、行アドレス信号Ａｏ、Ａ＋、・・・、Ａメー１２列
アドレス信号Ａ Ｏ’、 Ａ Ｉ’、・・・、Ａｚ−＋
’のいずれか１つが変化すると、クロックパルス発生回
路ＣＫ１はその変化を検出して第３図（Ｂ）に示すクロ
ックパルスＣＰ１ 、ｉ発生する。これにより、ワード
線ドライバＷＤはセットされて第３図（Ｃ）に示すワー
ドドライバクロック信号φＷ？発生し、引き続いて、第
３図（１）〕に示すように選択されたワード線の行選択
信号が変化する。このようにして、選択動作が進むと、
選択ワード線の終端の電位がハイに変化する。これをク
ロックパルス発生回路ＣＫ２ が検出して第３図（Ｅ）
に示すクロックパルスＣＰ２ｉ発生する。これにより、
ワード線ドライバＷＤｌｄリセットされ、そのワードド
ライバクロック信号φＷはＰｇ３図（Ｃ）に示すように
ローに変化し、次いで、行選択信号Ｘも第３図（Ｄ）に
示すようにローに変化する。従って、ワード線の選択状
態はクロックパルスＣＰ１ とクロックパルスＣＰ２と
の間のみ保持されることになる。
この間、４択ピツ）Ｎ対は列選択信号Ｙｏ 、Ｙｌ。
”’ ＋ ”ｎ −１の１つによってデータビット線対
ＤＢ。
ＤＢ。
１）Ｂに接続され、この電位は第３図（Ｆ）に示すごと
く変化する。このデータピッ）、１５ＨＤＢ。
く変化する。このデータピッ）、１５ＨＤＢ。
ＤＢの電位はセンスアンプＳＡＫよって増幅され、第３
図（Ｇ）に示すセンスデータＳＤ、８Ｄが得られる。こ
のセンスデータＳＤ、ＳＤは出力バッファＯＢ内のラッ
チ回路にラッテされる。このラッチ回路の出力をり、Ｄ
とすれば１．第３図（）ｌ）のごとく示され、従って、
出力バッファＯＢの出力ＤＱＵ’ｌ”は第３図ＣＩ）の
ごとくなる。つ゛まり、ラッチ回路のデータ」〕、Ｄの
決定は上記クロックパルスＣＰＵ とクロックパルス
ＣＰ２との間で行われているので、クロックパルスＣＰ
２の発生後にけ、ワード糾全選択状態に保持する必要は
ない。
図（Ｇ）に示すセンスデータＳＤ、８Ｄが得られる。こ
のセンスデータＳＤ、ＳＤは出力バッファＯＢ内のラッ
チ回路にラッテされる。このラッチ回路の出力をり、Ｄ
とすれば１．第３図（）ｌ）のごとく示され、従って、
出力バッファＯＢの出力ＤＱＵ’ｌ”は第３図ＣＩ）の
ごとくなる。つ゛まり、ラッチ回路のデータ」〕、Ｄの
決定は上記クロックパルスＣＰＵ とクロックパルス
ＣＰ２との間で行われているので、クロックパルスＣＰ
２の発生後にけ、ワード糾全選択状態に保持する必要は
ない。
この観点から、本発明においては、クロックパルスＣＰ
２Ｏ発生後はワード線の選択状態を解除呟こ力により、
メモリセルの消費電、力を低減している。
２Ｏ発生後はワード線の選択状態を解除呟こ力により、
メモリセルの消費電、力を低減している。
第４図は第１図のワード線ドライバＷＤの回路図である
。第４図において、Ｑ４１１ Ｑ４２は負荷トランジス
タ、Ｑ４５１Ｑ４４ Ｉｄ、フリップフロップ？構成す
るトランジスタ、Ｑ４５．Ｑ４６は入力トランジスタで
ある。すなわち、クロックパルスＣＰ、はセットパルス
として作用し、クロックパルスＣＰ２はリセットパルス
として作用する。従って、ワードドライバクロック信号
φＷはクロックパルスＣＰ１ によってセットされ、ク
ロックパルスＣＰ２によってリセットされる。
。第４図において、Ｑ４１１ Ｑ４２は負荷トランジス
タ、Ｑ４５１Ｑ４４ Ｉｄ、フリップフロップ？構成す
るトランジスタ、Ｑ４５．Ｑ４６は入力トランジスタで
ある。すなわち、クロックパルスＣＰ、はセットパルス
として作用し、クロックパルスＣＰ２はリセットパルス
として作用する。従って、ワードドライバクロック信号
φＷはクロックパルスＣＰ１ によってセットされ、ク
ロックパルスＣＰ２によってリセットされる。
第５図（Ａ）は第１図のクロックパルス発生回路ＣＫ１
のブロック回路図である。第５図（Ａ）において、クロ
ックパルス発生回路ＣＫ１は、各アドレス信号Ａｏ、Ａ
１．・＝、Ａｚ−１，ＡＯ’、Ａ、’、３９．。
のブロック回路図である。第５図（Ａ）において、クロ
ックパルス発生回路ＣＫ１は、各アドレス信号Ａｏ、Ａ
１．・＝、Ａｚ−１，ＡＯ’、Ａ、’、３９．。
Ａｔ−１′ に対してパルス発生回路ＰＧ１ と、
オア）ｙ’−）ＯＲ１とを有し、ている。このパルス発
生回路Ｐ（ｈはその入力の変化？検出し７で一定幅のパ
ルスを発生するものである。たとえば、パルス発生回路
ＰＧ１は、第５図（Ｂ）に示すように、ナンドゲー）（
Ｌ〜Ｇ４． ノアゲートＧ、、Ｇ６． オアゲートＧ
７．キャパシタＣ１，Ｃ２により構成される。この場合
、ゲー）Ｇ１．Ｇ２．Ｇ５．キャパシタＣ１は立上り検
出回路？横取し、ゲートＧ１゜Ｇ５ ＋ ０４ ＋ ０
６ ＋ キャパシタＣ２は立下り４食出回路を摺藪す
る。従って、ゲートＧ７の引力はアドレス信号Ａｉの立
上りおよび立下り、つまり変化？検出してパルスＣＰ、
全発生することになる。このようなパルス発生回路
Ｐ０１′に各アドレス信号に対して設けることによりア
ドレス信号のいずｔＬかが変化したときに、クロックパ
ルス発生回路ＣＫ１ はクロックパルスＣＰ、 を発
生することになる。
オア）ｙ’−）ＯＲ１とを有し、ている。このパルス発
生回路Ｐ（ｈはその入力の変化？検出し７で一定幅のパ
ルスを発生するものである。たとえば、パルス発生回路
ＰＧ１は、第５図（Ｂ）に示すように、ナンドゲー）（
Ｌ〜Ｇ４． ノアゲートＧ、、Ｇ６． オアゲートＧ
７．キャパシタＣ１，Ｃ２により構成される。この場合
、ゲー）Ｇ１．Ｇ２．Ｇ５．キャパシタＣ１は立上り検
出回路？横取し、ゲートＧ１゜Ｇ５ ＋ ０４ ＋ ０
６ ＋ キャパシタＣ２は立下り４食出回路を摺藪す
る。従って、ゲートＧ７の引力はアドレス信号Ａｉの立
上りおよび立下り、つまり変化？検出してパルスＣＰ、
全発生することになる。このようなパルス発生回路
Ｐ０１′に各アドレス信号に対して設けることによりア
ドレス信号のいずｔＬかが変化したときに、クロックパ
ルス発生回路ＣＫ１ はクロックパルスＣＰ、 を発
生することになる。
第６図（Ａ）は第１図のクロックパルス発生回路ＣＫ２
のブロック回路図である。第６図１（Ａ）において、ク
ロックパルス発生回路ＣＫ２け、各行アドレス信号Ｘ１
．Ｘ２．・・・、Ｘｎ−１に対してパルス発生回路ＰＧ
２ と、オア回路ＯＲ２とを有している。このパルス発
生回路ＰＧ２はその入力の立上りを検出して一定幅のパ
ルスを発生するものである。たとえば、パルス発生回ｆ
、ＰＧ２は、第６図（Ｂ）に示すように、ナントゲート
Ｇａ、Ｃ９゜オアゲー）（Ｌｏ、キャパシタＣ３により
構成される。
のブロック回路図である。第６図１（Ａ）において、ク
ロックパルス発生回路ＣＫ２け、各行アドレス信号Ｘ１
．Ｘ２．・・・、Ｘｎ−１に対してパルス発生回路ＰＧ
２ と、オア回路ＯＲ２とを有している。このパルス発
生回路ＰＧ２はその入力の立上りを検出して一定幅のパ
ルスを発生するものである。たとえば、パルス発生回ｆ
、ＰＧ２は、第６図（Ｂ）に示すように、ナントゲート
Ｇａ、Ｃ９゜オアゲー）（Ｌｏ、キャパシタＣ３により
構成される。
（６）発明の効果
以上説明したように本発明によれば、ワード線が選択状
態にある時間を少なくしているので、ピッＤＩからメモ
リセルへ流れる市、流及び行アドレスデコーダにおける
宵、力消費全減少させることができ、従って、消＆′＠
１力を低減できる。
態にある時間を少なくしているので、ピッＤＩからメモ
リセルへ流れる市、流及び行アドレスデコーダにおける
宵、力消費全減少させることができ、従って、消＆′＠
１力を低減できる。
第１図１は本発明に係るスタティック型半導体記憶装置
の一実施例？示すブロック回路図、第２図は第１図のメ
モリセＡ／ Ｃｏ（３、ＣＯ４、Ｃ＋ ０ 、’ Ｃ１
１の回路図、第３図（Ａ）〜（１）は第１図の回路内に
現われる信号のタイミング図、第４図は第１図のワード
紳ドライバＷＤの回路図、第５図（Ａ）は第１図のクロ
ックパルス発生回路ＣＫ＋ のブロック回路図、第５図
（Ｂ）は第５図（Ａ）のパルス発生回路ＰＧｔ の論
理回路図、第６図（Ａ）は第１図のクロックパルス発生
回路ＣＫ２のブロック回路図、第６図＜、Ｂ）は第６図
（Ａ）のパルス発生（ロ）路ＰＧ２の論理回路図である
。 Ｃｏｏ〜Ｃｎ−１ｎ−１”スタティック型メモリセルＷ
Ｌｏ、ＷＬ、、、、、、ＷＬ、、 ：、−ド。 ＢＬｏ、ＢＬｏ、、、、、ＢＬ、、−、、ＢＬｎ 、：
ビット線ＲＤ：行アドレスデコーダ ＲＢ：行アドレスバッファ ＣＤ二外列アドレスデコー ダＢ：列アドレスバッファ ＳＡ：センスアンプ ＯＢ：出力バッファ ＣＫ、、ＣＫ２：クロックパルス発生回路ＷＤ：ワード
線ドライバ φＷ：ワードドライバクロック（８号 第２図 第３図 第４図 第５図 第６図 （Ａ） （Ｂ） 手続補正書（自発） 昭和５８年６月９ 日 特許庁長官若杉 和夫 殿 １、事件の表示 昭和５７年 特許願 第 １１１５１９号２、発明の
名称 スタティック型半導体紀ｔａ装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外 ３ る） ５、補止の対象 ｌ）明細書のｒ％許請求の範囲」の欄 ２）明細書の「発明の詳細な説明」の欄３）図面（第１
図） ６、補正の内容 １）別紙の通り。 ２）Ａ）明細書第２貞第１１行目 「ビット線」奮「ビット線対」と補正するＯ Ｂ）明細書第２貞第１７行目 「非選択メモリ」ヲ「非選択メモリセル」と補正するＯ Ｃ）明細書第４貞第７行目 「ビット線」を「ワード線」と補正する。 Ｄ）明細書第５貞第１８行目 「対は」會「幻の選択は」と補止する。 ３）別紙の通り。丼ｔ≠にす云壬＝朱着音もま７、添付
書類の目録 ２、特許請求の範囲 １、複数のワード線と複数のピット線対との交差点に設
けられたスタティック型メモリセルと、前記ワード線全
選択するワード線選択手段と、前記ビット線を選択する
ビット線選択手段と、前記ビット線を介して読み出され
たデータをラッチする出力バッファと、入力アドレスの
変化を検知す゛る第１の検知手段と、前記ワード線選択
手段の出力が前記ワード線の端部Ｉで到達したこと全検
知する第２の検知手段とを備え、１１］記ワ一ド線選択
手段及び前記ビット線選択手段が前記第１の検知手段の
出力が生じてから第２の検知手段の出力が生じるｌでの
期間のみ選択動作全行ない、前記出力バッファが前記期
間にデータ會ラッチするよりにしたことを特徴とするス
タティック型中導体記憶装置。 ５４５
の一実施例？示すブロック回路図、第２図は第１図のメ
モリセＡ／ Ｃｏ（３、ＣＯ４、Ｃ＋ ０ 、’ Ｃ１
１の回路図、第３図（Ａ）〜（１）は第１図の回路内に
現われる信号のタイミング図、第４図は第１図のワード
紳ドライバＷＤの回路図、第５図（Ａ）は第１図のクロ
ックパルス発生回路ＣＫ＋ のブロック回路図、第５図
（Ｂ）は第５図（Ａ）のパルス発生回路ＰＧｔ の論
理回路図、第６図（Ａ）は第１図のクロックパルス発生
回路ＣＫ２のブロック回路図、第６図＜、Ｂ）は第６図
（Ａ）のパルス発生（ロ）路ＰＧ２の論理回路図である
。 Ｃｏｏ〜Ｃｎ−１ｎ−１”スタティック型メモリセルＷ
Ｌｏ、ＷＬ、、、、、、ＷＬ、、 ：、−ド。 ＢＬｏ、ＢＬｏ、、、、、ＢＬ、、−、、ＢＬｎ 、：
ビット線ＲＤ：行アドレスデコーダ ＲＢ：行アドレスバッファ ＣＤ二外列アドレスデコー ダＢ：列アドレスバッファ ＳＡ：センスアンプ ＯＢ：出力バッファ ＣＫ、、ＣＫ２：クロックパルス発生回路ＷＤ：ワード
線ドライバ φＷ：ワードドライバクロック（８号 第２図 第３図 第４図 第５図 第６図 （Ａ） （Ｂ） 手続補正書（自発） 昭和５８年６月９ 日 特許庁長官若杉 和夫 殿 １、事件の表示 昭和５７年 特許願 第 １１１５１９号２、発明の
名称 スタティック型半導体紀ｔａ装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外 ３ る） ５、補止の対象 ｌ）明細書のｒ％許請求の範囲」の欄 ２）明細書の「発明の詳細な説明」の欄３）図面（第１
図） ６、補正の内容 １）別紙の通り。 ２）Ａ）明細書第２貞第１１行目 「ビット線」奮「ビット線対」と補正するＯ Ｂ）明細書第２貞第１７行目 「非選択メモリ」ヲ「非選択メモリセル」と補正するＯ Ｃ）明細書第４貞第７行目 「ビット線」を「ワード線」と補正する。 Ｄ）明細書第５貞第１８行目 「対は」會「幻の選択は」と補止する。 ３）別紙の通り。丼ｔ≠にす云壬＝朱着音もま７、添付
書類の目録 ２、特許請求の範囲 １、複数のワード線と複数のピット線対との交差点に設
けられたスタティック型メモリセルと、前記ワード線全
選択するワード線選択手段と、前記ビット線を選択する
ビット線選択手段と、前記ビット線を介して読み出され
たデータをラッチする出力バッファと、入力アドレスの
変化を検知す゛る第１の検知手段と、前記ワード線選択
手段の出力が前記ワード線の端部Ｉで到達したこと全検
知する第２の検知手段とを備え、１１］記ワ一ド線選択
手段及び前記ビット線選択手段が前記第１の検知手段の
出力が生じてから第２の検知手段の出力が生じるｌでの
期間のみ選択動作全行ない、前記出力バッファが前記期
間にデータ會ラッチするよりにしたことを特徴とするス
タティック型中導体記憶装置。 ５４５
Claims (1)
- １、 複数のワード線と複数のビット線対との交差点に
設けられたスタティック型メモリセルと、前記ワードｆ
ｓヲ選択するワード線選択手段と、前記ビット線を選択
するビット線選択手段と、前記ビット線を介して読み出
されたデータをラッチする出力バッファと、入力アドレ
スの変化を検知する第１の検知手段と、前記ワード線選
択手段の出力が前記ビット線の端部まで到達したことを
検知する第２の検知手段とを備え、前記ワード線選択手
段及び前記ビット線選択手段が前記第１の検知手段の出
力が生じてから第２の検知手段の出力が生じるまでの期
間のみ選択動作を行ない、前記出力バッファが前記期間
にデータ全ラッチするようにしたこと全特徴とするスタ
ティック型半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111519A JPS593781A (ja) | 1982-06-30 | 1982-06-30 | スタテイツク型半導体記憶装置 |
| US06/508,505 US4539661A (en) | 1982-06-30 | 1983-06-28 | Static-type semiconductor memory device |
| DE8383303761T DE3378939D1 (en) | 1982-06-30 | 1983-06-29 | Static type semiconductor memory device |
| EP83303761A EP0098164B1 (en) | 1982-06-30 | 1983-06-29 | Static type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111519A JPS593781A (ja) | 1982-06-30 | 1982-06-30 | スタテイツク型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593781A true JPS593781A (ja) | 1984-01-10 |
| JPS6160515B2 JPS6160515B2 (ja) | 1986-12-20 |
Family
ID=14563375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111519A Granted JPS593781A (ja) | 1982-06-30 | 1982-06-30 | スタテイツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593781A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5968889A (ja) * | 1982-10-08 | 1984-04-18 | Toshiba Corp | 半導体記憶装置 |
| JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
| US5995132A (en) * | 1997-10-30 | 1999-11-30 | Eastman Kodak Company | Method and apparatus for printing interdigitated images |
| US6069680A (en) * | 1998-08-03 | 2000-05-30 | Eastman Kodak Company | Flying spot laser printer apparatus and a method of printing suitable for printing lenticular images |
| US6191802B1 (en) | 1998-10-20 | 2001-02-20 | Eastman Kodak Company | Optical apparatus and method for increasing intensity of multimode laser beams and a printer for printing lenticular images utilizing such laser beams |
| US6252621B1 (en) | 1998-08-03 | 2001-06-26 | Eastman Kodak Company | Printing lenticular images |
| US6486937B2 (en) | 1999-12-30 | 2002-11-26 | Eastman Kodak Company | Method and apparatus for printing large format lenticular images |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308413A (ja) * | 1987-06-09 | 1988-12-15 | Matsushita Electric Ind Co Ltd | 位相同期ル−プ回路 |
| JPH032716U (ja) * | 1989-05-31 | 1991-01-11 |
-
1982
- 1982-06-30 JP JP57111519A patent/JPS593781A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5968889A (ja) * | 1982-10-08 | 1984-04-18 | Toshiba Corp | 半導体記憶装置 |
| JPH0319639B2 (ja) * | 1982-10-08 | 1991-03-15 | Tokyo Shibaura Electric Co | |
| JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
| JPH0253879B2 (ja) * | 1983-05-31 | 1990-11-20 | Tokyo Shibaura Electric Co | |
| US5995132A (en) * | 1997-10-30 | 1999-11-30 | Eastman Kodak Company | Method and apparatus for printing interdigitated images |
| US6069680A (en) * | 1998-08-03 | 2000-05-30 | Eastman Kodak Company | Flying spot laser printer apparatus and a method of printing suitable for printing lenticular images |
| US6252621B1 (en) | 1998-08-03 | 2001-06-26 | Eastman Kodak Company | Printing lenticular images |
| US6191802B1 (en) | 1998-10-20 | 2001-02-20 | Eastman Kodak Company | Optical apparatus and method for increasing intensity of multimode laser beams and a printer for printing lenticular images utilizing such laser beams |
| US6486937B2 (en) | 1999-12-30 | 2002-11-26 | Eastman Kodak Company | Method and apparatus for printing large format lenticular images |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6160515B2 (ja) | 1986-12-20 |
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