JPS63308413A - 位相同期ル−プ回路 - Google Patents
位相同期ル−プ回路Info
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- JPS63308413A JPS63308413A JP62144762A JP14476287A JPS63308413A JP S63308413 A JPS63308413 A JP S63308413A JP 62144762 A JP62144762 A JP 62144762A JP 14476287 A JP14476287 A JP 14476287A JP S63308413 A JPS63308413 A JP S63308413A
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Links
- 230000000694 effects Effects 0.000 abstract description 5
- 230000001629 suppression Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000001615 p wave Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
２ ・・−１
本発明は基準周波数側振器の基準周波数に対して、必ず
しもその整数倍でない出力周波数を得ることのできる高
安定の位相同期ループ回路に関するものである。
しもその整数倍でない出力周波数を得ることのできる高
安定の位相同期ループ回路に関するものである。
従来の技術
近年、通信機においてはその送信・受信周波数を決定す
るために位相同期ループ（ＰｈａｓｅＬｏｃｋｅｄ
Ｌｏｏｐ：以下ＰＬＬと称する）周波数シンセサイザや
、アップ・ダウンコンノく一夕にて周波数変換するだめ
の局部発振周波数を得るだめのＰＬＬ発振器が不可欠で
ある。今後さらに、電波需要の増大に対して、有限な周
波数帯域を有効利用するためにチャンネル数が増加し、
チャンネルあたりの周波数帯域がせまくなる傾向にある
。
るために位相同期ループ（ＰｈａｓｅＬｏｃｋｅｄ
Ｌｏｏｐ：以下ＰＬＬと称する）周波数シンセサイザや
、アップ・ダウンコンノく一夕にて周波数変換するだめ
の局部発振周波数を得るだめのＰＬＬ発振器が不可欠で
ある。今後さらに、電波需要の増大に対して、有限な周
波数帯域を有効利用するためにチャンネル数が増加し、
チャンネルあたりの周波数帯域がせまくなる傾向にある
。
それと共により高安定、特に位相雑音の小さなＰＬＬ周
波数シンセサイザやＰＬＬ発振器が要求されている。
波数シンセサイザやＰＬＬ発振器が要求されている。
以下、従来の技術について説明する。第２図は従来のＰ
ＬＬ発振器のブロック図である。図中１は電圧制御発振
器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｅｄ０ｓｃｉｌ
ｌａｔｏｒ ：以下ｖＣＯと称する）、２はＶ（ｊｏｌ
の出力周波数す々わちこのＰＬＬ発振器の出力周波数で
あるｆ。Ｕｌである。３は第１の分周器でｆＯＵ□２を
Ｒ分周して周波数ｆ１：４を得る機能を有する。ここで
Ｎはもちろん正の整数である。５は基準周波数発振器で
あり、通常水晶発振器を用いる。６はその出力である基
準周波数であるｆｒ、７は第２の分周器でｆｒ：６をＲ
分周して周波数ｈ：８を得る。なお、Ｒも当然正の整数
である。９は位相比較器で、入力される２つの信号、ｆ
ｌ：４とｆ２：８の周波数あるいは位相を比較して誤差
信号１０を出力する。１１は低域済波器であり、誤差信
号１０を炉液して直流である制御信号１２を得、それを
ＶＣＯ：１に帰還することによって閉回路を形成する。
ＬＬ発振器のブロック図である。図中１は電圧制御発振
器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｅｄ０ｓｃｉｌ
ｌａｔｏｒ ：以下ｖＣＯと称する）、２はＶ（ｊｏｌ
の出力周波数す々わちこのＰＬＬ発振器の出力周波数で
あるｆ。Ｕｌである。３は第１の分周器でｆＯＵ□２を
Ｒ分周して周波数ｆ１：４を得る機能を有する。ここで
Ｎはもちろん正の整数である。５は基準周波数発振器で
あり、通常水晶発振器を用いる。６はその出力である基
準周波数であるｆｒ、７は第２の分周器でｆｒ：６をＲ
分周して周波数ｈ：８を得る。なお、Ｒも当然正の整数
である。９は位相比較器で、入力される２つの信号、ｆ
ｌ：４とｆ２：８の周波数あるいは位相を比較して誤差
信号１０を出力する。１１は低域済波器であり、誤差信
号１０を炉液して直流である制御信号１２を得、それを
ＶＣＯ：１に帰還することによって閉回路を形成する。
このようなＰＬＬ発振器においては、ｆｌ−ｆ２なるよ
うにｖＣＯ：１が制御されるのでｆＯＵＴニー＋ｆｒ・
・・・・・・・・（１）となることがよく知られている
。ここでＮを可変にすれば、それに応じてｆ ＯＵＴも
可変できるので、それでＰＬＬ周波数シンセサイザとで
きることも周知である。
うにｖＣＯ：１が制御されるのでｆＯＵＴニー＋ｆｒ・
・・・・・・・・（１）となることがよく知られている
。ここでＮを可変にすれば、それに応じてｆ ＯＵＴも
可変できるので、それでＰＬＬ周波数シンセサイザとで
きることも周知である。
第１図のＰＬＬ発振器にて、より具体的に説明する。ｆ
ｒ：６を１０［ＭＨｚｌｌとする。通信機においては、
その周波数安定性に高度なものを要求されるために、当
然基準周波数ｆｒが極めて安定でなければならないこと
は（１）式かられかる。そのために、基準周波数発振器
６は温度補償や加熱による定温制御を施したものが使わ
れる。またその周波数にも安定なものを得やすい範囲が
ある。そのような理由により、１ｏｃＭＨ７〕のものが
もっとも一般的である。次にＲニ４、Ｎ＝２１５とする
。そうすれば（１）式より ｆＯＵＴ” ”○＝５３７．ｓ［Ｍ）Ｉｚ１とな
ることがわかる。この５３７、ｓ［ＭＨｚｌ衛星通信用
ダウンコンバータにおいて、さらにてい倍されたのち周
波数変換のための局部発振周波数として用いられている
。
ｒ：６を１０［ＭＨｚｌｌとする。通信機においては、
その周波数安定性に高度なものを要求されるために、当
然基準周波数ｆｒが極めて安定でなければならないこと
は（１）式かられかる。そのために、基準周波数発振器
６は温度補償や加熱による定温制御を施したものが使わ
れる。またその周波数にも安定なものを得やすい範囲が
ある。そのような理由により、１ｏｃＭＨ７〕のものが
もっとも一般的である。次にＲニ４、Ｎ＝２１５とする
。そうすれば（１）式より ｆＯＵＴ” ”○＝５３７．ｓ［Ｍ）Ｉｚ１とな
ることがわかる。この５３７、ｓ［ＭＨｚｌ衛星通信用
ダウンコンバータにおいて、さらにてい倍されたのち周
波数変換のための局部発振周波数として用いられている
。
発明が解決しようとする問題点
以上のような従来例においては、第１の分周器３の出力
ｆ１ はＰＬＬ発振器の出力ｆ。、Ｊ□に対し２１５分
周されているので、ｆＯＵＴの短期的な周期変動やジッ
タすなわち位相雑音の抑圧効果が最大１／２１５になっ
てしまう。最悪の場合、ｆｏＵＴの２１６周期、つまり
Ｎ／ｆｏｕｒ ＝ ２１５／；ｓ３□、ｔｓ−０，４〔
μＳ〕の間におきるｆＯＵＴの周期の乱れに対してまっ
たく感応し々いことになる。このようなことから、ＰＬ
Ｌ発振器やＰＬＬ周波数シンセサイザでは、分周器７の
分周比Ｎをいかに小さくするかが非常に重要である。そ
れに対して前記した例ではＮ＝２１５と大きくなってし
まう。つまり位相雑音の抑圧効果が小さいという問題点
を有する。
ｆ１ はＰＬＬ発振器の出力ｆ。、Ｊ□に対し２１５分
周されているので、ｆＯＵＴの短期的な周期変動やジッ
タすなわち位相雑音の抑圧効果が最大１／２１５になっ
てしまう。最悪の場合、ｆｏＵＴの２１６周期、つまり
Ｎ／ｆｏｕｒ ＝ ２１５／；ｓ３□、ｔｓ−０，４〔
μＳ〕の間におきるｆＯＵＴの周期の乱れに対してまっ
たく感応し々いことになる。このようなことから、ＰＬ
Ｌ発振器やＰＬＬ周波数シンセサイザでは、分周器７の
分周比Ｎをいかに小さくするかが非常に重要である。そ
れに対して前記した例ではＮ＝２１５と大きくなってし
まう。つまり位相雑音の抑圧効果が小さいという問題点
を有する。
これは所望の出力周波数が、基準周波数の整数倍でない
ときに顕著に現れる。
ときに顕著に現れる。
問題点を解決するだめの手段
このような問題点を解決するだめに、本発明ではＰＬＬ
は基準周波数の整数倍、あるいは整数倍でなくとも結果
的に小さな分周比々るように構成してループを作り、そ
れによって得られる周波数と、その周波数から分周ある
いはてい倍して作り出される周波数とを周波数混合して
出力周波数を得るようにしたものである。
は基準周波数の整数倍、あるいは整数倍でなくとも結果
的に小さな分周比々るように構成してループを作り、そ
れによって得られる周波数と、その周波数から分周ある
いはてい倍して作り出される周波数とを周波数混合して
出力周波数を得るようにしたものである。
６７・−・
作用
このことにより、ループにおける分周比を小さくして位
相雑音が小さく周波数安定度の良い発振器でありながら
、基準周波数に対して必ずしも整数倍でない出力周波数
を得ることができる。
相雑音が小さく周波数安定度の良い発振器でありながら
、基準周波数に対して必ずしも整数倍でない出力周波数
を得ることができる。
実施例
第１図は本発明の一実施例によるＰＬＬ発振器のブロッ
ク図である。図中、１３がｖＣＯで１４がｖＣＯ：１３
の出力周波数であるｆｏ、１５がこの実施例における第
１の分周器で、ｆｏ：１４をＮ′分周して周波数ｆ、’
：１６を得ている。１７は位相比較器で、基準周波数発
振器１８の出力である基準周波数ｆｒ′：１９とｆ、’
：１６との周波数あるいは位相を比較した誤差信号２０
を低域ろ波器２１にてｐ波して制御信号２２を得、それ
をｖｃｏ ： １３に帰還してＰＬＬの閉回路を形成し
ていることは、従来例と同じである。したがってｆｏ：
１４は ｆｏ−Ｈ′・ｆｒ′（°、゛（１）式にオイテＲ＝１
） −・−−（ｌｚ）となる。次に２３がこの実施例
における第２の分７ヘー／ 周器で１．／’Ｏ： １４をＭ分周して周波数ｆ３とし
ている。２６は混合器でｆｏ：１４とｆ３：２４を周波
数混合して周波数ｆ４；２６が得られる。２７は帯域Ｅ
波器であり、ｆ４：２６のうち所望の出力周波数ｆ。Ｕ
Ｔ′：２８のみをＰ波している。この実施例によるＰＬ
Ｌ発振器の出力周波数ｆ。Ｕ１′＝２８はｆＯＵＴ””
ｆｏ±ｆ３ であるが、実際は帯域Ｐ波により単１周波数のみをとり
だすので、たとえば ・ｆｏＵ、′−Ｎ′・ｆｒ′（１＋ｉ）・・・・・・・
・・（４）あるいは となる。
ク図である。図中、１３がｖＣＯで１４がｖＣＯ：１３
の出力周波数であるｆｏ、１５がこの実施例における第
１の分周器で、ｆｏ：１４をＮ′分周して周波数ｆ、’
：１６を得ている。１７は位相比較器で、基準周波数発
振器１８の出力である基準周波数ｆｒ′：１９とｆ、’
：１６との周波数あるいは位相を比較した誤差信号２０
を低域ろ波器２１にてｐ波して制御信号２２を得、それ
をｖｃｏ ： １３に帰還してＰＬＬの閉回路を形成し
ていることは、従来例と同じである。したがってｆｏ：
１４は ｆｏ−Ｈ′・ｆｒ′（°、゛（１）式にオイテＲ＝１
） −・−−（ｌｚ）となる。次に２３がこの実施例
における第２の分７ヘー／ 周器で１．／’Ｏ： １４をＭ分周して周波数ｆ３とし
ている。２６は混合器でｆｏ：１４とｆ３：２４を周波
数混合して周波数ｆ４；２６が得られる。２７は帯域Ｅ
波器であり、ｆ４：２６のうち所望の出力周波数ｆ。Ｕ
Ｔ′：２８のみをＰ波している。この実施例によるＰＬ
Ｌ発振器の出力周波数ｆ。Ｕ１′＝２８はｆＯＵＴ””
ｆｏ±ｆ３ であるが、実際は帯域Ｐ波により単１周波数のみをとり
だすので、たとえば ・ｆｏＵ、′−Ｎ′・ｆｒ′（１＋ｉ）・・・・・・・
・・（４）あるいは となる。
今、具体的な例で説明する。Ｎ’−４３Ｊ＝４とし、ｆ
ｒ′は従来例で述べたと同じ理由で１０ ＣＭＨｚｌ：
］とする。そうすると、（２）式より ｆｏ−４３×１０−４３０〔ＭＨ７〕 にてＰＬＬは同期がかかってロックする。よってとのＰ
ＬＬ発振器の出力周波数は（４）式よりｆｏＵＴ′＝４
３×１０×（１十−）＝５３７．６〔ＭＨ２〕となり、
従来例と同じ周波数が得られるわけである。このように
構成すれば、ＰＬＬ自身は小さな分周比で、基準周波数
の整数倍の周波数でロックしながら、出力には整数倍で
ない周波数を得ることができる。
ｒ′は従来例で述べたと同じ理由で１０ ＣＭＨｚｌ：
］とする。そうすると、（２）式より ｆｏ−４３×１０−４３０〔ＭＨ７〕 にてＰＬＬは同期がかかってロックする。よってとのＰ
ＬＬ発振器の出力周波数は（４）式よりｆｏＵＴ′＝４
３×１０×（１十−）＝５３７．６〔ＭＨ２〕となり、
従来例と同じ周波数が得られるわけである。このように
構成すれば、ＰＬＬ自身は小さな分周比で、基準周波数
の整数倍の周波数でロックしながら、出力には整数倍で
ない周波数を得ることができる。
とのＰＬＬの分周比Ｎ′は４３であるので、短期的な周
期変動やジッタす々わち位相雑音の抑圧効果は、やはり
最大１／４３であるが、本実施例では、さらにＭ分周さ
れた周波数との和の周波数を出力周波数としているので
、実効的な分周比はＮ’Ｘ （１＋ −）＝５３．７５
となる。 よって位相雑音の抑圧効果は、従来例にくら
べて２１５１５３．７５＝４倍向上できるわけである。
期変動やジッタす々わち位相雑音の抑圧効果は、やはり
最大１／４３であるが、本実施例では、さらにＭ分周さ
れた周波数との和の周波数を出力周波数としているので
、実効的な分周比はＮ’Ｘ （１＋ −）＝５３．７５
となる。 よって位相雑音の抑圧効果は、従来例にくら
べて２１５１５３．７５＝４倍向上できるわけである。
なお、以上の説明においては、Ｎ′およびＭを固定とし
たが、Ｎ′あるいはｙあるいは両者を可変とすれば、Ｐ
ＬＬ周波数シンセサイザになるのは、すでに述べたとお
りである。但し、この時は帯域ｒ波器にて通過すべき所
望の周波数と、所望でなくカットすべきスプリアス成分
の周波数が順次変９１、−７ 化するので、漣波器２１の帯域のとり方及びその限界に
注意が必要である。
たが、Ｎ′あるいはｙあるいは両者を可変とすれば、Ｐ
ＬＬ周波数シンセサイザになるのは、すでに述べたとお
りである。但し、この時は帯域ｒ波器にて通過すべき所
望の周波数と、所望でなくカットすべきスプリアス成分
の周波数が順次変９１、−７ 化するので、漣波器２１の帯域のとり方及びその限界に
注意が必要である。
以上の実施例は一例を述べたにすぎず、分局比Ｎ′やｙ
をいろいろな値とすることにより、いろいろの出力周波
数を得ることができる。たとえば、Ｎ′−１００，Ｍ−
３０，ｆｒ′＝１ｏＣＭＨ２〕とすれば・・・・・・［
ＭＨｚｌ というよう々、基準周波数あるいはそれを分周した周波
数との間に公約数をもたない周波数を作りだすこともで
きる。このような出力周波数を得ることは、従来は単一
のＰＬＬ発振器では不可能であった。
をいろいろな値とすることにより、いろいろの出力周波
数を得ることができる。たとえば、Ｎ′−１００，Ｍ−
３０，ｆｒ′＝１ｏＣＭＨ２〕とすれば・・・・・・［
ＭＨｚｌ というよう々、基準周波数あるいはそれを分周した周波
数との間に公約数をもたない周波数を作りだすこともで
きる。このような出力周波数を得ることは、従来は単一
のＰＬＬ発振器では不可能であった。
さらに、基準発振器１８と位相比較器１７の間に分周器
を挿入したり、また分周とてい倍を組合わせることによ
り、さらに多くの出力周波数を得ることができる。
を挿入したり、また分周とてい倍を組合わせることによ
り、さらに多くの出力周波数を得ることができる。
発明の効果
以上のような構成により、基準周波数に対して必ずしも
整数倍でない出力周波数を得ることので１０ ｔ・−／ きるＰＬＬ発振器あるいはＰＬＬ周波数シンセサイザを
、小さ々分周比の閉回路でロックさせ、位相雑音の小さ
なものとすることができる。
整数倍でない出力周波数を得ることので１０ ｔ・−／ きるＰＬＬ発振器あるいはＰＬＬ周波数シンセサイザを
、小さ々分周比の閉回路でロックさせ、位相雑音の小さ
なものとすることができる。
第１図は本発明の一実施例によるＰＬＬ発振器のブロッ
ク図、第２図は従来のＰＬＬ発振器のブロック図である
。 １・・・・・・ＶＣＯ１２，２８・・・・・・出力周波
数、３゜７．１５．２３・・・・・・分周器、５，１８
・・・・・・基準周波数発振器、６．１９・・・・・・
基準周波数、９，１７・・・・・・位相比較器、１１．
２１・・・・・・低域Ｐ波器、２６・・・・・・混合器
、２７・・・・・・帯域Ｐ波器。
ク図、第２図は従来のＰＬＬ発振器のブロック図である
。 １・・・・・・ＶＣＯ１２，２８・・・・・・出力周波
数、３゜７．１５．２３・・・・・・分周器、５，１８
・・・・・・基準周波数発振器、６．１９・・・・・・
基準周波数、９，１７・・・・・・位相比較器、１１．
２１・・・・・・低域Ｐ波器、２６・・・・・・混合器
、２７・・・・・・帯域Ｐ波器。
Claims (1)
- 電圧制御発振器の出力信号である第１の信号および前記
第１の信号を分周あるいはてい倍して得られる第２の信
号のうちいずれか一方と、基準周波数発振器の出力信号
である第３の信号および、前記第３の信号を分周あるい
はてい倍して得られる第４の信号のうちいずれか一方と
を位相比較器で位相比較し、得られた誤差信号を低域ろ
波器でろ波し前記電圧制御発振器に帰還することによっ
て閉回路を形成するとともに、前記第１の信号および前
記第１の信号を分周あるいはてい倍して得られる第５の
信号と前記第１・第２・第５のうちのいずれか１つの信
号を分周あるいはてい倍して得られる第６の信号とを混
合器で周波数混合して出力信号を得る構成とした位相同
期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144762A JPS63308413A (ja) | 1987-06-09 | 1987-06-09 | 位相同期ル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144762A JPS63308413A (ja) | 1987-06-09 | 1987-06-09 | 位相同期ル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63308413A true JPS63308413A (ja) | 1988-12-15 |
Family
ID=15369812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62144762A Pending JPS63308413A (ja) | 1987-06-09 | 1987-06-09 | 位相同期ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308413A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136110A (en) * | 1978-04-13 | 1979-10-23 | Nec Corp | Phase synchronous type low frequency mixer circuit |
| JPS6139785A (ja) * | 1984-07-31 | 1986-02-25 | Toshiba Corp | 位相同期ル−プ回路 |
| JPS61253904A (ja) * | 1985-05-02 | 1986-11-11 | Fujitsu Ltd | 発振回路 |
| JPS6160515B2 (ja) * | 1982-06-30 | 1986-12-20 | Fujitsu Ltd |
-
1987
- 1987-06-09 JP JP62144762A patent/JPS63308413A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136110A (en) * | 1978-04-13 | 1979-10-23 | Nec Corp | Phase synchronous type low frequency mixer circuit |
| JPS6160515B2 (ja) * | 1982-06-30 | 1986-12-20 | Fujitsu Ltd | |
| JPS6139785A (ja) * | 1984-07-31 | 1986-02-25 | Toshiba Corp | 位相同期ル−プ回路 |
| JPS61253904A (ja) * | 1985-05-02 | 1986-11-11 | Fujitsu Ltd | 発振回路 |
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