CN102195654B - 紧凑型数模转换器 - Google Patents

紧凑型数模转换器 Download PDF

Info

Publication number
CN102195654B
CN102195654B CN201110028044.1A CN201110028044A CN102195654B CN 102195654 B CN102195654 B CN 102195654B CN 201110028044 A CN201110028044 A CN 201110028044A CN 102195654 B CN102195654 B CN 102195654B
Authority
CN
China
Prior art keywords
current source
binary weighted
weighted current
transistor
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201110028044.1A
Other languages
English (en)
Other versions
CN102195654A (zh
Inventor
Y·迦诺基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Power Integrations Inc
Original Assignee
Power Integrations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Power Integrations Inc filed Critical Power Integrations Inc
Publication of CN102195654A publication Critical patent/CN102195654A/zh
Application granted granted Critical
Publication of CN102195654B publication Critical patent/CN102195654B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

公开了一种数模转换器。一示例性数模转换器电路包括被耦合以接收第一参考电流的参考定标电路。该参考定标电路被耦合以响应于第一参考电流产生第二参考电流。所述数模转换器电路还包括耦合到求和节点的第一多个二进制加权电流源。该第一多个二进制加权电流源中的第一二进制加权电流源的电流与第一参考电流成比例。所述数模转换器电路还包括耦合到所述求和节点的第二多个二进制加权电流源。该第二多个二进制加权电流源中的第一二进制加权电流源的电流与第二参考电流成比例。

Description

紧凑型数模转换器
技术领域
本发明涉及集成电路内晶体管的布局。更具体地，本发明涉及与常规布局相比在半导体衬底上占据的面积更小的数模转换器的设计。
背景技术
许多集成电路执行要求既处理数字信号又处理模拟信号的功能。例如，计数、记忆和计时功能通常最好利用数字信号实现，而检测、放大和控制通常偏向于使用模拟信号。在一典型应用中，集成电路可以接收模拟输入，并将该输入转换成数字形式供处理，并随后将数字结果转换成模拟输出。
数字信号到模拟信号的转换要求数模转换器(DAC)。集成电路中的典型的DAC将二进制加权电流分配到二进制数的每一数位。各个电流被加在一起以产生模拟电流，该模拟电流与所述二进制数的值成比例。
每个二进制加权电流由包括一个或多个晶体管的电流源产生。在常规设计中，每个电流源中晶体管的数量随着数位的数量的增加按2的幂指数增加。因此，对于最基础的设计，10位的DAC通常会需要多于1000个的晶体管，并且对于要求更严格的容限的应用会需要多于2000个的晶体管。12位的基础DAC通常需要多于4000个的晶体管。
导致集成电路成本的一个主要因素是包含部件的半导体晶粒的尺寸。每个晶体管占据晶粒上的一个空间，所述晶粒不可能比作为用来制造集成电路的特定工艺的一个特性的最小面积小。
极其依赖于数字信号处理的集成电路可能包含几十万个晶体管，所以仅使用几千个晶体管的DAC对器件的尺寸和成本不会有明显的影响。然而，用于偏向于使用模拟信号处理的应用的小集成电路，例如像用于电源的控制器，不能包括这样的大DAC而不招致因尺寸和成本的增加而引起的显著不利后果。因此，对于需要小的、低成本的集成电路的应用，具有紧凑型DAC结构是有利的。
发明内容
根据本发明的一个方面，提供一种数模转换器电路，包括：参考定标电路(references caling circuit)，其被耦合以接收第一参考电流，所述参考定标电路被耦合以响应于所述第一参考电流产生第二参考电流；第一多个二进制加权电流源，其耦合到求和节点，其中该第一多个二进制加权电流源中的第一二进制加权电流源的电流与所述第一参考电流成比例；以及第二多个二进制加权电流源，其耦合到所述求和节点，其中该第二多个二进制加权电流源中的第一二进制加权电流源的电流与所述第二参考电流成比例。
在一个优选的实施方案中，来自所述第一多个二进制加权电流源中的一个的电流基本等于来自所述第二多个二进制加权电流源中的一个的电流的二倍。
在一个优选的实施方案中，所述第一多个二进制加权电流源和所述第二多个二进制加权电流源包括多个晶体管。
在一个优选的实施方案中，所述第一多个二进制加权电流源和所述第二多个二进制加权电流源包括多个电流镜电路。
在一个优选的实施方案中，所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的一个包括耦合到所述求和节点的多个晶体管，其中所述多个二进制加权电流源中的所述一个产生的电流是来自耦合到所述求和节点的所述多个晶体管中每一个的各个电流的和。
在一个优选的实施方案中，所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的第一二进制加权电流源具有所述第一多个二进制加权电流源或所述第二多个二进制加权电流源的最小电流，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的第二二进制加权电流源具有所述第一多个二进制加权电流源或所述第二多个二进制加权电流源的第二最小电流，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的所述第一二进制加权电流源包括至少两倍于所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的所述第二二进制加权电流源的晶体管。
在一个优选的实施方案中，所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的第一二进制加权电流源具有所述第一多个二进制加权电流源或所述第二多个二进制加权电流源的最小电流，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的第二二进制加权电流源具有所述第一多个二进制加权电流源或所述第二多个二进制加权电流源的第二最小电流，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的所述第一二进制加权电流源包括比所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的所述第二二进制加权电流源多的晶体管。
在一个优选的实施方案中，所述数模转换器电路被包括在电源控制器中。
在一个优选的实施方案中，所述第一多个二进制加权电流源和所述第二多个二进制加权电流源被耦合以响应数字输入信号，并且其中由所述求和节点接收的电流和是与所述数字输入信号成比例的模拟输出信号。
在一个优选的实施方案中，所述第一多个二进制加权电流源和所述第二多个二进制加权电流源响应于所述数字输入信号而被切换。
根据本发明的又一方面，提供一种数模转换器电路，包括：第一参考定标电路，其被耦合以接收第一参考信号并且被耦合以产生与所述第一参考信号成比例的第二参考信号；第一多个电流源，其耦合到求和节点，其中该第一多个电流源中的每一个被耦合以接收所述第一参考信号并且响应于所述第一参考信号而产生相应的电流；以及第二多个电流源，其耦合到所述求和节点，其中该第二多个电流源中的每一个被耦合以接收所述第二参考信号并且响应于所述第二参考信号而产生相应的电流；以及第一和第二多个开关，该第一和第二多个开关中的每一个耦合到所述第一多个电流源和所述第二多个电流源中的相应一个，其中所述第一和第二多个开关被耦合以响应于数字输入信号而被切换，其中所述求和节点被耦合以接收响应于所述数字输入信号来自所述第一和第二多个电流源中每一个的各个电流，以使得所述求和节点所接收的各个电流的和响应于所述数字输入信号。
在一个优选的实施方案中，所述数模转换器电路还包括：第二参考定标电路，其被耦合以产生与所述第一参考信号成比例的第三参考信号；以及第三多个电流源，其耦合到所述求和节点，其中该第三多个电流源中的每一个被耦合以接收所述第三参考信号并且响应于所述第三参考信号而产生相应的电流。
在一个优选的实施方案中，来自所述第一多个电流源中的一个的最小非零电流大于来自所述第二多个电流源中的一个的最大电流。
在一个优选的实施方案中，来自所述第一多个电流源中的一个的最小非零电流基本等于来自所述第二多个电流源中的一个的最大电流的二倍。
在一个优选的实施方案中，所述第一多个电流源和所述第二多个电流源包括耦合到所述求和节点的二进制加权电流源。
在一个优选的实施方案中，所述第一多个电流源和所述第二多个电流源包括耦合到所述求和节点的电流镜电路。
在一个优选的实施方案中，所述电流镜电路包括耦合到所述求和节点的渥尔曼放大器(cascode)布局的晶体管。
在一个优选的实施方案中，所述第一多个电流源或所述第二多个电流源中的第一电流源具有所述第一多个电流源或所述第二多个电流源的最小电流，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的第二二进制加权电流源具有所述第一多个二进制加权电流源或所述第二多个二进制加权电流源的第二最小电流，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的所述第一二进制加权电流源包括比所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的所述第二二进制加权电流源多的晶体管。
在一个优选的实施方案中，所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的所述第一二进制加权电流源包括串联布局的晶体管，所述串联布局的晶体管具有共同耦合的栅极端。
在一个优选的实施方案中，所述第一多个电流源包括：第一电流源，其包括串联耦合在电压源和所述求和节点之间的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管具有被耦合以接收所述第一参考信号的栅极端；第二电流源，其包括耦合在所述电压源和所述求和节点之间的第三晶体管；所述第三晶体管具有被耦合以接收所述第一参考信号的栅极端；以及第三电流源，其包括并联耦合在所述电压源和所述求和节点之间的第四晶体管和第五晶体管，所述第四晶体管和所述第五晶体管具有被耦合以接收所述第一参考信号的栅极端。
在一个优选的实施方案中，所述第一电流源包括耦合在所述第二晶体管和所述求和节点之间的第一渥尔曼放大器晶体管，其中所述第二电流源包括耦合在所述第三晶体管和所述求和节点之间的第二渥尔曼放大器晶体管，并且其中所述第三电流源包括耦合在所述第四晶体管和所述求和节点之间的第三渥尔曼放大器晶体管，以及耦合在所述第五晶体管和所述求和节点之间的第四渥尔曼放大器晶体管。
附图说明
参照下列附图，描述本发明的非限制性、非穷举性实施方案，其中除非另有规定，在所有各个视图中相同的参考数字指代相同的部分。
图1总体示出了根据本公开内容教导的带有比例电流参考的示例性紧凑型DAC结构的一部分。
图2是总体示出根据本公开内容教导的示例性紧凑型8位DAC的结构的方块图。
图3是总体示出根据本公开内容教导的示例性紧凑型9位DAC的结构的方块图。
图4总体示出了根据本公开内容教导的图1中示出的紧凑型DAC结构中的晶体管的示例性布局。
图5总体示出了根据本公开内容教导的紧凑型DAC结构中用于二进制加权电流源的晶体管的示例性布局。
图6总体示出了根据本公开内容教导的紧凑型DAC结构中用于二进制加权电流源的晶体管的替代示例性布局。
具体实施方式
公开了用于实现紧凑型数模转换器的方法和装置。在下文的描述中，阐明了多个具体细节，以提供对本发明的透彻理解。然而，对于本领域普通技术人员来说明显的是，实施本发明不必使用这些具体细节。在其他情况下，为了避免使本发明模糊，没有详细描述众所周知的材料或方法。
在该说明书全文中提到“一个实施方案”、“一实施方案”、“一个实施例”或“一实施例”意指关于该实施方案或实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施方案中。因此，在该说明书全文中各个地方出现的短语“在一个实施方案中”、“在一实施方案中”、“在一个实施例中”或“在一实施例中”未必全都指相同的实施方案或实施例。再者，所述特定特征、结构或特性可以在一个或多个实施方案或实施例中以任何合适的组合和/或子组合结合。特定特征、结构或特性可以被包括在集成电路、电子电路、组合逻辑电路或者提供所描述的功能性的其他合适部件中。此外，应理解，本文中提供的图是出于向本领域普通技术人员解释的目的，并且附图未必按比例绘制。
如将会讨论的，根据本发明教导的DAC的一个实施例包括被耦合以接收第一参考信号的参考定标电路。在一个实施例中，参考电路产生与第一参考信号成比例或者是第一参考信号的缩放形式的第二参考信号。此外，DAC包括多重多个(即多组)二进制加权电流源，这些二进制加权电流源全都被耦合以向求和节点提供电流。第一组中的每个电流源响应第一参考信号产生一电流，并且第二组中的每个电流源响应第二参考信号产生一电流。在一个实施例中，由于不同的第一和第二参考信号分别被用于在第一和第二组电流源中产生电流，所以第一组电流源的最低非零电流大于第二组电流源的最大电流。此外，第一和第二组中的每个电流源响应于数字输入信号而被切换。结果，从第一和第二组提供给求和节点的电流的总和响应于所述数字输入信号。DAC的模拟输出信号是提供给求和节点的电流的总和。
为说明，图1总体示出了根据本公开内容教导的带有比例电流参考的示例性紧凑型DAC结构的一部分。在一个实施例中，图1中示出的示例性紧凑型DAC结构被包括作为更大的电子电路——例如像，但不限于，用在电源中的电源控制器——的一部分。在图1的实施例中，参考电流IREFP104由耦合在电压源102和返回节点134之间的参考电流源132建立。参考电流IREFP104在参考节点106处被检测，以提供第一参考信号，从而设置一组开关二进制加权电流源126的电流。如将会讨论的，所述一组开关二进制加权电流源126是示例性紧凑型DAC结构中多组电流源中的一组。在该实施例中，每个电流源所产生的电流是响应于在参考节点106处检测的第一参考信号而产生的。此外，所述一组开关二进制加权电流源126中的每个电流源对应于二进制数的一组数位中的一个数位。
在图1的实施例中，DAC的数字输入信号是包括多个位的二进制信号B，所述多个位可以被表示为位0到位n。在图1中示出的实施例中，一组二进制数位或者位包括位Bm到Bn，其中m小于n。位Bm到位Bn表示具有多于n-m+1个数位的二进制数的一部分。
图1的实施例中的电流源108、110、112和114耦合在电压源102和求和节点128之间。在该实施例中，电流源具有用2的幂加权的幅度，其中电流源114具有最小幅度IB，电流源112的幅度是IB的2倍，每个电流源的幅度逐次加倍以使得在该组中具有最大幅度的电流源108具有幅度2(n-m)IB。在图1的实施例中，电流IB的值与参考电流IREFP104成比例。
在图1的实施例中，分别耦合到电流源108、110、112和114的单刀单掷(SPST)开关116、118、120和122各由二进制数位Bm到Bn中的一个切换。在图1的实施例中，所述数位中的一个的高值闭合其相应的开关，以将其相应的电流源耦合到求和节点128。相反地，所述数位中的一个的低值(该值是该数位的补数的高值)断开其相应的开关，以防止来自其相应的电流源的电流进入求和节点128。如图1中示出的，二进制数位符号上加上一横表示该二进制数位的补数。因此，进入节点128的电流IG142是表示位Bm到Bn的值的模拟信号。在该实施例中，DAC的模拟输出是求和节点128所接收的所有电流的总和。
应理解，紧凑型数模转换器的其他实施例可以包括带有多掷的开关，例如像单刀双掷(SPDT)、单刀三掷(SP3T)等等，以为了例如像校准之类的其他目的，将电流从二进制加权电流源引向其他节点。
图1的示意图还示出了参考定标电路138，该参考定标电路138在输入节点136处检测表示参考电流IREFP104的输入电流IIN130，从而将电流源140的值设为是输入电流IIN130一部分的比例输出电流IOUT的值。在图1的实施例中，参考定标电路138按比例因子K缩放第一参考电流IREFP104，以产生第二参考电流IREFQ124，其中比例因子K大于1。因此，第二参考电流IREFQ124是第一参考电流IREFP的值乘以分数1/K。
如将会讨论的，第二参考电流IREFQ124通常提供第二参考信号，第二参考信号又由另一组开关二进制加权电流源检测，所述另一组开关二进制加权电流源在图1中没有示出，但是在图2的实施例中被示出。
为说明，图2示出了紧凑型8位数模转换器，该数模转换器包括在图1的实施例中详述的结构。在图2的实施例中有两组二进制加权电流源。每组包括对应于二进制数的四个数位的值的开关电流源。组L220对应于最低四位B0、B1、B2和B3，而组H 215对应于最高四位B4、B5、B6和B7。最低有效位B0由电流I0表示，而最高有效位B7由是I0值的128倍(27倍)的电流表示。
每组中的四个二进制加权电流源具有这样的值，即使得最大值是最小值的8倍。每组中的电流源的值由用于每组的参考信号设置。在图2的实施例中，参考电流源235建立在节点255处被检测的参考电流IREFH205，从而设置组H 215中四个二进制加权电流源的电流。参考定标电路250在输入节点240处响应检测的输入电流225，以将电流源245的值设置为比例输出电流IREFL230，IREFL230是参考电流IREFH225的一部分。因此，图2的实施例中参考定标电路250产生的参考信号是参考电流比例电流。
应理解，在其他实施例中，一组中的二进制加权电流源可以响应于是电压参考而不是电流参考的参考信号。因此，本公开内容中的术语“参考定标电路”可以指紧凑型数模转换器中为一组二进制加权电流源执行必要的缩放的任何电路。
来自参考定标电路250的比例输出电流IREFL230是参考电流210，参考电流210在节点260处被检测以产生参考信号，从而设置组L 220中四个二进制加权电流源的电流。选择参考定标电路250的比例因子K1以使得对应于组L 220中最高有效位(B3)的电流源的值是对应于组H 215中最低有效位(B4)的电流源的值的一半。
因此，图2的实施例示出了包括两组二进制加权电流源和一个参考定标电路的紧凑型数模转换器，其中第一组二进制加权电流源中的第一二进制加权电流源的电流与第一参考信号电流(IREFH205)成比例，第二组二进制加权电流源中的第二二进制加权电流源的电流与第二参考信号电流(IREFL210)成比例，第一参考电流是定标电路(250)的输入(240)，并且第二参考电流是第一参考定标电路的输出。再者，在图2的实施例中，来自第一组中具有最小电流的二进制加权电流源(对应于位B4)的电流基本是来自第二组中具有最大电流的二进制加权电流源(对应于位B3)的电流的值的两倍。
图3示出了一紧凑型九位数模转换器，以进一步说明图1和图2中实施例的结构。图3的示例性九位数模转换器具有三组二进制加权电流源。每一组包括对应于三个二进制数位的值的开关电流源。组L330对应于最低三位B0、B1和B2。组M 325对应于中间三位B3、B4和B5，而组H 320对应于最高三位B6、B7和B8。最低有效位B0由电流I0表示，而最高有效位B8由是I0值的256倍的电流表示。
每组中的三个二进制加权电流源具有这样的值，即使得最大值是最小值的4倍。和在图2的实施例中一样，每组中电流源的值由用于每组的参考电流设置。在图3的实施例中，参考电流源350建立参考电流IREFH305，参考电流IREFH305设置组H 320中三个二进制加权电流源的电流。参考定标电路360在输入节点355处响应检测的输入电流335，以将电流源365的值设置为比例输出电流IREFM310，IREFM310是用于组M 325中三个二进制加权电流源的参考电流。参考定标电路375在节点370处响应检测的输入电流340，以将电流源380的值设置为比例输出电流IREFL345，IREFL345是用于组L 330中三个二进制加权电流源的参考电流315。
在图3的实施例中，选择用于来自参考定标电路360的比例输出电流IREFM340的比例因子K2，以使得对应于组M 325中最高有效位(B5)的电流源的值是对应于组H中最低有效位(B6)的电流源的值的一半。类似的，选择用于来自参考定标电路375的比例输出电流IREFL345的比例因子K3，以使得对应于组L中最高有效位(B2)的电流源的值是对应于组M中最低有效位(B3)的电流源的值的一半。
在其他实施例中，对应于各个位的开关二进制加权电流源可以在其他实施例中按不同方式分组，以实现特定目的。例如，图3的9位DAC可以被构造为将最高8位分成两组，每组4位，而使最低有效位B0自身成一组。设计者可以适当地选择分组因子和比例因子，以满足设计规格，同时符合特定集成电路技术的设计规则。
图4将图1的紧凑型DAC结构的元件以其可在集成电路中实现的那样更详细地示出。具体地，示出了用于二进制加权电流源108、参考定标电路138和参考电流IREFP104的检测的可能晶体管电路。
图4的实施例示出了n沟道和p沟道金属氧化物半导体场效应晶体管(MOSFET)，这些晶体管被耦合为电流镜以提供与响应于电流源132而产生的参考信号相关的期望值的电流。在本公开内容中，晶体管的基准是具有用于特定集成电路制造工艺的最小实际物理尺寸的晶体管。物理尺寸是最小实际尺寸数倍的晶体管结构被认为包括多个晶体管。例如，沟道晶体管是最小实际宽度的两倍并且是最小实际长度的三倍的晶体管，因此它等同于六个具有最小实际尺寸的晶体管。
p沟道晶体管405传导参考电流IREFP104，以在参考节点106处产生参考信号电压，该参考信号电压在p沟道晶体管410、415、420和425的栅极处接收。在图4的实施例中，p沟道晶体管410、415、420和425是组成二进制加权电流源108的2n-m个晶体管中的四个。因此，二进制加权电流源108的电流是组成二进制加权电流源108的每个晶体管中电流的和。
二进制加权电流源108的p沟道晶体管被耦合为电流镜以镜像p沟道晶体管405中的电流。因此参考电流IREFP104被镜像到二进制加权电流源108中2n-m个晶体管中的每一个中。当二进制加权电流源108中所有p沟道晶体管与p沟道晶体管405基本相同时，来自二进制加权电流源108中2n-m个晶体管的总电流是参考电流IREFP104的2n-m倍。相同的电流镜像技术通常被用于一组n-m个电流源126中的其他二进制加权电流源。
图4还示出了示例性参考定标电路138的细节。在图4的实施例中，p沟道晶体管430将来自电流源132的参考电流IREFP104镜像到参考定标电路138的输入节点136。输入节点136由n沟道晶体管Q1435和QK440共享。在图4的实施例中，n沟道晶体管Q1和QK440是共享在输入节点136处接收的电流的K个晶体管中的两个。参考定标电路138中的N沟道晶体管445被耦合以镜像共享在输入节点136处接收的电流的K个晶体管中的一个中的电流。因此，如果参考定标电路138中的所有晶体管与镜像晶体管435基本相同，图4的示例性参考定标电流138的晶体管445中的电流是参考电流IREFP104除以K。换句话说，参考电流IREFP104是参考电流IREFQ124的K倍。在该实施例中，参考电流IREFQ124是由另一组二进制加权电流源使用的第二参考信号。
对于所有位使用一个晶体管将电流镜像到电流源中基本相同的晶体管的常规8位DAC将需要256个晶体管(包括镜像晶体管)，而根据本发明的教导，使用图2和图4中示出的技术的紧凑型8位DAC将仅需要36个基本相同的晶体管。对36个晶体管的计算如下。图2的实施例中基本相同的组215和220将各使用15个晶体管。电流定标电路240将包括3个晶体管，并且将需要3个额外的晶体管来检测参考电流。因此，根据本发明的教导，紧凑型8位DAC将占据常规8位DAC所需的集成电路上的面积的近似14％。类似的计算显示，根据本发明的教导，使用相同技术的示例性紧凑型12位DAC将仅需要158个晶体管，并将占据小于常规12位DAC所需的面积的1％的面积，所述常规12位DAC将使用4096个晶体管。这些面积上的节省在对成本高度敏感的消费者应用例如用于小电源的控制器中可能相当重要。
图5示出了用于一组二进制加权电流源的晶体管的布局的细节，该布局可进一步减小数模转换器在集成电路上所需的面积。图5示出了组成图3的实施例中的最低有效位组330中电流源的晶体管。在图5的实施例中，p沟道晶体管505传导参考电流IREFL345，以在参考节点506处产生参考信号电压，该参考信号电压在p沟道晶体管510、515、520、525和530的栅极处接收。
在图5的实施例中，p沟道晶体管510、515、520和525的源极耦合到电压源502。在图5的实施例中，p沟道晶体管510和515的漏极耦合到开关535，而p沟道晶体管520和530的漏极分别耦合到开关540和545。
当该组二进制加权电流源330中所有晶体管与镜像晶体管505基本相同时，参考电流IREFL345被镜像到晶体管510、515和520中。然而，在晶体管525和530——其两个栅极共用参考节点506——的串联布局中，仅一半的参考电流IREFL345被镜像到晶体管525和530中。因此，根据本发明的教导，与使用单个晶体管为最低有效位镜像电流的一组二进制加权电流源相比，采用串联晶体管为最低有效位镜像电流并且单个晶体管或并联的多个晶体管为更高有效位镜像电流的一组二进制加权电流源可以使用更少的晶体管。
在一些实施例中，期望在电流源的电流镜中使用以渥尔曼放大器布局耦合的两个晶体管代替单个晶体管，尤其是当电流源像在数模转换器中一样被切换时。在示出的实施例中，带有渥尔曼放大器耦合的晶体管的电流源具有比单晶体管电流源高的输出阻抗。对于电流源来说高输出阻抗是期望的，这是因为理想电流源的输出阻抗无穷大。图6示出了图5的实施例的变体，该变体应用渥尔曼放大器耦合的晶体管镜像参考电流。
图6的实施例示出了可以如何用渥尔曼放大器耦合的晶体管来修改图5的实施例。图6的实施例示出了对应于紧凑型数模转换器的三个最低位的一组开关二进制加权电流源640。在图6的实施例中，p沟道晶体管606、624、626、628和630的栅极耦合到共同节点642，共同节点642被保持在基本恒定的参考电压VGREF608。渥尔曼放大器耦合的晶体管606和602传导来自电流源632的参考电流IREFL644，以在参考节点610处产生电压，该电压在p沟道晶体管612、614、616、620和622的栅极处接收。
在图6的实施例中，p沟道晶体管602、612、614、616和620的源极耦合到电压源604。在图6的实施例中，p沟道晶体管624和626的漏极耦合到开关634，而p沟道晶体管628和630的漏极分别耦合到开关636和638。
和在图5的实施例中一样，当图6的实施例中的该组二进制加权电流源640中所有晶体管与镜像晶体管602基本相同时，参考电流IREFL644被镜像到晶体管612、614和616中。然而，在晶体管620和622——其两个栅极共用参考节点610——的串联布局中，仅一半的参考电流IREFL644被镜像到晶体管620和622中。
因此，与使用单个晶体管为最低有效位镜像电流的一组二进制加权电流源相比，采用两个串联的晶体管为最低有效位镜像电流并且单个晶体管或并联的多个晶体管为更高有效位镜像电流的一组二进制加权电流源可以使用更少的晶体管，即使当电流源以渥尔曼放大器布局被耦合时。
以上对示出的本发明的实施例的描述，包括在摘要中所描述的，不意旨是穷举，或者是对所公开的准确形式的限制。尽管为了说明的目的在本文中描述了本发明的具体实施方案和实施例，但在不偏离本发明的更宽泛主旨和范围的情况下，各种等同修改是可能的。毫无疑问，应理解，特定电压、电流、频率、功率范围值、时间等是为了解释的目的而提供的，并且根据本发明的教导，在其他实施方案和实施例中也可以采用其他值。
可以根据以上详细描述而对本发明的实施例进行上述修改。以下权利要求中所使用的术语不应被解释为将本发明限制为说明书和权利要求中所公开的具体实施方案。而是，所述范围完全由下列权利要求确定，所述权利要求应按照权利要求解释的既定原则进行解释。因此，本说明书和附图应被视为示例性的而非限制性的。

Claims (19)

1.一种数模转换器电路，包括：
参考定标电路，其被耦合以接收第一参考电流，所述参考定标电路被耦合以响应于所述第一参考电流产生第二参考电流，其中所述第二参考电流是所述第一参考电流的值乘以分数1/K，其中K是大于1的比例因子；
第一多个二进制加权电流源，其耦合到求和节点，其中该第一多个二进制加权电流源中的第一二进制加权电流源的电流与所述第一参考电流成比例；
其中该第一多个二进制加权电流源中的第二二进制加权电流源的电流等于所述第一多个二进制加权电流源中的第一二进制加权电流源的电流的二倍；以及
第二多个二进制加权电流源，其耦合到所述求和节点，其中该第二多个二进制加权电流源中的第一二进制加权电流源的电流与所述第二参考电流成比例；
其中该第二多个二进制加权电流源中的第二二进制加权电流源的电流等于所述第二多个二进制加权电流源中的第一二进制加权电流源的电流的二倍，
其中来自所述第一多个二进制加权电流源中的一个的最小非零电流大于来自所述第二多个二进制加权电流源中的一个的最大电流。
2.根据权利要求1所述的数模转换器电路，其中来自所述第一多个二进制加权电流源中的一个的电流基本等于来自所述第二多个二进制加权电流源中的一个的电流的二倍。
3.根据权利要求1所述的数模转换器电路，其中所述第一多个二进制加权电流源和所述第二多个二进制加权电流源包括多个晶体管。
4.根据权利要求1所述的数模转换器电路，其中所述第一多个二进制加权电流源和所述第二多个二进制加权电流源包括多个电流镜电路。
5.根据权利要求1所述的数模转换器电路，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的一个包括耦合到所述求和节点的多个晶体管，其中所述多个二进制加权电流源中的所述一个产生的电流是来自耦合到所述求和节点的所述多个晶体管中每一个的各个电流的和。
6.根据权利要求1所述的数模转换器电路，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的第一二进制加权电流源具有所述第一多个二进制加权电流源或所述第二多个二进制加权电流源的最小电流，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的第二二进制加权电流源具有所述第一多个二进制加权电流源或所述第二多个二进制加权电流源的第二最小电流，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的所述第一二进制加权电流源包括至少两倍于所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的所述第二二进制加权电流源的晶体管。
7.根据权利要求1所述的数模转换器电路，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的第一二进制加权电流源具有所述第一多个二进制加权电流源或所述第二多个二进制加权电流源的最小电流，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的第二二进制加权电流源具有所述第一多个二进制加权电流源或所述第二多个二进制加权电流源的第二最小电流，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的所述第一二进制加权电流源包括比所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的所述第二二进制加权电流源多的晶体管。
8.根据权利要求1所述的数模转换器电路，其中所述数模转换器电路被包括在电源控制器中。
9.根据权利要求1所述的数模转换器电路，其中所述第一多个二进制加权电流源和所述第二多个二进制加权电流源被耦合以响应数字输入信号，并且其中由所述求和节点接收的电流和是与所述数字输入信号成比例的模拟输出信号。
10.根据权利要求9所述的数模转换器电路，其中所述第一多个二进制加权电流源和所述第二多个二进制加权电流源响应于所述数字输入信号而被切换。
11.一种数模转换器电路，包括：
第一参考定标电路，其被耦合以接收第一参考信号并且被耦合以产生与所述第一参考信号成比例的第二参考信号，其中所述第二参考电流是所述第一参考电流的值乘以分数1/K，其中K是大于1的比例因子；
第一多个二进制加权电流源，其耦合到求和节点，其中该第一多个二进制加权电流源中的每一个被耦合以接收所述第一参考信号并且响应于所述第一参考信号而产生相应的电流；
其中该第一多个二进制加权电流源中的第二二进制加权电流源的电流等于所述第一多个二进制加权电流源中的第一二进制加权电流源的电流的二倍；
第二多个二进制加权电流源，其耦合到所述求和节点，其中该第二多个二进制加权电流源中的每一个被耦合以接收所述第二参考信号并且响应于所述第二参考信号而产生相应的电流；
其中该第二多个二进制加权电流源中的第二二进制加权电流源的电流等于所述第二多个二进制加权电流源中的第一二进制加权电流源的电流的二倍；以及
第一和第二多个开关，该第一和第二多个开关中的每一个耦合到所述第一多个二进制加权电流源和所述第二多个二进制加权电流源中的相应一个，其中所述第一和第二多个开关被耦合以响应于数字输入信号而被切换，其中所述求和节点被耦合以接收响应于所述数字输入信号来自所述第一和第二多个二进制加权电流源中每一个的各个电流，以使得所述求和节点所接收的各个电流的和响应于所述数字输入信号，
其中来自所述第一多个二进制加权电流源中的一个的最小非零电流大于来自所述第二多个二进制加权电流源中的一个的最大电流。
12.根据权利要求11所述的数模转换器电路，还包括：
第二参考定标电路，其被耦合以产生与所述第一参考信号成比例的第三参考信号；以及
第三多个二进制加权电流源，其耦合到所述求和节点，其中该第三多个二进制加权电流源中的每一个被耦合以接收所述第三参考信号并且响应于所述第三参考信号而产生相应的电流。
13.根据权利要求11所述的数模转换器电路，其中来自所述第一多个二进制加权电流源中的一个的最小非零电流基本等于来自所述第二多个二进制加权电流源中的一个的最大电流的二倍。
14.根据权利要求11所述的数模转换器电路，其中所述第一多个二进制加权电流源和所述第二多个二进制加权电流源包括耦合到所述求和节点的电流镜电路。
15.根据权利要求14所述的数模转换器电路，其中所述电流镜电路包括耦合到所述求和节点的渥尔曼放大器布局的晶体管。
16.根据权利要求11所述的数模转换器电路，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的第一二进制加权电流源具有所述第一多个二进制加权电流源或所述第二多个二进制加权电流源的最小电流，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的第二二进制加权电流源具有所述第一多个二进制加权电流源或所述第二多个二进制加权电流源的第二最小电流，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的所述第一二进制加权电流源包括比所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的所述第二二进制加权电流源多的晶体管。
17.根据权利要求16所述的数模转换器电路，其中所述第一多个二进制加权电流源或所述第二多个二进制加权电流源中的所述第一二进制加权电流源包括串联布局的晶体管，所述串联布局的晶体管具有共同耦合的栅极端。
18.根据权利要求11所述的数模转换器电路，其中所述第一多个二进制加权电流源包括：
第一二进制加权电流源，其包括串联耦合在电压源和所述求和节点之间的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管具有被耦合以接收所述第一参考信号的栅极端；
第二二进制加权电流源，其包括耦合在所述电压源和所述求和节点之间的第三晶体管；所述第三晶体管具有被耦合以接收所述第一参考信号的栅极端；以及
第三二进制加权电流源，其包括并联耦合在所述电压源和所述求和节点之间的第四晶体管和第五晶体管，所述第四晶体管和所述第五晶体管具有被耦合以接收所述第一参考信号的栅极端。
19.根据权利要求18所述的数模转换器电路，其中所述第一二进制加权电流源包括耦合在所述第二晶体管和所述求和节点之间的第一渥尔曼放大器晶体管，其中所述第二二进制加权电流源包括耦合在所述第三晶体管和所述求和节点之间的第二渥尔曼放大器晶体管，并且其中所述第三二进制加权电流源包括耦合在所述第四晶体管和所述求和节点之间的第三渥尔曼放大器晶体管，以及耦合在所述第五晶体管和所述求和节点之间的第四渥尔曼放大器晶体管。
CN201110028044.1A 2010-01-26 2011-01-25 紧凑型数模转换器 Expired - Fee Related CN102195654B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/693,991 2010-01-26
US12/693,991 US8094055B2 (en) 2010-01-26 2010-01-26 Compact digital-to-analog converter

Publications (2)

Publication Number Publication Date
CN102195654A CN102195654A (zh) 2011-09-21
CN102195654B true CN102195654B (zh) 2015-05-27

Family

ID=44308561

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110028044.1A Expired - Fee Related CN102195654B (zh) 2010-01-26 2011-01-25 紧凑型数模转换器

Country Status (2)

Country Link
US (2) US8094055B2 (zh)
CN (1) CN102195654B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8947282B1 (en) * 2010-01-20 2015-02-03 Ikanos Communications, Inc. Method and apparatus for a current control
US8094055B2 (en) * 2010-01-26 2012-01-10 Power Integrations, Inc. Compact digital-to-analog converter
KR101837497B1 (ko) * 2011-12-16 2018-03-12 삼성전자주식회사 디지털-아날로그 변환 장치 및 방법
US9383264B2 (en) * 2012-01-31 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Small area high performance cell-based thermal diode
EP2746891B1 (en) * 2012-12-20 2015-06-03 Imec A current waveform generator
US8896472B2 (en) * 2013-03-08 2014-11-25 Qualcomm Incorporated Low glitch-noise DAC
US9602013B2 (en) 2014-05-13 2017-03-21 Power Integrations, Inc. Controller for a switch mode power converter
US9203424B1 (en) 2014-05-13 2015-12-01 Power Integrations, Inc. Digital-to-analog converter circuit for use in a power converter
US9264062B1 (en) * 2015-03-11 2016-02-16 Freescale Semiconductor, Inc. Digital-to-analog converter circuit
KR20170000542A (ko) * 2015-06-24 2017-01-03 삼성전자주식회사 플리커 노이즈를 저감하는 전류 dac 회로
TWI603587B (zh) 2017-01-20 2017-10-21 華邦電子股份有限公司 數位類比轉換器
CN108471312A (zh) * 2017-02-23 2018-08-31 华邦电子股份有限公司 数－模转换器
US10530377B1 (en) * 2018-10-11 2020-01-07 Nxp B.V. Area efficient current DAC
US11424755B2 (en) 2019-10-11 2022-08-23 Regents Of The University Of Minnesota System and method for a super-resolution digital-to-analog converter based on redundant sensing
CN111565049B (zh) 2020-07-20 2020-10-23 微龛(广州)半导体有限公司 二进制加权电流产生电路及数模转换器
TWI837915B (zh) * 2022-11-01 2024-04-01 華邦電子股份有限公司 數位類比轉換器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1595808A (zh) * 2003-09-09 2005-03-16 三星电子株式会社 包括基准电流源晶体管的数字模拟转换器电路及操作方法
CN101478309A (zh) * 2008-07-24 2009-07-08 芯原股份有限公司 一种提高模数转换器精度的系统及方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541597A (en) * 1994-09-09 1996-07-30 United Microelectronics Corp. Digital/analog converter for compensation of DC offset
US6650265B1 (en) * 2001-04-30 2003-11-18 Engim, Inc. Method and architecture for varying power consumption of a current mode digital/analog converter in proportion to performance parameters
GB0111313D0 (en) * 2001-05-09 2001-07-04 Broadcom Corp Digital-to-analogue converter using an array of current sources
US6489905B1 (en) * 2001-08-08 2002-12-03 Xilinx, Inc. Segmented DAC calibration circuitry and methodology
US6703956B1 (en) * 2003-01-08 2004-03-09 Agilent Technologies, Inc. Technique for improved linearity of high-precision, low-current digital-to-analog converters
DE60312641T2 (de) * 2003-03-31 2007-11-29 Ami Semiconductor Belgium Bvba Ein stromgesteuerter Digital Analog Wandler mit gleichbleibender Genauigkeit
EP1465348B1 (en) * 2003-03-31 2007-04-11 AMI Semiconductor Belgium BVBA Current DAC with a two-dimensional matrix decoder
US7227483B2 (en) * 2004-09-22 2007-06-05 Dongwon Seo High-speed and high-accuracy digital-to-analog converter
JP3872074B2 (ja) * 2004-09-29 2007-01-24 松下電器産業株式会社 Ｄ／ａ変換器とそれを用いたａ／ｄ変換器および信号変換器
US7076384B1 (en) * 2004-09-29 2006-07-11 Xilinx, Inc. Method and apparatus for calibrating a current-based circuit
US7701373B2 (en) * 2005-10-17 2010-04-20 Panasonic Corporation Current steering DAC
TWI316795B (en) * 2005-10-25 2009-11-01 Novatek Microelectronics Corp Current steering digital-to-analog converter
WO2008018196A1 (fr) * 2006-08-07 2008-02-14 Panasonic Corporation Convertisseur analogique - numérique à sommation de courants
US7557743B2 (en) * 2006-12-08 2009-07-07 Kabushiki Kaisha Toshiba D/A converter
US7646235B2 (en) * 2007-02-13 2010-01-12 Infineon Technologies Ag Programmable current generator, current generation method and transmitter arrangement
US7466252B1 (en) * 2007-07-12 2008-12-16 Xilinx, Inc. Method and apparatus for calibrating a scaled current electronic circuit
JP4960216B2 (ja) * 2007-12-28 2012-06-27 ルネサスエレクトロニクス株式会社 Ｄ／ａ変換回路
US8094055B2 (en) * 2010-01-26 2012-01-10 Power Integrations, Inc. Compact digital-to-analog converter

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1595808A (zh) * 2003-09-09 2005-03-16 三星电子株式会社 包括基准电流源晶体管的数字模拟转换器电路及操作方法
CN101478309A (zh) * 2008-07-24 2009-07-08 芯原股份有限公司 一种提高模数转换器精度的系统及方法

Also Published As

Publication number Publication date
US8094055B2 (en) 2012-01-10
CN102195654A (zh) 2011-09-21
US20120068869A1 (en) 2012-03-22
US20110181453A1 (en) 2011-07-28
US8830102B2 (en) 2014-09-09

Similar Documents

Publication Publication Date Title
CN102195654B (zh) 紧凑型数模转换器
US7884747B2 (en) Digital to analog converters having circuit architectures to overcome switch losses
US7825843B2 (en) D/A converter and semiconductor integrated circuit including the same
US10566990B2 (en) Segmented resistor string type digital to analog converter and control system thereof
KR20090032942A (ko) 다입력 연산 증폭회로, 그것을 사용한 디지털/아날로그변환기 및 그것을 사용한 표시장치의 구동회로
CN110572159A (zh) 一种r-2r梯形网络架构的数模转换器
CN101577550B (zh) 数模转换器
KR20130112308A (ko) 튜너블 커패시터
KR101058588B1 (ko) 디지털 아날로그 컨버터의 디코더
JPH1165688A (ja) 可変電流源回路
US7773013B1 (en) Voltage interpolation in digital-to-analog signal conversion
US6344815B2 (en) Digital-to-analog converter
CN112444664B (zh) 用于多通道电位转换器模组的过电流侦测器
US8742971B1 (en) Successive approximation analog-to-digital converter
US20090128120A1 (en) Reference voltage generation circuit, ad converter, da converter, and image processor
US8223054B2 (en) Digital-analog converter
CN101098145B (zh) 数字模拟数据转换器以及其转换方法
CN102545907B (zh) 数模转换器
CN101408571B (zh) 插接检测电路
US8284925B2 (en) Jack detection circuit
US20110187444A1 (en) Voltage trimming circuit of semiconductor memory apparatus
CN112787671B (zh) 一种电流舵dac电路
US8823442B1 (en) System and method of reducing magnitudes of kick-back voltages in a circuit that alternates a direction of current flow through a load
US7068194B1 (en) High-density MOS-decoded unary DAC
CN118826743A (zh) 数模转换电路、模拟域存算一体电路、芯片及电子设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150527

Termination date: 20220125