CN112787671B - 一种电流舵dac电路 - Google Patents

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Abstract

本发明提供一种电流舵DAC电路，包括：逻辑控制电路，用于根据电压脉冲信号产生一N位二进制码及其反相码，其中所述二进制码及其反相码中对应位构成一组互为反相的开关控制信号，N为大于等于1的正整数；二进制码DAC转换电路，连接于逻辑控制电路，用于根据参考电压产生一基准电流，并将所述基准电流按比例镜像至N条电流支路；通过N组所述开关控制信号分别控制N条电流支路的N对开关管，以在任一所述二进制码及其反相码输出时，每对开关管中均有一开关管处于导通状态，同时另一开关管处于关断状态，从而使每条电流支路或作为输出通路或作为泄放通路。通过本发明解决了现有电流舵DAC电路在开关切换瞬间有较大输出电压毛刺的问题。

Description

一种电流舵DAC电路
技术领域
本发明属于集成电路领域，特别是涉及一种电流舵DAC电路。
背景技术
在LED驱动芯片电路中，有时候要用到DAC转换电路，从而实现一些数字量到模拟量的转变。目前业界常用的电流舵DAC结构有三种，即二进制码结构、温度码结构和分段结构；其中二进制码结构的优点是结构简单、面积小，缺点是开关动作时输出有瞬间毛刺等问题；温度码结构的优点是单调性好、匹配精度要求不高，缺点是芯片面积消耗巨大；分段结构是二进制码结构和温度码结构的结合，低位用二进制码，高位用温度码，所以兼有二者的优点和缺点。由于LED驱动芯片不是专门的DAC芯片，所以在性能上要求不是很高，一般为了节省面积就直接选用二进制码结构的电流舵DAC。
典型的二进制码结构的电流舵DAC电路如图1和图2所示，包括逻辑控制电路及与其连接的二进制码DAC转换电路，其中图1为逻辑控制电路，图2为二进制码DAC转换电路。如图1所示，现有逻辑控制电路用于生成一二进制码，当VPULSE脉冲信号给到串联的D触发器组后，输出的Qn…Q3Q2Q1依次翻转，由最低位的二进制码0…000到最高位的二进制码1…111，其中每一位输出逻辑对应控制二进制码DAC转换电路中的一个开关管。如图2所示，现有二进制码DAC转换电路用于生成一基准电流，然后将其镜像成二进制关系的电流镜组，并最终结合二进制码输出模拟电压VOUT。
如图1和图2所示，假设基准电流大小为I，则开关管NMK1控制的支路电流大小为I，开关管NMK2控制的支路电流大小为2I，开关管NMK3控制的支路电流大小为4I，开关管NMKn控制的电流大小为2n-1I。当最低位的二进制码0…000给到二进制码DAC转换电路的各开关管NMK1至NMKn时，所有支路开关管都是关断的，此时输出电压VOUT＝0*R2＝0；当最高位的二进制码1…111给到二进制码DAC转换电路的各开关管NMK1至NMKn时，所有支路开关管都是导通的，此时将电流镜像到输出，输出电压VOUT＝(I+2I+4I+…+2n-1I)*R2＝(2n-1)I*R2；当二进制码由0…000向1…111转换时，输出电压VOUT由0到(2n-1)I*R2逐渐增大，增大单位步长为I*R2；也就是说，现有电路方案的输出电压范围为0到(2n-1)I*R2，模拟分辨率为I*R2。
但实际上，输出电压VOUT并不是在每次开关打开瞬间按最小步长来阶跃上升的，而是会有一个过冲的电压毛刺，如图3所示。电压毛刺的产生来源于每条支路的电流毛刺与电阻R2的乘积。其中电流毛刺来源于两个方面，下面以图2中的PM5管、NMK1管和NMS1管组成的电流支路为例来说明：一方面，在NMK1管打开前，其源端电压为0，在NMK1管打开后，其源端电压为所以其开启瞬间必定会产生大于NM5管的镜像电流I的瞬间电流毛刺，这样才能让NMK1管的源端电压从0上升到/>并最终将NMK1管挤到线性区，使得该支路稳定后的电流大小为I，而这个瞬间电流毛刺则会经PM5管镜像到输出电压VOUT上；另一方面，NMK1管的源端电压瞬间上升的过程也会经由NMS1管的寄生电容耦合到偏置电压VBIAS2上，从而导致偏置电压VBIAS2有一个电压毛刺，从而导致与偏置电压VBIAS2相关的已经导通的NMS2管/NMS3管等也会有一个瞬间电流毛刺产生，并经由PM5管镜像到输出电压VOUT上，所以最终输出电压VOUT在开关管打开瞬间有一个电压毛刺，而这种电压毛刺会导致EMI干扰、LED灯闪烁等一系列问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种电流舵DAC电路，用于解决现有电流舵DAC电路在开关切换瞬间有较大输出电压毛刺现象，从而导致LED驱动芯片的EMI干扰、LED灯闪烁等问题。
为实现上述目的及其他相关目的，本发明提供一种电流舵DAC电路，所述电流舵DAC电路包括：
逻辑控制电路，用于根据电压脉冲信号产生一N位二进制码及其反相码，其中所述二进制码及其反相码中对应位构成一组互为反相的开关控制信号，N为大于等于1的正整数；
二进制码DAC转换电路，连接于所述逻辑控制电路，用于根据参考电压产生一基准电流，并将所述基准电流按比例镜像至N条电流支路；通过N组所述开关控制信号分别控制N条电流支路的N对开关管，以在任一所述二进制码及其反相码输出时，每对开关管中均有一开关管处于导通状态，同时另一开关管处于关断状态，从而使每条电流支路或作为输出通路或作为泄放通路。
可选地，所述逻辑控制电路包括：N个串联的D触发器及对应连接于所述D触发器输出端的N个反相器，其中D触发器及连接于其输出端的反相器构成一逻辑控制单元，用于产生一组所述开关控制信号。
可选地，所述二进制码DAC转换电路包括：
运算放大器，用于根据所述参考电压产生所述基准电流；
通路切换单元，连接于所述运算放大器，包括N条电流支路，用于将所述基准电流按比例镜像至N条电流支路，并通过N组所述开关控制信号分别控制N条电流支路的N对开关管，以在任一所述二进制码及其反相码输出时，每对开关管中均有一开关管处于导通状态，同时另一开关管处于关断状态，从而使每条电流支路或作为输出通路或作为泄放通路；
电压输出单元，连接于所述通路切换单元，用于根据所述输出通路的总电流产生一输出模拟电压。
可选地，所述运算放大器包括：第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管及第一电阻，所述第一PMOS管的源极端接入电源电压，所述第一PMOS管的漏极端连接于所述第一PMOS管的栅极端、所述第二PMOS管的栅极端及所述第一NMOS管的漏极端，所述第二PMOS管的源极端接入电源电压，所述第二PMOS管的漏极端连接于所述第二NMOS管的漏极端及所述第四NMOS管的栅极端，所述第一NMOS管的栅极端接入参考电压，所述第一NMOS管的源极端连接于所述第二NMOS管的源极端及所述第三NMOS管的漏极端，所述第二NMOS管的栅极端连接于所述第四NMOS管的源极端及所述第一电阻的一端，所述第三NMOS管的栅极端接入第一偏置电压，所述第三NMOS管的源极端接地，所述第三PMOS管的源极端接入电源电压，所述第三PMOS管的漏极端连接于所述第三PMOS管的栅极端及所述第四NMOS管的漏极端，并作为所述运算放大器的输出端，所述第一电阻的另一端接地。
可选地，所述通路切换单元包括：
基准电流镜像单元，包括N个NMOS电流管，用于将所述基准电流按比例镜像至N个NMOS电流管所在的N条电流支路上；
开关控制单元，包括N对开关管，N对开关管对应连接于N个NMOS电流管以形成N条电流支路，用于根据N组所述开关控制信号分别控制N对开关管，以在任一所述二进制码及其反相码输出时，每对开关管中均有一开关管处于导通状态，同时另一开关管处于关断状态；
泄放单元，分别连接于每对开关管中的一开关管，用于在该开关管处于导通状态时，使该开关管所在电流支路作为泄放通路；
输出单元，分别连接于每对开关管中的另一开关管，用于在该开关管处于导通状态时，使该开关管所在电流支路作为输出通路。
可选地，所述基准电流镜像单元包括：第四PMOS管、第五NMOS管及N个NMOS电流管，所述第四PMOS管的源极端接入电源电压，所述第四PMOS管的栅极端连接于所述运算放大器的输出端，所述第四PMOS管的漏极端连接于所述第五NMOS管的漏极端，所述第五NMOS管的源极端接地，所述第五NMOS管的栅极端连接于所述第五NMOS管的漏极端及N个NMOS电流管的栅极端，同时形成第二偏置电压，N个NMOS电流管的源极端均接地，N个NMOS电流源的漏极端对应连接于N对开关管；其中每条电流支路的NMOS电流管包括2n-1个并联的NMOS管，n为对应NMOS管所在电流支路在N条电流支路中的排序。
可选地，每对开关管均包括两个NMOS管，两个NMOS管的栅极端接入对应所述开关控制信号，两个NMOS管的源极端相连，同时连接于对应NMOS电流管，两个NMOS管中的一NMOS管的漏极端连接于所述泄放单元，两个NMOS管中的另一NMOS管的漏极端连接于输出单元。
可选地，所述泄放单元包括：第五PMOS管，所述第五PMOS管的源极端接入电源电压，所述第五PMOS管的漏极端连接于所述第五PMOS管的栅极端，同时连接于N对开关管中的一开关管。
可选地，所述输出单元包括：第六PMOS管，所述第六PMOS管的源极端接入电源电压，所述第六PMOS管的漏极端连接于所述第六PMOS管的栅极端，同时连接于N对开关管中的另一开关管，并作为所述通路切换单元的输出端。
可选地，电压输出单元包括：第七PMOS管、第二电阻及滤波电容，所述第七PMOS管的源极端接入电源电压，所述第七PMOS管的栅极端连接于所述通路切换单元的输出端，所述第七PMOS管的漏极端连接于所述第二电阻的一端及所述滤波电容的一端，并作为所述电压输出单元的输出端，所述第二电阻的另一端接地，所述滤波电容的另一端接地。
如上所述，本发明的一种电流舵DAC电路，通过逻辑控制电路生成的N位二进制码及其反相码分别控制二进制码DAC转换电路中N条电流支路的N对开关管，以在任一所述二进制码及其反相码输出时，每对开关管中均有一开关管处于导通状态，同时另一开关管处于关断状态，从而使每条电流支路或作为输出通路或作为泄放通路；即从始至终每条电流支路都处于导通状态，从而使每条电流支路中开关管的源极端电压相对比较稳定，进而解决了开关的动态行为和寄生电容的影响导致输出电压毛刺的问题，使最终得到的输出模拟电压比较平滑，消除了因电压毛刺导致的EMI干扰、LED灯闪烁等一系列问题。
附图说明
图1显示为现有电流舵DAC电路中逻辑控制电路的电路图。
图2显示为现有电流舵DAC电路中二进制码DAC转换电路的电路图。
图3显示为现有电流舵DAC电路的输出电压波形图。
图4显示为本发明电流舵DAC电路中逻辑控制电路的电路图。
图5显示为本发明电流舵DAC电路中二进制码DAC转换电路的电路图。
图6显示为本发明电流舵DAC电路的输出电压波形图。
元件标号说明
100 逻辑控制电路
101 逻辑控制单元
200 二进制码DAC转换电路
201 运算放大器
202 通路切换单元
2021 基准电流镜像单元
2022 开关控制单元
2023 泄放单元
2024 输出单元
203 电压输出单元
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图4至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
如图4和图5所示，本实施例提供一种电流舵DAC电路，所述电流舵DAC电路包括：
逻辑控制电路100，用于根据电压脉冲信号VPULSE产生一N位二进制码Qn…Q3Q2Q1及其反相码其中所述二进制码及其反相码中对应位构成一组互为反相的开关控制信号，N为大于等于1的正整数；
二进制码DAC转换电路200，连接于所述逻辑控制电路100，用于根据参考电压VREF产生一基准电流，并将所述基准电流按比例镜像至N条电流支路；通过N组所述开关控制信号分别控制N条电流支路的N对开关管，以在任一所述二进制码及其反相码输出时，每对开关管中均有一开关管处于导通状态，同时另一开关管处于关断状态，从而使每条电流支路或作为输出通路或作为泄放通路。
作为示例，如图4所示，所述逻辑控制电路100包括：N个串联的D触发器DFF1至DFFn及对应连接于所述D触发器DFF1至DFFn输出端的N个反相器INV1至INVn，其中D触发器及连接于其输出端的反相器构成一逻辑控制单元101，用于产生一组所述开关控制信号。
作为示例，如图5所示，所述二进制码DAC转换电路200包括：
运算放大器201，用于根据所述参考电压VREF产生所述基准电流；
通路切换单元202，连接于所述运算放大器201，包括N条电流支路，用于将所述基准电流按比例镜像至N条电流支路，并通过N组所述开关控制信号分别控制N条电流支路的N对开关管，以在任一所述二进制码及其反相码输出时，每对开关管中均有一开关管处于导通状态，同时另一开关管处于关断状态，从而使每条电流支路或作为输出通路或作为泄放通路；
电压输出单元203，连接于所述通路切换单元202，用于根据所述输出通路的总电流产生一输出模拟电压VOUT。
具体的，如图5所示，所述运算放大器201包括：第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4及第一电阻R1，所述第一PMOS管PM1的源极端接入电源电压VCC，所述第一PMOS管PM1的漏极端连接于所述第一PMOS管PM1的栅极端、所述第二PMOS管PM2的栅极端及所述第一NMOS管NM1的漏极端，所述第二PMOS管PM2的源极端接入电源电压VCC，所述第二PMOS管PM2的漏极端连接于所述第二NMOS管NM2的漏极端及所述第四NMOS管NM4的栅极端，所述第一NMOS管NM1的栅极端接入参考电压VREF，所述第一NMOS管NM1的源极端连接于所述第二NMOS管NM2的源极端及所述第三NMOS管NM3的漏极端，所述第二NMOS管NM2的栅极端连接于所述第四NMOS管NM4的源极端及所述第一电阻R1的一端，所述第三NMOS管NM3的栅极端接入第一偏置电压VBIAS1，所述第三NMOS管NM3的源极端接地，所述第三PMOS管PM3的源极端接入电源电压VCC，所述第三PMOS管PM3的漏极端连接于所述第三PMOS管PM3的栅极端及所述第四NMOS管NM4的漏极端，并作为所述运算放大器201的输出端，所述第一电阻R1的另一端接地。
如图5所示，所述第一NMOS管NM1和所述第二NMOS管NM2组成差分输入对管，所述第三NMOS管NM3提供运算放大器的尾电流，所述第一PMOS管PM1和所述第二PMOS管PM2组成运放的电流镜负载，所述第四NMOS管NM4实现第二级增益放大，所述第三PMOS管PM3实现电流输出；通过本示例所述运算放大器，使得所述第一电阻R1上的电压等于所述参考电压VREF，从而使流经所述第三PMOS管PM3的电流大小为VREF/R1，即所述基准电流I＝VREF/R1
具体的，如图5所示，所述通路切换单元202包括：
基准电流镜像单元2021，包括N个NMOS电流管NMS1至NMSn，用于将所述基准电流按比例镜像至N个NMOS电流管NMS1至NMSn所在的N条电流支路上；
开关控制单元2022，包括N对开关管NMK11和NMK12至NMKn1和NMKn2，N对开关管NMK11和NMK12至NMKn1和NMKn2对应连接于N个NMOS电流管NMS1至NMSn以形成N条电流支路，用于根据N组所述开关控制信号Q1和至Qn和/>分别控制N对开关管NMK11和NMK12至NMKn1和NMKn2，以在任一所述二进制码及其反相码输出时，每对开关管中均有一开关管处于导通状态，同时另一开关管处于关断状态；
泄放单元2023，分别连接于每对开关管中的一开关管，用于在该开关管处于导通状态时，使该开关管所在电流支路作为泄放通路；
输出单元2024，分别连接于每对开关管中的另一开关管，用于在该开关管处于导通状态时，使该开关管所在电流支路作为输出通路。
其中，如图5所示，所述基准电流镜像单元2021包括：第四PMOS管PM4、第五NMOS管NM5及N个NMOS电流管NMS1至NMSn，所述第四PMOS管PM4的源极端接入电源电压VCC，所述第四PMOS管PM4的栅极端连接于所述运算放大器201的输出端，所述第四PMOS管PM4的漏极端连接于所述第五NMOS管NM5的漏极端，所述第五NMOS管NM5的源极端接地，所述第五NMOS管NM5的栅极端连接于所述第五NMOS管NM5的漏极端及N个NMOS电流管NMS1至NMSn的栅极端，同时形成第二偏置电压VBIAS2，N个NMOS电流管NMS1至NMSn的源极端均接地，N个NMOS电流源NMS1至NMSn的漏极端对应连接于N对开关管；其中每条电流支路的NMOS电流管包括2n-1个并联的NMOS管，n为对应NMOS管所在电流支路在N条电流支路中的排序。
如图5所示，所述第四PMOS管PM4和所述运算放大器201中的所述第三PMOS管PM3组成一电流镜，以使流经所述第四PMOS管PM4的电流大小等于流经所述第三PMOS管PM3的电流大小，即为VREF/R1。而由于本示例为二进制码DAC架构，即N条电流支路上的电流与所述基准电流I需呈2n-1的倍数关系，故本示例的每条电流支路中NMOS电流管的数量为2n-1个，其中n为对应NMOS管所在电流支路在N条电流支路中的排序，如第1条电流支路中NMOS电流管NMS1的数量为21-1＝1个，第2条电流支路中并联的NMOS电流管NMS2的数量为22-1＝2个，第3条电流支路中并联的NMOS电流管NMS3的数量为23-1＝4个，依次类推，第n条电流支路中并联的NMOS电流管NMSn的数量为2n-1个，从而使得导通后的第1条电流支路流经的电流大小为I，第2条电流支路流经的电流大小为2I，第3条电流支路流经的电流大小为4I，第n条电流支路流经的电流大小为2n-1I。
其中，如图5所示，每对开关管均包括两个NMOS管，两个NMOS管的栅极端接入对应所述开关控制信号，两个NMOS管的源极端相连，同时连接于对应NMOS电流管，两个NMOS管中的一NMOS管的漏极端连接于所述泄放单元2023，两个NMOS管中的另一NMOS管的漏极端连接于输出单元2024。
如图5所示，每对开关管中的两个NMOS管组成一对互补的开关对，以在对应开关控制信号的控制下，使两个NMOS管中的一个处于导通状态，另一个则处于关断状态，从而使该对开关管或连接于所述泄放单元或连接于所述输出单元，进而实现该开关管所在电流支路在泄放通路和输出通路之间切换。
其中，如图5所示，所述泄放单元2023包括：第五PMOS管PM5，所述第五PMOS管PM5的源极端接入电源电压VCC，所述第五PMOS管PM5的漏极端连接于所述第五PMOS管PM5的栅极端，同时连接于N对开关管中的一开关管。
其中，如图5所示，所述输出单元2024包括：第六PMOS管PM6，所述第六PMOS管PM6的源极端接入电源电压VCC，所述第六PMOS管PM6的漏极端连接于所述第六PMOS管PM6的栅极端，同时连接于N对开关管中的另一开关管，并作为所述通路切换单元202的输出端。
具体的，如图5所示，电压输出单元203包括：第七PMOS管PM7、第二电阻R2及滤波电容C1，所述第七PMOS管PM7的源极端接入电源电压VCC，所述第七PMOS管PM7的栅极端连接于所述通路切换单元202的输出端，所述第七PMOS管PM7的漏极端连接于所述第二电阻R2的一端及所述滤波电容C1的一端，并作为所述电压输出单元203的输出端，所述第二电阻R2的另一端接地，所述滤波电容C1的另一端接地。
如图5所示，所述第七PMOS管PM7和所述输出单元2024中的第六PMOS管PM6组成一电流镜，使得流经所述第七PMOS管PM7的电流大小等于流经所述第六PMOS管PM6的电流大小，并最终使流经所述第七PMOS管PM7的电流在第二电阻R2和滤波电容C1上生成所述输出模拟电压VOUT。
由于无论所述逻辑控制电路输出何种二进制码及其反相码，在N组所述开关控制信号的控制下，每对开关管中始终有一个处于导通状态，同时另一个处于关断状态，从而使得每条电流支路或作为泄放通路导通，或作为输出通路导通；也就是说，N条电流支路从始至终都是处于导通状态，即N条电流支路中的N个NMOS电流管始终有电流流过，也即每条电流支路中两个开关管的源极端电压始终不为0，并且稳定在或(以第1条电流支路为例，/>为第五PMOS管PM5的栅源电压，/>为开关管NMK12的源漏电压，/>为第六PMOS管PM6的栅源电压，/>为开关管NMK11的源漏电压)，二者电压近似相等；此时进行开关切换工作时，将要导通的开关管由于漏源压差较小而能够直接工作在线性区，从而不会生成毛刺电流；另外，由于该开关管的源端电压相对稳定、没有突变，故也不会经由NMOS电流管的寄生电容耦合到偏置电压VBIAS2上，从而不会对其它已经导通并镜像到输出的NMOS电流管产生毛刺干扰，从而使最终得到的输出模拟电压VOUT比较平滑，其实际输出电压波形如图6所示。
综上所述，本发明的一种电流舵DAC电路，通过逻辑控制电路生成的N位二进制码及其反相码分别控制二进制码DAC转换电路中N条电流支路的N对开关管，以在任一所述二进制码及其反相码输出时，每对开关管中均有一开关管处于导通状态，同时另一开关管处于关断状态，从而使每条电流支路或作为输出通路或作为泄放通路；即从始至终每条电流支路都处于导通状态，从而使每条电流支路中开关管的源极端电压相对比较稳定，进而解决了开关的动态行为和寄生电容的影响导致输出电压毛刺的问题，使最终得到的输出模拟电压比较平滑，消除了因电压毛刺导致的EMI干扰、LED灯闪烁等一系列问题。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种电流舵DAC电路，其特征在于，所述电流舵DAC电路包括：
逻辑控制电路，用于根据电压脉冲信号产生一N位二进制码及其反相码，其中所述二进制码及其反相码中对应位构成一组互为反相的开关控制信号，N为大于等于1的正整数；
二进制码DAC转换电路，连接于所述逻辑控制电路，用于根据参考电压产生一基准电流，并将所述基准电流按比例镜像至N条电流支路；通过N组所述开关控制信号分别控制N条电流支路的N对开关管，以在任一所述二进制码及其反相码输出时，每对开关管中均有一开关管处于导通状态，同时另一开关管处于关断状态，从而使每条电流支路或作为输出通路或作为泄放通路；
其中，所述二进制码DAC转换电路至少包括通路切换单元，所述通路切换单元包括基准电流镜像单元、开关控制单元、泄放单元及输出单元；
所述基准电流镜像单元包括N个NMOS电流管，用于将所述基准电流按比例镜像至N个NMOS电流管所在的N条电流支路上；
所述开关控制单元包括N对开关管，N对开关管对应连接于N个NMOS电流管以形成N条电流支路，用于根据N组所述开关控制信号分别控制N对开关管，以在任一所述二进制码及其反相码输出时，每对开关管中均有一开关管处于导通状态，同时另一开关管处于关断状态；
所述泄放单元分别连接于每对开关管中的一开关管，用于在该开关管处于导通状态时，使该开关管所在电流支路作为泄放通路；
所述输出单元分别连接于每对开关管中的另一开关管，用于在该开关管处于导通状态时，使该开关管所在电流支路作为输出通路。
2.根据权利要求1所述的电流舵DAC电路，其特征在于，所述逻辑控制电路包括：N个串联的D触发器及对应连接于所述D触发器输出端的N个反相器，其中D触发器及连接于其输出端的反相器构成一逻辑控制单元，用于产生一组所述开关控制信号。
3.根据权利要求1所述的电流舵DAC电路，其特征在于，所述二进制码DAC转换电路还包括：
运算放大器，用于根据所述参考电压产生所述基准电流；
电压输出单元，连接于所述通路切换单元，用于根据所述输出通路的总电流产生一输出模拟电压。
4.根据权利要求3所述的电流舵DAC电路，其特征在于，所述运算放大器包括：第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管及第一电阻，所述第一PMOS管的源极端接入电源电压，所述第一PMOS管的漏极端连接于所述第一PMOS管的栅极端、所述第二PMOS管的栅极端及所述第一NMOS管的漏极端，所述第二PMOS管的源极端接入电源电压，所述第二PMOS管的漏极端连接于所述第二NMOS管的漏极端及所述第四NMOS管的栅极端，所述第一NMOS管的栅极端接入参考电压，所述第一NMOS管的源极端连接于所述第二NMOS管的源极端及所述第三NMOS管的漏极端，所述第二NMOS管的栅极端连接于所述第四NMOS管的源极端及所述第一电阻的一端，所述第三NMOS管的栅极端接入第一偏置电压，所述第三NMOS管的源极端接地，所述第三PMOS管的源极端接入电源电压，所述第三PMOS管的漏极端连接于所述第三PMOS管的栅极端及所述第四NMOS管的漏极端，并作为所述运算放大器的输出端，所述第一电阻的另一端接地。
5.根据权利要求1所述的电流舵DAC电路，其特征在于，所述基准电流镜像单元包括：第四PMOS管、第五NMOS管及N个NMOS电流管，所述第四PMOS管的源极端接入电源电压，所述第四PMOS管的栅极端连接于运算放大器的输出端，所述第四PMOS管的漏极端连接于所述第五NMOS管的漏极端，所述第五NMOS管的源极端接地，所述第五NMOS管的栅极端连接于所述第五NMOS管的漏极端及N个NMOS电流管的栅极端，同时形成第二偏置电压，N个NMOS电流管的源极端均接地，N个NMOS电流源的漏极端对应连接于N对开关管；其中每条电流支路的NMOS电流管包括2n-1个并联的NMOS管，n为对应NMOS管所在电流支路在N条电流支路中的排序。
6.根据权利要求1所述的电流舵DAC电路，其特征在于，每对开关管均包括两个NMOS管，两个NMOS管的栅极端接入对应所述开关控制信号，两个NMOS管的源极端相连，同时连接于对应NMOS电流管，两个NMOS管中的一NMOS管的漏极端连接于所述泄放单元，两个NMOS管中的另一NMOS管的漏极端连接于输出单元。
7.根据权利要求1所述的电流舵DAC电路，其特征在于，所述泄放单元包括：第五PMOS管，所述第五PMOS管的源极端接入电源电压，所述第五PMOS管的漏极端连接于所述第五PMOS管的栅极端，同时连接于N对开关管中的一开关管。
8.根据权利要求1所述的电流舵DAC电路，其特征在于，所述输出单元包括：第六PMOS管，所述第六PMOS管的源极端接入电源电压，所述第六PMOS管的漏极端连接于所述第六PMOS管的栅极端，同时连接于N对开关管中的另一开关管，并作为所述通路切换单元的输出端。
9.根据权利要求3所述的电流舵DAC电路，其特征在于，电压输出单元包括：第七PMOS管、第二电阻及滤波电容，所述第七PMOS管的源极端接入电源电压，所述第七PMOS管的栅极端连接于所述通路切换单元的输出端，所述第七PMOS管的漏极端连接于所述第二电阻的一端及所述滤波电容的一端，并作为所述电压输出单元的输出端，所述第二电阻的另一端接地，所述滤波电容的另一端接地。
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