KR102026332B1 - 뉴런 모방 회로 - Google Patents

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Abstract

적은 개수의 트랜지스터로 비대칭 출력 펄스를 생성할 수 있는 저면적, 저전력 특성의 뉴런 모방 회로가 개시된다. 본 발명의 실시예에 따른 뉴런 모방 회로는 프리-뉴런(pre-neuron) 회로 및 포스트-뉴런(post-neuron) 회로의 출력신호들을 입력받고, 프리-뉴런 회로 및 포스트-뉴런 회로의 출력신호들에 따라 가중치가 변화하는 시냅스 소자; 프리-뉴런 회로 및 포스트-뉴런 회로의 출력신호들에 따라 시냅스 소자에 흐르는 전류에 의해 충전되는 커패시터를 포함하는 시냅틱 누적부; 및 커패시터의 충전 전압으로부터 비대칭 출력 펄스를 생성하고, 비대칭 출력 펄스가 포스트-뉴런 회로의 출력신호로서 시냅스 소자로 피드백되는 비대칭 펄스 생성부;를 포함하며, 상기 비대칭 펄스 생성부는, 커패시터의 충전 전압이 게이트로 입력되는 제1 트랜지스터; 커패시터의 충전 전압을 반전시켜 출력하는 제1 인버터; 제1 인버터의 출력신호를 반전시켜 제1 트랜지스터의 드레인 또는 소스로 출력하는 제2 인버터; 및 제2 인버터의 출력신호가 게이트로 입력되고 제2 인버터의 출력신호에 따라 커패시터를 방전시키는 제2 트랜지스터;를 포함한다.

Description

뉴런 모방 회로{MIMICKING NEURON CIRCUIT}
본 발명은 뉴런 모방 회로에 관한 것으로, 보다 상세하게는 비대칭 출력 펄스를 생성하는 뉴런 모방 회로에 관한 것이다.
인공지능을 하드웨어적으로 구현하기 위하여, 뉴런(neuron)과 시냅스(synapse)를 모방하는 뉴로모픽(neuromorphic) 시스템이 연구되고 있다. 인공지능을 통해 인식, 추론과 같은 고차원적인 연산을 수행, 학습시키기 위하여, 폰노이만 구조에서 기인한 직렬적이고 고정된 연결구조를 가진 기존의 컴퓨팅 방식에서 벗어나, 병렬성과 유연성을 가지고 효율적으로 동작하는 생물학적인 신경계를 모방할 수 있는 하드웨어 회로를 구현할 필요가 있다.
인공신경망(Artificial-Neural-Network)과 같은 기존의 컴퓨팅 방식을 통한 인식, 추론 등의 인공지능 구현은 학습과정에서 가중치의 업데이트를 위해 입력과 가중치의 무수히 많은 곱셈 연산을 필요로 하고, 따라서 큰 전력 소모가 필연적으로 수반된다. 또한, 많은 양의 자료를 학습할 경우, 메모리와 프로세서가 분리된 구조이기 때문에 폰 노이만 병목현상이 일어날 수 있다. 따라서, 고차원적인 연산을 수행하기 위해서는 이러한 비효율적인 전력소모, 데이터 전송의 문제를 해결해야 한다.
본 발명은 적은 개수의 트랜지스터로 비대칭 출력 펄스를 생성할 수 있는 저면적, 저전력 특성의 뉴런 모방 회로를 제공한다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 뉴런 모방 회로는, 프리-뉴런(pre-neuron) 회로 및 포스트-뉴런(post-neuron) 회로의 출력신호들을 입력받고, 상기 프리-뉴런 회로 및 상기 포스트-뉴런 회로의 출력신호들에 따라 가중치가 변화하는 시냅스 소자; 상기 프리-뉴런 회로 및 상기 포스트-뉴런 회로의 출력신호들에 따라 상기 시냅스 소자에 흐르는 전류에 의해 충전되는 커패시터를 포함하는 시냅틱 누적부; 및 상기 커패시터의 충전 전압으로부터 비대칭 출력 펄스를 생성하고, 상기 비대칭 출력 펄스가 상기 포스트-뉴런 회로의 출력신호로서 상기 시냅스 소자로 피드백되는 비대칭 펄스 생성부;를 포함하며, 상기 비대칭 펄스 생성부는, 상기 커패시터의 충전 전압이 게이트로 입력되는 제1 트랜지스터; 상기 커패시터의 충전 전압을 반전시켜 출력하는 제1 인버터; 상기 제1 인버터의 출력신호를 반전시켜 상기 제1 트랜지스터의 드레인 또는 소스로 출력하는 제2 인버터; 및 상기 제2 인버터의 출력신호가 게이트로 입력되고 상기 제2 인버터의 출력신호에 따라 상기 커패시터를 방전시키는 제2 트랜지스터;를 포함한다.
상기 시냅스 소자는 흥분 시냅스 소자 및 억제 시냅스 소자를 포함하고, 상기 흥분 시냅스 소자는 제1 트랜지스터 소자를 포함하고, 상기 억제 시냅스 소자는 제2 트랜지스터 소자를 포함하고, 상기 제1 트랜지스터 소자 및 상기 제2 트랜지스터 소자의 제1 게이트에 상기 프리-뉴런 회로의 출력신호가 입력되고, 상기 제1 트랜지스터 소자 및 상기 제2 트랜지스터 소자의 제2 게이트에 상기 포스트-뉴런 회로의 출력신호가 입력될 수 있다.
상기 시냅틱 누적부는 상기 시냅스 소자와 상기 커패시터 사이에 연결되는 커런트 미러를 더 포함하고, 상기 커런트 미러는, 상기 프리-뉴런 회로 및 상기 포스트-뉴런 회로의 출력신호들에 따라 상기 흥분 시냅스 소자 또는 상기 억제 시냅스 소자에 전류가 일정하게 흐르도록 상기 흥분 시냅스 소자 및 상기 억제 시냅스 소자에 연결되고, 상기 흥분 시냅스 소자 및 상기 억제 시냅스 소자 간의 차분 전류를 상기 커패시터로 출력하며, 상기 커패시터는, 상기 커런트 미러에 의해 상기 흥분 시냅스 소자 및 상기 억제 시냅스 소자에 흐르는 전류로부터 고립되고, 상기 차분 전류에 의해 충전될 수 있다.
상기 뉴런 모방 회로는, 상기 제1 트랜지스터 및 상기 제2 인버터의 출력단에 상기 비대칭 출력 펄스가 출력될 수 있다.
상기 비대칭 펄스 생성부는, 상기 제1 인버터의 출력신호가 게이트로 입력되고, 상기 제1 인버터의 출력신호에 따라 상기 커패시터의 충전 전압을 부스트하는 제3 트랜지스터;를 더 포함할 수 있다.
상기 비대칭 펄스 생성부는, 소정의 바이어스 전압이 게이트로 입력되고, 상기 바이어스 전압에 따라 상기 커패시터를 방전시키는 제4 트랜지스터;를 더 포함할 수 있다.
본 발명의 실시예에 의하면, 적은 개수의 트랜지스터로 비대칭 출력 펄스를 생성할 수 있는 저면적, 저전력 특성의 뉴런 모방 회로가 제공된다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 뉴런 모방 회로의 구성도이다.
도 2는 본 발명의 일 실시예에 따른 뉴런 모방 회로를 보다 구체적으로 보여주는 구성도이다.
도 3은 본 발명의 일 실시예에 따른 뉴런 모방 회로를 구성하는 시냅스 소자의 구성도이다.
도 4는 본 발명의 실시예에 따른 뉴런 모방 회로를 구성하는 시냅스 소자의 가중치가 변화하는 원리를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 뉴런 모방 회로에 의해 생성되는 비대칭 출력 펄스의 예시도이다.
도 6은 본 발명의 다른 실시예에 따른 뉴런 모방 회로의 구성도이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다. 본 발명의 이해를 돕기 위하여, 도면에서 일부 구성은 다소 과장되거나 축소되어 도시될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다", "가지다" 또는 "구비하다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 뉴런 모방 회로의 구성도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 뉴런 모방 회로(100)는 시냅스 소자(10)와, 뉴런 회로(20, 30)를 포함한다.
시냅스(synapse) 소자(10)는 프리-뉴런(pre-neuron) 회로(20)의 출력신호를 입력받고, 포스트-뉴런(post-neuron) 회로(30)의 출력신호를 피드백받는다. 시냅스 소자(10)는 프리-뉴런 회로(20) 및 포스트-뉴런 회로(30)의 출력신호들의 타이밍 차이에 의해 가중치(weight)가 변화할 수 있다.
일 실시예로, 시냅스 소자(10)는 드레인과 게이트가 연결된 트랜지스터 소자로 제공될 수 있다. 트랜지스터 소자는 이중-게이트 트랜지스터(double-gate transistor)로 제공될 수 있다.
시냅스 소자(10)는 제1 게이트로 입력되는 프리-뉴런 회로(20)의 출력신호와, 제2 게이트로 피드백되는 포스트-뉴런 회로(30)의 출력신호의 타이밍 차이에 따라 가중치가 증감할 수 있다.
프리-뉴런 회로(20)와 포스트-뉴런 회로(30)의 구조는 동일하게 제공될 수 있으므로, 포스트-뉴런 회로(30)의 구조를 중심으로 뉴런 회로에 대해 설명한다. 포스트-뉴런 회로(30)는 시냅틱 누적부(130)와, 비대칭 펄스 생성부(140)를 포함할 수 있다.
시냅틱 누적부(130)는 프리-뉴런 회로(20) 및 포스트-뉴런 회로(30)의 출력신호에 따라 시냅스 소자(10)에 흐르는 전류를 커패시터(C1)에 누적할 수 있다. 커패시터(C1)에 누적된 충전 전압은 비대칭 펄스 생성부(140)에 입력된다.
비대칭 펄스 생성부(140)는 시냅틱 누적부(130)에 의해 커패시터(C1)에 누적된 신호로부터 비대칭 출력 펄스(asymmetrical output pulse)를 생성한다. 비대칭 출력 펄스는 포스트-뉴런 회로(30)의 출력신호로서 시냅스 소자(10)의 제2 게이트로 피드백된다.
도 1에 도시된 바와 같이, 비대칭 출력 펄스는 좌우 대칭을 이루지 않는 파형의 신호일 수 있다. 일 실시예로, 비대칭 출력 펄스는 좌우 대칭을 이루지 않으면서 점대칭을 이루는 파형의 신호일 수 있다.
도 2는 본 발명의 일 실시예에 따른 뉴런 모방 회로를 보다 구체적으로 보여주는 구성도이다. 도 1 및 도 2를 참조하면, 시냅스 소자(10)는 흥분 시냅스(excitation synapse) 소자(110)와 억제 시냅스(inhibition synapse) 소자(120)를 포함할 수 있다. 시냅스 소자(10)는 4단자 소자로 제공될 수 있다.
일 실시예로, 흥분 시냅스 소자(110)는 하나 이상의 제1 트랜지스터 소자를 포함한다. 도 3은 본 발명의 일 실시예에 따른 뉴런 모방 회로를 구성하는 시냅스 소자의 구성도이다. 시냅스 소자(10)를 구성하는 트랜지스터 소자는 소스(12)와 드레인(13) 간에 형성되는 바디(11)에 2개 이상의 게이트(14, 15)가 절연되어 형성되고, 제1 게이트(14)에 프리-뉴런 회로(20)의 출력신호가 입력되고, 제2 게이트(15)에는 포스트-뉴런 회로(30)의 출력신호가 입력된다.
다시 도 2를 참조하면, 일 실시예로, 억제 시냅스 소자(120)는 하나 이상의 제2 트랜지스터 소자를 포함한다. 제2 트랜지스터 소자의 제1 게이트에는 프리-뉴런 회로(20)의 출력신호(VIN)가 입력되고, 제2 트랜지스터 소자의 제2 게이트에는 포스트-뉴런 회로(30)의 출력신호가 입력된다.
흥분 시냅스 소자(110) 및 억제 시냅스 소자(120)는 각각 트랜지스터 소자의 드레인(drain)(또는 소스)과 게이트(gate)가 연결된 구조로 제공되며, 프리-뉴런 회로(20) 및 포스트-뉴런 회로(30)의 출력신호들의 타이밍(timing) 차이에 따라 가중치(weight)가 변화될 수 있다.
도 4는 본 발명의 실시예에 따른 뉴런 모방 회로를 구성하는 시냅스 소자의 가중치가 변화하는 원리를 설명하기 위한 도면이다. 4단자를 가지는 시냅스 소자는 프리-뉴런 신호(pre-neuron signal)와, 피드백되어 들어오는 포스트-뉴런 신호(post-neuron signal)의 타이밍 차이에 의해 가중치(weight)가 변화한다.
신호의 타이밍 차이에 의해 시냅스 소자의 가중치가 변하는 과정을 STDP(Spike Timing Dependent Plasticity)라고 한다. 프리-뉴런 신호가 먼저 들어오고 이후에 포스트-뉴런 신호가 들어오는 경우 강화 작용(potentiation)에 의해 시냅스 소자의 가중치가 커지고, 반대로 포스트-뉴런 신호가 먼저 들어오고 이후에 프리-뉴런 신호가 들어오는 경우 억제 작용(depression)에 의해 시냅스 소자의 가중치가 작아지게 된다.
도 4에 도시된 바와 같이 (-) → (+) 순으로 변화하는 비대칭적인 출력 펄스는 실제 자연계의 STDP 특성을 모방하기에 적합하다. 실제 자연계의 경우에도 프리-뉴런 신호가 포스트-뉴런 신호보다 먼저 들어오는 타이밍에는 시냅스의 가중치가 커지고(강화), 반대로 포스트-뉴런 신호가 프리-뉴런 신호보다 먼저 들어오는 타이밍에는 시냅스의 가중치가 작아진다(약화).
시냅틱 누적부(130)는 커런트 미러(current mirror)(132)와, 커패시터(capacitor)(C1)를 포함하여 구성될 수 있다. 커런트 미러(132)는 시냅스 소자(10)와 커패시터(C1) 사이에 연결된다.
커런트 미러(132)는 커패시터(C1)에 충전되는 전압의 변화에 관계 없이, 프리-뉴런 회로(20) 및 포스트-뉴런 회로(30)의 출력신호들에 따라 흥분 시냅스 소자(110) 또는 억제 시냅스 소자(120)에 전류가 일정하게 흐르도록, 흥분 시냅스 소자(110) 및 억제 시냅스 소자(120)의 드레인 또는 소스에 연결된다.
커런트 미러(132)는 흥분 시냅스 소자(110) 및 억제 시냅스 소자(120) 간의 차분 전류(IE-II)를 커패시터(C1)로 출력한다. 커패시터(C1)는 커런트 미러(132)에 의해 흥분 시냅스 소자(110)에 흐르는 전류(IE) 및 억제 시냅스 소자(120)에 흐르는 전류(II)로부터 고립되며, 커런트 미러(132)에 의해 생성되는 차분 전류(IE-II)에 의해 충전될 수 있다.
커패시터(C1)는 흥분 시냅스 소자(110)에 흐르는 전류(IE) 및 억제 시냅스 소자(120)에 흐르는 전류(II)의 차이에 해당하는 차분 전류(IE-II)에 의해 충전되므로, 커패시터(C1)로 유입되는 전류를 줄일 수 있다. 따라서, 커패시터(C1)의 용량을 줄여 회로 면적을 줄일 수 있다.
커런트 미러(132)의 채널 폭 및 채널거리 등을 설계하여, 커패시터(C1)에 흐르는 전류량을 조절할 수 있으며, 이를 통해 커패시터(C1)의 용량 및 면적을 조절할 수 있다.
비대칭 펄스 생성부(140)는 직렬 연결되는 두 개의 인버터(inverter)(141, 142)와, 제1 트랜지스터(143) 및 제2 트랜지스터(144)를 포함하여 구성된다.
제1 인버터(141)는 커패시터(C1)의 충전 전압을 반전시켜 출력한다. 제1 인버터(141)의 출력단은 제2 인버터(142)의 입력단에 연결된다.
제2 인버터(142)는 제1 인버터(141)의 출력신호를 반전시켜 제1 트랜지스터(143)의 드레인 또는 소스로 출력한다.
제1 인버터(141)의 출력단과 접지 사이에는 제1 커패시터 소자(C2)가 제공될 수 있다.
제1 트랜지스터(143)는 커패시터(C1)의 충전 전압이 게이트로 입력된다. 제1 트랜지스터(143)의 드레인(또는 소스)에는 제2 커패시터 소자(C3)가 연결될 수 있다.
제1 트랜지스터(143)는 소스(또는 드레인)에 작동전압(예를 들어, VDD 또는 -VDD)이 인가될 수 있다.
제2 트랜지스터(144)는 제2 인버터(142)의 출력신호가 게이트로 입력되고, 제2 인버터(142)의 출력신호에 따라 커패시터(C1)를 방전시킨다.
일 실시예로, 제2 트랜지스터(144)는 드레인(또는 소스)이 커패시터(C1)의 충전단에 연결되고, 소스(또는 드레인)은 접지되거나 작동전압이 인가될 수 있다.
제1 트랜지스터(143)와 제2 트랜지스터(144)는 상보적 유형의 트랜지스터로 제공될 수 있다. 도 2의 예에서, 제1 트랜지스터(143)는 p-type MOSFET으로 제공되고, 제2 트랜지스터(144)는 n-type MOSFET으로 제공되나, 그 반대로 설계될 수도 있다.
제1 트랜지스터(143) 및 제2 인버터(142)의 출력단(VOUT)에 비대칭 출력 펄스가 출력될 수 있다. 제1 트랜지스터(143) 및 제2 인버터(142)의 출력단(VOUT)에 생성되는 비대칭 출력 펄스는 포스트-뉴런 회로(30)의 출력신호로서 피드백되어 시냅스 소자(10)의 제2 게이트로 입력된다.
이하에서, 본 발명의 실시예에 따라 비대칭 출력 펄스가 생성되는 과정에 대해 설명한다. 시냅스 소자(10)로부터 들어온 전류가 커런트 미러(132)를 통하여 커패시터(C1)를 충전시키게 된다.
커패시터(C1)에 일정 레벨 이상의 전압이 충전되면, 제1 트랜지스터(143)에 의해 비대칭 펄스 생성부(140)의 출력단(VOUT)의 전압이 0V에서 -VDD로 내려간다.
비대칭 펄스 생성부(140)의 출력단(VOUT)의 전압이 감소하는 동시에, 두 개의 인버터(141, 142)가 작동한다. 인버터(141, 142)의 지연(delay)으로 인하여, 제1 트랜지스터(143)의 작동에 의하여 출력단(VOUT)의 전압이 -VDD로 내려간 후에, 제2 인버터(142)의 출력단(VOUT)에 커패시터(C1)의 충전 전압이 출력되므로, 출력단(VOUT)의 전압은 -VDD에서 +VDD로 증가하게 된다.
마지막으로, 출력단(VOUT)의 전압이 +VDD로 증가하면, 제2 트랜지스터(144)가 동작하여 커패시터(C1)가 방전되며, 이에 따라 출력단(VOUT)의 전압은 원래 상태인 0V로 되돌아간다.
도 5는 본 발명의 일 실시예에 따른 뉴런 모방 회로에 의해 생성되는 비대칭 출력 펄스의 예시도이다. 도 2 및 도 5를 참조하면, 비대칭 펄스 생성부(140)는 출력단(VOUT)의 전압이 0 → -VDD → +VDD → 0 순으로 변화하여, 도시된 바와 같은 비대칭적인 출력 펄스를 생성한다.
본 발명의 실시예에 의하면, 6개의 트랜지스터로 이루어지는 비대칭 펄스 생성부(140)에 의해 비대칭 출력 펄스를 생성할 수 있으며, 비대칭 출력 펄스를 만들기 위해 필요한 트랜지스터의 개수를 줄여, 저전력, 저면적 특성의 뉴런 모방 회로를 구현할 수 있다.
본 발명의 실시예에 따른 뉴런 모방 회로는 기존의 폰 노이만 구조와 다르게 학습과 동시에 가중치가 변화한다. 또한, 4단자 시냅스 소자(10)에 출력 신호가 피드백됨으로써 자동적으로 가중치가 변화하므로, 부가적인 컨트롤러나 가중치 업데이트(update) 과정이 필요하지 않다.
또한, 본 발명의 실시예에 따른 뉴런 모방 회로는 가중치가 4단자 시냅스 소자에 저장되어 메모리와 프로세서가 통합된 구조를 가지며, 거대한 병렬식 구조를 취하도록 구성함으로써 유연한 구조에서의 큰 전력 소모 감소를 기대할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 뉴런 모방 회로의 구성도이다. 도 6의 실시예를 설명함에 있어서, 앞서 설명한 실시예와 동일하거나 상응하는 구성요소에 대한 중복 설명은 생략될 수 있다. 도 6의 실시예에 따른 뉴런 모방 회로(100)는 비대칭 펄스 생성부(140)가 제3 트랜지스터(146)와, 제4 트랜지스터(145)를 더 포함하여 구성되는 점에서 앞서 설명한 실시예와 차이가 있다.
제3 트랜지스터(146)는 제1 인버터(141)의 출력신호가 게이트로 입력되고, 제1 인버터(141)의 출력신호에 따라 커패시터(C1)의 충전 전압을 부스트하도록 구성된다. 제3 트랜지스터(146)의 소스(또는 드레인)는 커패시터(C1)의 충전단에 연결되고, 드레인(또는 소스)에는 작동전압이 인가되거나 접지된다.
제4 트랜지스터(145)는 소정의 바이어스 전압(VBIAS)이 게이트로 입력되고, 바이어스 전압(VBIAS)에 따라 커패시터(C1)를 방전시키도록 구성된다. 제4 트랜지스터(145)의 드레인(또는 소스)은 커패시터(C1)의 충전단에 연결되고, 소스(또는 드레인)는 접지되거나 작동전압이 인가된다.
커패시터(C1)의 충전 노드에 이전에 들어와 있던 신호가 빠지지 않고 남아 있는 경우(long-lived signal), 그 다음의 동작에 영향을 미칠 수 있는데, 이러한 경우를 방지하기 위해, 제4 트랜지스터(145)는 커패시터(C1)의 충전 노드가 자연히 방치해도 서서히 방전(leaky)이 되도록 하는 역할을 한다.
제3 트랜지스터(146)와 제4 트랜지스터(145)는 상보적인 유형의 MOSFET으로 설계될 수 있다. 제3 트랜지스터(146)는 제1 트랜지스터(143)와 같은 유형의 MOSFET으로 설계되고, 제4 트랜지스터(145)는 제2 트랜지스터(144)와 같은 유형의 MOSFET으로 설계될 수 있다.
제3 트랜지스터(146)의 동작에 대해 설명하면, 제1 인버터(141)가 동작함에 따라 제1 커패시터 소자(C2)의 노드 전압이 0V가 되고, 이에 따라 pMOS로 구성된 제3 트랜지스터(146)가 작동하여 커패시터(C1)의 노드 전압을 +VDD까지 끌어올리게 된다. 이에 따라, 아날로그 회로의 특성으로 인해 커패시터(C1)의 노드 전압이 낮아지는 것을 방지할 수 있다.
이상의 실시예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명까지 미치는 것임을 이해하여야 한다.
10: 시냅스 소자
11: 바디(body)
12: 소스(source)
13: 드레인(drain)
14: 제1 게이트
15: 제2 게이트
16: 전하 저장층(charge storage layer)
20: 프리-뉴런 회로
30: 포스트-뉴런 회로
100: 뉴런 모방 회로
110: 흥분 시냅스 소자
120: 억제 시냅스 소자
130: 시냅틱 누적부
132: 커런트 미러
140: 비대칭 펄스 생성부
141: 제1 인버터
142: 제2 인버터
143: 제1 트래지스터
144: 제2 트랜지스터
145: 제4 트랜지스터
146: 제3 트랜지스터
C1: 커패시터

Claims (6)

  1. 프리-뉴런(pre-neuron) 회로 및 포스트-뉴런(post-neuron) 회로의 출력신호들을 입력받고, 상기 프리-뉴런 회로 및 상기 포스트-뉴런 회로의 출력신호들에 따라 가중치가 변화하는 시냅스 소자;
    상기 프리-뉴런 회로 및 상기 포스트-뉴런 회로의 출력신호들에 따라 상기 시냅스 소자에 흐르는 전류에 의해 충전되는 커패시터를 포함하는 시냅틱 누적부; 및
    상기 커패시터의 충전 전압으로부터 비대칭 출력 펄스를 생성하고, 상기 비대칭 출력 펄스가 상기 포스트-뉴런 회로의 출력신호로서 상기 시냅스 소자로 피드백되는 비대칭 펄스 생성부;를 포함하며,
    상기 비대칭 펄스 생성부는,
    상기 커패시터의 충전 전압이 게이트로 입력되는 제1 트랜지스터;
    상기 커패시터의 충전 전압을 반전시켜 출력하는 제1 인버터;
    상기 제1 인버터의 출력신호를 반전시켜 상기 제1 트랜지스터의 드레인 또는 소스로 출력하는 제2 인버터; 및
    상기 제2 인버터의 출력신호가 게이트로 입력되고 상기 제2 인버터의 출력신호에 따라 상기 커패시터를 방전시키는 제2 트랜지스터;를 포함하는 뉴런 모방 회로.
  2. 제 1 항에 있어서,
    상기 시냅스 소자는 흥분 시냅스 소자 및 억제 시냅스 소자를 포함하고,
    상기 흥분 시냅스 소자는 제1 트랜지스터 소자를 포함하고,
    상기 억제 시냅스 소자는 제2 트랜지스터 소자를 포함하고,
    상기 제1 트랜지스터 소자 및 상기 제2 트랜지스터 소자의 제1 게이트에 상기 프리-뉴런 회로의 출력신호가 입력되고,
    상기 제1 트랜지스터 소자 및 상기 제2 트랜지스터 소자의 제2 게이트에 상기 포스트-뉴런 회로의 출력신호가 입력되는 뉴런 모방 회로.
  3. 제 2 항에 있어서,
    상기 시냅틱 누적부는 상기 시냅스 소자와 상기 커패시터 사이에 연결되는 커런트 미러를 더 포함하고,
    상기 커런트 미러는,
    상기 프리-뉴런 회로 및 상기 포스트-뉴런 회로의 출력신호들에 따라 상기 흥분 시냅스 소자 또는 상기 억제 시냅스 소자에 전류가 일정하게 흐르도록 상기 흥분 시냅스 소자 및 상기 억제 시냅스 소자에 연결되고, 상기 흥분 시냅스 소자 및 상기 억제 시냅스 소자 간의 차분 전류를 상기 커패시터로 출력하며,
    상기 커패시터는, 상기 커런트 미러에 의해 상기 흥분 시냅스 소자 및 상기 억제 시냅스 소자에 흐르는 전류로부터 고립되고, 상기 차분 전류에 의해 충전되는 뉴런 모방 회로.
  4. 제 1 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 인버터의 출력단에 상기 비대칭 출력 펄스가 출력되는 뉴런 모방 회로.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 비대칭 펄스 생성부는,
    상기 제1 인버터의 출력신호가 게이트로 입력되고, 상기 제1 인버터의 출력신호에 따라 상기 커패시터의 충전 전압을 부스트하는 제3 트랜지스터;를 더 포함하는 뉴런 모방 회로.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 비대칭 펄스 생성부는,
    소정의 바이어스 전압이 게이트로 입력되고, 상기 바이어스 전압에 따라 상기 커패시터를 방전시키는 제4 트랜지스터;를 더 포함하는 뉴런 모방 회로.
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