WO2019188160A1 - 積和演算装置及び積和演算方法 - Google Patents

積和演算装置及び積和演算方法 Download PDF

Info

Publication number
WO2019188160A1
WO2019188160A1 PCT/JP2019/009565 JP2019009565W WO2019188160A1 WO 2019188160 A1 WO2019188160 A1 WO 2019188160A1 JP 2019009565 W JP2019009565 W JP 2019009565W WO 2019188160 A1 WO2019188160 A1 WO 2019188160A1
Authority
WO
WIPO (PCT)
Prior art keywords
product
sum operation
transistor
output
input
Prior art date
Application number
PCT/JP2019/009565
Other languages
English (en)
French (fr)
Inventor
悠介 周藤
文孝 菅谷
小林　俊之
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to US17/040,726 priority Critical patent/US20210011687A1/en
Publication of WO2019188160A1 publication Critical patent/WO2019188160A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
    • G06F2207/4802—Special implementations
    • G06F2207/4828—Negative resistance devices, e.g. tunnel diodes, gunn effect devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means

Definitions

  • This disclosure relates to a product-sum operation apparatus and a product-sum operation method.
  • a neural network is an information processing system that uses a biological neural network as a model, and a digital computer can efficiently perform operations such as image recognition with a high load.
  • Such a neural network can be implemented as an electric circuit applying Ohm's law and Kirchhoff's current law by making a resistor correspond to a synapse that is a connection between neurons.
  • Patent Document 1 discloses a cross-bar product-sum operation circuit using a three-terminal floating gate transistor as a synapse.
  • the present disclosure proposes a new and improved product-sum operation apparatus and product-sum operation method capable of more efficient operation.
  • a plurality of synapses including a transistor and having a variable resistance value, a plurality of input lines extending in a first direction and propagating an input signal to each of the plurality of synapses, and the first direction
  • a plurality of output lines that output a product-sum operation result of the input signal from each of the plurality of synapses and a charge / discharge state of the output line based on the polarity of the transistor
  • a charge / discharge control unit that controls an output mode of the product-sum operation result.
  • the present disclosure it is possible to output a change in potential more efficiently from the synapse to the output line by controlling the charge / discharge state of the output line according to the polarity of the transistor included in the synapse. Further, according to the present disclosure, it is possible to further stabilize the change in potential output from the synapse to the output line.
  • the product-sum operation apparatus can be operated more efficiently.
  • FIG. 3 is a circuit diagram schematically illustrating a circuit configuration of a product-sum operation apparatus according to the first embodiment of the present disclosure. It is a graph which shows an example of the potential change of an output line and a comparator in the product-sum calculation apparatus which concerns on the same embodiment.
  • 2 is a circuit diagram illustrating an example of a specific configuration of a product-sum operation apparatus according to the embodiment.
  • FIG. 2 is a circuit diagram illustrating an example of a specific configuration of a product-sum operation apparatus according to the embodiment.
  • FIG. It is a wave form diagram which shows an example of the input signal in the product-sum calculating apparatus which concerns on the same embodiment. It is a wave form diagram which shows an example of the input signal in the product-sum calculating apparatus which concerns on the same embodiment.
  • FIG. 6 is a circuit diagram schematically illustrating a circuit configuration of a product-sum operation apparatus according to a second embodiment of the present disclosure. It is a graph which shows an example of the potential change of an output line and a comparator in the product-sum calculation apparatus which concerns on the same embodiment.
  • 2 is a circuit diagram illustrating an example of a specific configuration of a product-sum operation apparatus according to the embodiment.
  • FIG. 2 is a circuit diagram illustrating an example of a specific configuration of a product-sum operation apparatus according to the embodiment.
  • FIG. It is a wave form diagram which shows an example of the input signal in the product-sum calculating apparatus which concerns on the same embodiment. It is a wave form diagram which shows an example of the input signal in the product-sum calculating apparatus which concerns on the same embodiment.
  • FIG. 6 is a circuit diagram schematically illustrating an example of a circuit configuration of a product-sum operation apparatus according to a third embodiment of the present disclosure.
  • FIG. 6 is a circuit diagram schematically illustrating an example of a circuit configuration of a product-sum operation apparatus according to a third embodiment of the present disclosure.
  • FIG. 1 is a circuit diagram schematically illustrating a circuit configuration of a product-sum operation apparatus according to the first embodiment of the present disclosure.
  • the product-sum operation apparatus 10 includes a plurality of input lines Lin extending in a first direction (for example, a row direction) and a second direction (for example, orthogonal to the first direction) A plurality of output lines Lout extending in the column direction), a three-terminal variable resistance unit 200 provided at an intersection of the input line Lin and the output line Lout, and a charge / discharge control unit 100 that controls charging / discharging of the output line Lout. And comprising.
  • the product-sum operation apparatus 10 is an electric circuit that mounts a neural network imitating a neural network as an analog circuit.
  • the product-sum operation apparatus 10 is a cross-bar structure product-sum operation apparatus that uses the resistance value of the variable resistance unit 200 as the weight of the synapse.
  • the variable resistance unit 200 includes a three-terminal transistor, and is a circuit unit that can change the resistance value to two or more.
  • the variable resistance unit 200 functions as a synapse of the product-sum operation apparatus 10 by controlling the resistance value with a three-terminal transistor.
  • the variable resistance unit 200 may be configured by a single three-terminal transistor or may be configured by a plurality of elements including a three-terminal transistor.
  • the variable resistance unit 200 may be, for example, a transistor-type nonvolatile variable resistance element such as a ferroelectric transistor, a floating gate type transistor, a spin transistor, or a spin field effect transistor.
  • the variable resistance unit 200 includes a two-terminal nonvolatile variable resistance such as a magnetic tunnel junction element, a phase change memory element, a resistance change memory element, a ferroelectric tunnel junction element, a memory element using a nanotube, or a nanomechanical memory element. An element and a field effect transistor may be connected in series.
  • the polarity of the three-terminal transistor included in the variable resistance unit 200 is n-type.
  • An n-type three-terminal transistor is a transistor that uses electrons as carriers that contribute to a current between a source and a drain.
  • An n-type three-terminal transistor can be configured, for example, by providing a gate electrode on a p-type semiconductor substrate via a gate insulating film, and providing an n-type source region and drain region on both sides of the gate electrode.
  • the input line Lin inputs an input signal to the synapse of the product-sum operation device 10.
  • a plurality of input lines Lin are provided extending in the row direction, and are electrically connected to the gates or sources of the three-terminal transistors included in the variable resistance unit 200.
  • the input line Lin may input an input signal to the gate of the three-terminal transistor, or input an input signal to the source of the three-terminal transistor.
  • the output line Lout outputs the output from the synapse of the product-sum operation device 10 to a comparator or the like.
  • a plurality of output lines Lout are provided extending in the column direction orthogonal to the row direction, which is the extending direction of the input line Lin, and outputs the output from the variable resistance unit 200 to a comparator or the like.
  • the output line Lout may be electrically connected to the drain of a three-terminal transistor included in the variable resistance unit 200.
  • the charge / discharge control unit 100 controls the charge / discharge state of the output line Lout. Specifically, the charge / discharge control unit 100 is supplied with the power supply potential VDD, and charges the output line Lout in advance before the product-sum operation by the product-sum operation device 10. Thereby, the charging / discharging control part 100 can express the output from the variable resistance part 200 which is a synapse as discharge of the output line Lout.
  • FIG. 2 is a graph showing an example of potential changes in the output line and the comparator in the product-sum operation apparatus 10 according to the present embodiment.
  • the charge / discharge control unit 100 precharges the output line Lout in a period (pre) before the product-sum operation start (start) by the product-sum operation device 10. Thereafter, an input signal is input from the input line Lin to the variable resistance unit 200 that is a synapse, so that each of the output lines Lout is connected to a source according to the resistance value of the variable resistance unit 200 and the value of the input signal. The charge is discharged to the input line Lin.
  • the value of the input signal may be expressed by the current, voltage, pulse width or pulse delay time of the input signal, or a combination thereof.
  • the discharge speed of one output line Lout is determined by a combination of the input signal input to the variable resistance unit 200 connected to the output line Lout and the resistance value of the variable resistance unit 200. Therefore, the comparator connected to the output line Lout can output a product-sum operation result to a subsequent arithmetic circuit by outputting a signal when the potential of the output line Lout becomes lower than the threshold ⁇ .
  • the output line Lout is included in the variable resistance unit 200. It is electrically connected to the source of the three-terminal transistor. In such a case, the amount of charge on the output line Lout increases due to the output of the product-sum operation result, thereby increasing the source potential of the three-terminal transistor included in the variable resistance unit 200. As a result, a potential difference between the gate and the source of the three-terminal transistor is reduced and a back bias effect is generated, so that a current flowing from the three-terminal transistor to the output line Lout is saturated or attenuated. Furthermore, since the output capability of current from the three-terminal transistor to the output line Lout varies depending on the potential of the output line Lout, the output to the output line Lout becomes unstable.
  • whether the output to the output line Lout is expressed as charge (charge) or discharge (discharge) is controlled according to the polarity of the three-terminal transistor included in the variable resistance unit 200.
  • the output line Lout is first charged (precharged), and then the variable resistance unit 200 including an n-type three-terminal transistor is provided.
  • the output line Lout is discharged (discharged).
  • the product-sum calculation device 10 can reduce the current output capability of the n-type three-terminal transistor. It can be used without
  • the output can be efficiently taken out from the synapse to the output line Lout regardless of the potential of the output line Lout, and the output to the output line Lout is stabilized. Can be made.
  • FIGS. 3 and 4 are circuit diagrams illustrating an example of a specific configuration of the product-sum operation apparatus 10 according to the present embodiment.
  • the charge / discharge control unit 100 may be formed of a p-type field effect transistor and supply power from the power supply potential VDD to each of the output lines Lout.
  • the variable resistance unit 200 may be formed of an n-type ferroelectric transistor 210.
  • the ferroelectric transistor 210 is a non-volatile variable resistance element that can change the transistor output by changing the threshold voltage according to the induced polarization of the ferroelectric material used for the gate insulating film.
  • the variable resistance unit 200 may be formed of an n-type floating gate transistor, an n-type spin transistor, or an n-type spin field effect transistor instead of the n-type ferroelectric transistor 210.
  • variable resistance unit 200 may be formed by connecting a two-terminal variable resistance element 222 and an n-type field effect transistor 221 in series.
  • the two-terminal variable resistance element 222 may be either a bipolar type or a unipolar type, and may be either a voltage driving type or a current driving type.
  • the two-terminal variable resistance element 222 may be a magnetic tunnel junction element, a phase change memory element, a resistance change memory element, a ferroelectric tunnel junction element, a memory element using a nanotube, or a nanomechanical memory element. .
  • the two-terminal variable resistance element 222 may be connected in series to the source side of the n-type field effect transistor 221. In such a case, since the negative feedback due to the voltage drop of the two-terminal variable resistance element 222 is applied to the gate of the n-type field effect transistor 221, the sum-of-products arithmetic device 10 has the resistance of the two-terminal variable resistance element 222. Depending on the value, the current drive capability of the entire synapse can be changed greatly.
  • FIGS. 5A and 5B are waveform diagrams illustrating an example of an input signal in the product-sum operation apparatus 10 according to the present embodiment.
  • the input signal may be input to either the source or the gate of the three-terminal transistor included in the variable resistance unit 200.
  • the source voltage Vs is normally used as a power supply potential, and the input signal is applied to the source voltage Vs during calculation. It may be input as a negative voltage pulse.
  • the input signal may represent the input data as a pulse width, may represent the input data as a difference from the power supply potential, and may represent the input data as a difference in input timing from the reference time.
  • the input data may be expressed as a combination of these.
  • a bias signal whose voltage value is the power supply potential and whose pulse width and timing are the same as the input signal may be applied to the gate of the three-terminal transistor included in the variable resistance unit 200. Further, at the time of non-calculation, a bias signal (for example, zero or a negative value) may be applied to the gate of the three-terminal transistor included in the variable resistance unit 200 so that the variable resistance unit 200 is not energized.
  • variable resistance unit 200 When an input signal is input to the source of a three-terminal transistor included in the variable resistance unit 200, a voltage change can be used as the input signal, so that the waveform of the input signal can be a waveform more suitable for the circuit structure. Become.
  • the ground potential may be applied to the source of the three-terminal transistor included in the variable resistance unit 200 at any time of calculation and non-calculation.
  • the power supply potential may be applied to the source of the three-terminal transistor included in the variable resistance unit 200 during non-calculation and the ground potential may be applied during computation.
  • the circuit structure of the sum-of-products arithmetic device 10 can be further simplified because the source is fixed at the ground potential. The manufacturing cost of the arithmetic unit 10 can be reduced.
  • FIG. 6 is a circuit diagram schematically illustrating a circuit configuration of a product-sum operation apparatus according to the second embodiment of the present disclosure.
  • the product-sum operation apparatus 20 includes a plurality of input lines Lin extending in a first direction (for example, the row direction) and a second direction (for example, orthogonal to the first direction) A plurality of output lines Lout extending in the column direction), a three-terminal variable resistance unit 400 provided at an intersection of the input line Lin and the output line Lout, and a charge / discharge control unit 300 that controls charging / discharging of the output line Lout. And comprising.
  • the variable resistance unit 400 is a circuit unit that includes a three-terminal transistor and can change the resistance value to two or more.
  • the variable resistance unit 400 functions as a synapse of the product-sum operation apparatus 20 by controlling the resistance value with a three-terminal transistor.
  • the variable resistance unit 400 may be formed of a single three-terminal transistor or a plurality of elements including the three-terminal transistor.
  • the variable resistance unit 400 may be, for example, a transistor-type nonvolatile variable resistance element such as a ferroelectric transistor, a floating gate type transistor, a spin transistor, or a spin field effect transistor.
  • the variable resistance unit 400 includes a two-terminal nonvolatile variable resistance such as a magnetic tunnel junction element, a phase change memory element, a resistance change memory element, a ferroelectric tunnel junction element, a memory element using a nanotube, or a nanomechanical memory element. An element and a field effect transistor may be connected in series.
  • the polarity of the three-terminal transistor included in the variable resistance unit 400 is p-type.
  • a p-type three-terminal transistor is a transistor that uses holes as carriers that contribute to the current between the source and drain.
  • an n-type region is provided on a p-type semiconductor substrate, a gate electrode is provided on the n-type region via a gate insulating film, and a p-type source region and both sides of the gate electrode are provided. It can be configured by providing a drain region.
  • the input line Lin inputs an input signal to the synapse of the product-sum operation device 20.
  • a plurality of input lines Lin are provided extending in the row direction, and are electrically connected to the gates or sources of the three-terminal transistors included in the variable resistance unit 400.
  • the input line Lin may input an input signal to the gate of the three-terminal transistor, or input an input signal to the source of the three-terminal transistor.
  • the output line Lout outputs the output from the synapse of the product-sum operation device 20 to a comparator or the like.
  • a plurality of output lines Lout are provided extending in the column direction orthogonal to the row direction, which is the extending direction of the input line Lin, and outputs the output from the variable resistance unit 400 to a comparator or the like.
  • the output line Lout may be electrically connected to the drain of a three-terminal transistor included in the variable resistance unit 400.
  • the charge / discharge control unit 300 controls the charge / discharge state of the output line Lout. Specifically, the charge / discharge control unit 300 is electrically connected to the ground, and discharges the output line Lout in advance before the product-sum operation by the product-sum operation device 20. As a result, the charge / discharge control unit 300 can represent the output from the variable resistor 400, which is a synapse, as charging of the output line Lout.
  • FIG. 7 is a graph showing an example of potential changes in the output line and the comparator in the product-sum operation apparatus 20 according to the present embodiment.
  • the charge / discharge control unit 300 discharges (pre-discharges) the output line Lout in advance in a period (pre) before the product-sum operation start (start) by the product-sum operation device 20. Thereafter, an input signal is input from the input line Lin to the variable resistor 400, which is a synapse, so that each of the output lines Lout is connected to the drain according to the resistance value of the variable resistor 400 and the value of the input signal.
  • the output line Lout to be charged is charged.
  • the value of the input signal may be expressed by the current, voltage, pulse width or pulse delay time of the input signal, or a combination thereof.
  • the charging speed of one output line Lout is determined by a combination of an input signal input to the variable resistance unit 400 connected to the output line Lout and the resistance value of the variable resistance unit 400. Therefore, the comparator connected to the output line Lout can output a product-sum operation result to the subsequent arithmetic circuit by outputting a signal when the potential of the output line Lout becomes higher than the threshold ⁇ .
  • whether the output to the output line Lout is expressed as charge (charge) or discharge (discharge) is controlled according to the polarity of the three-terminal transistor included in the variable resistance unit 400.
  • the output line Lout is first discharged (pre-discharged) in advance, and then the variable resistance unit 400 including the p-type three-terminal transistor is provided. Through this, the output line Lout is charged. According to this, since the output line Lout becomes the ground potential at the time of calculation, the product-sum calculation device 20 can efficiently extract the output from the synapse to the output line Lout.
  • FIGS. 8 and 9 are circuit diagrams showing an example of a specific configuration of the product-sum operation apparatus 20 according to the present embodiment.
  • the charge / discharge control unit 300 is formed of an n-type field effect transistor, and can flow the charge of the output line Lout to the ground.
  • the variable resistance unit 400 may be formed of a p-type ferroelectric transistor 410.
  • the ferroelectric transistor 410 is a nonvolatile variable resistance element capable of changing the transistor output by changing the threshold voltage according to the induced polarization of the ferroelectric material used for the gate insulating film.
  • the variable resistance unit 400 may be formed of a p-type floating gate transistor, a p-type spin transistor, or a p-type spin field effect transistor instead of the p-type ferroelectric transistor 410.
  • variable resistance unit 400 may be formed by connecting a two-terminal variable resistance element 422 and a p-type field effect transistor 421 in series.
  • the two-terminal variable resistance element 422 may be either a bipolar type or a unipolar type, and may be either a voltage driving type or a current driving type.
  • the two-terminal variable resistance element 422 may be a magnetic tunnel junction element, a phase change memory element, a resistance change memory element, a ferroelectric tunnel junction element, a memory element using a nanotube, or a nanomechanical memory element. .
  • the two-terminal variable resistance element 422 may be connected in series to the source side of the p-type field effect transistor 421. In such a case, since the negative feedback due to the voltage drop of the two-terminal variable resistance element 422 is applied to the gate of the p-type field effect transistor 421, the product-sum operation apparatus 20 uses the resistance of the two-terminal variable resistance element 422. Depending on the value, the current drive capability of the entire synapse can be changed greatly.
  • FIGS. 10A and 10B are waveform diagrams showing examples of input signals in the product-sum operation apparatus 20 according to the present embodiment.
  • the input signal may be input to either the source or the gate of the three-terminal transistor included in the variable resistance unit 400.
  • the input voltage is usually applied to the source voltage Vs during calculation after the source voltage Vs is set to the ground potential. It may be input as a positive voltage pulse.
  • the input signal may represent the input data as a pulse width, may represent the input data as a difference from the power supply potential or the ground potential, and represent the input data as a difference in input timing from the reference time.
  • the input data may be expressed as a combination of these.
  • a bias signal having a voltage value of zero (or ground potential) and the same pulse width and timing as the input signal may be applied to the gate of the three-terminal transistor included in the variable resistance unit 400.
  • a bias signal having a voltage value of zero may always be applied.
  • a bias signal (for example, a signal having a voltage value equal to or higher than the power supply potential) is applied to the gate of the three-terminal transistor included in the variable resistance unit 400 so that the variable resistance unit 400 is not energized. Also good.
  • variable resistance unit 400 When an input signal is input to the source of a three-terminal transistor included in the variable resistance unit 400, a voltage change can be used as the input signal, so that the waveform of the input signal can be a waveform more suitable for the circuit structure. Become.
  • an input signal is input to the gate of a three-terminal transistor included in the variable resistor unit 400, as shown in FIG.
  • An input signal may be input.
  • the power supply potential may be applied to the source of the three-terminal transistor included in the variable resistance unit 400 at any time of calculation and non-calculation.
  • zero or a ground potential may be applied to the source of the three-terminal transistor included in the variable resistance unit 400 during non-calculation and a power supply potential may be applied during calculation.
  • variable resistance unit 400 When an input signal is input to the gate of a three-terminal transistor included in the variable resistance unit 400, the source is fixed at the ground potential, so that the circuit structure of the product-sum operation apparatus 20 can be simplified, and the product-sum. The manufacturing cost of the arithmetic unit 20 can be reduced.
  • FIGS. 11 and 12 are circuit diagrams schematically illustrating an example of a circuit configuration of a product-sum operation apparatus according to the third embodiment of the present disclosure.
  • the product-sum calculation devices 31 and 32 are, for example, a plurality of input lines Lin extending in a first direction (for example, the row direction) and orthogonal to the first direction.
  • a plurality of output lines Lout extending in a second direction (for example, the column direction), three-terminal variable resistance units 200 and 400 provided at intersections of the input line Lin and the output line Lout, and charging to the output line Lout.
  • a charge / discharge control unit 500 for controlling discharge.
  • these structures are substantially the same as the structure of the same code
  • the product-sum calculation devices 31 and 32 include both the variable resistance unit 200 including an n-type three-terminal transistor and the variable resistance unit 400 including a p-type three-terminal transistor.
  • variable resistance unit 200 including an n-type three-terminal transistor and the variable resistance unit 400 including a p-type three-terminal transistor are arranged in different regions.
  • the variable resistance unit 200 including n-type three-terminal transistors and the variable resistance unit 400 including p-type three-terminal transistors are alternately arranged for each column. .
  • the charge / discharge control unit 500 includes the charge / discharge control unit 100 according to the first embodiment described above and the second according to the polarities of the three-terminal transistors included in each of the variable resistance unit 200 and the variable resistance unit 400.
  • the control of the charge / discharge control unit 300 of the embodiment is performed.
  • the charge / discharge control unit 500 charges or discharges (precharges) each output line Lout in advance according to the polarity of the three-terminal transistors of the variable resistance units 200 and 400 connected to each output line Lout. (Or pre-discharge). Thereafter, an input signal is input from the input line Lin to each of the variable resistance units 200 and 400. The input signal may be input to either the source or the gate of the three-terminal transistor of the variable resistance units 200 and 400.
  • the waveforms of the input signals input by the variable resistor unit 200 having an n-type three-terminal transistor and the variable resistor unit 400 having a p-type three-terminal transistor are complementary. It may be made to become.
  • the input line Lin may be provided so as to constitute an input line pair to which complementary data is input.
  • a buffer circuit for generating a complementary input signal may be provided before the input line Lin.
  • a synapse (variable resistor unit 200) that expresses an output signal by discharging (discharge) and a synapse (variable resistor unit) that expresses an output signal by charging (charging). 400) can be mixed.
  • the product-sum calculation devices 31 and 32 according to the third embodiment form a neural network that more faithfully reproduces a biological neural network in which both excitatory and inhibitory synapses exist. Is possible. That is, the product-sum calculation devices 31 and 32 according to the third embodiment can implement a more complicated neural network that determines or outputs an output by comparing or combining a positive determination and a negative determination. It is.
  • a plurality of synapses including transistors and variable resistance values; A plurality of input lines extending in a first direction and propagating an input signal to each of the plurality of synapses; A plurality of output lines extending in a second direction orthogonal to the first direction and outputting a product-sum operation result of the input signal from each of the plurality of synapses; Based on the polarity of the transistor, by controlling the charge / discharge state of the output line, a charge / discharge control unit that controls the output state of the product-sum operation result; A product-sum operation apparatus.
  • the charge / discharge control unit causes the output line to output the product-sum operation result by charging the output line in a discharged state.
  • Arithmetic unit. (6) The product-sum operation apparatus according to any one of (3) to (5), wherein the plurality of synapses include a synapse including an n-type transistor and a synapse including a p-type transistor. (7) The product-sum operation apparatus according to (6), wherein the plurality of synapses electrically connected to the same output line include the transistors having the same polarity. (8) The product-sum operation apparatus according to any one of (1) to (7), wherein the plurality of synapses have a resistance value of two or more.
  • the product-sum operation apparatus according to any one of (1) to (8), wherein the transistor is a transistor having a variable channel resistance value.
  • the synapse further includes a two-terminal variable resistance element connected in series to a source side of the transistor.
  • the product-sum operation apparatus according to any one of (1) to (10), wherein the input line is electrically connected to a gate of the transistor, or a source or a drain.
  • the input signal is represented by at least one of a magnitude of voltage or current, a pulse width, or input timing.
  • the product-sum operation apparatus according to any one of (1) to (12), wherein the plurality of synapses are arranged in a matrix.
  • (14) Charging or discharging the output lines of a plurality of synapses including a transistor and having a variable resistance value based on the polarity of the transistor; Based on the product-sum operation result of the input signals input to the plurality of synapses, the product-sum operation result is output by discharging from the charged output line or charging the discharged output line. And A sum-of-products operation method.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Biophysics (AREA)
  • Biomedical Technology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Data Mining & Analysis (AREA)
  • Artificial Intelligence (AREA)
  • Computational Linguistics (AREA)
  • Neurology (AREA)
  • Evolutionary Computation (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】より効率的な運用が可能な積和演算装置及び積和演算方法を提供する。 【解決手段】トランジスタを含み、抵抗値が可変である複数のシナプスと、第１方向に延伸し、前記複数のシナプスの各々に入力信号を伝搬する複数の入力線と、前記第１方向と直交する第２方向に延伸し、前記複数のシナプスの各々から前記前記入力信号の積和演算結果を出力する複数の出力線と、前記トランジスタの極性に基づいて、前記出力線の充放電状態を制御することで、前記積和演算結果の出力様態を制御する充放電制御部と、を備える、積和演算装置。

Description

積和演算装置及び積和演算方法
　本開示は、積和演算装置及び積和演算方法に関する。
　近年、機械学習の１つであるニューラルネットワーク（人工ニューラルネットワークとも称する）が注目されている。ニューラルネットワークは、生体の神経回路網をモデルとした情報処理システムであり、デジタル計算機では負荷が高い画像認識等の演算を効率良く実行することができる。
　このようなニューラルネットワークは、ニューロン間の結合であるシナプスに抵抗器を対応させることで、オームの法則及びキルヒホッフの電流則を応用した電気回路として実装することが可能である。
　例えば、下記の特許文献１には、３端子の浮遊ゲートトランジスタをシナプスとするクロスバ構造の積和演算回路が開示されている。
特開平６－１３１４８７号公報
　しかし、上記の特許文献１では、積和演算装置を運用する際の具体的な制御については十分な検討がされていなかった。そのため、積和演算装置のより効率的な運用のための制御に関する知見が求められていた。
　そこで、本開示では、より効率的な運用が可能な、新規かつ改良された積和演算装置及び積和演算方法を提案する。
　本開示によれば、トランジスタを含み、抵抗値が可変である複数のシナプスと、第１方向に延伸し、前記複数のシナプスの各々に入力信号を伝搬する複数の入力線と、前記第１方向と直交する第２方向に延伸し、前記複数のシナプスの各々から前記前記入力信号の積和演算結果を出力する複数の出力線と、前記トランジスタの極性に基づいて、前記出力線の充放電状態を制御することで、前記積和演算結果の出力様態を制御する充放電制御部と、を備える、積和演算装置が提供される。
　また、本開示によれば、トランジスタを含み、抵抗値が可変である複数のシナプスの出力線を、前記トランジスタの極性に基づいて充電又は放電することと、前記複数のシナプスに入力された入力信号の積和演算結果に基づいて、前記充電された出力線から放電させる、又は前記放電された出力線を充電させることで、前記積和演算結果を出力させることと、を含む、積和演算方法が提供される。
　本開示によれば、シナプスに含まれるトランジスタの極性に応じて出力線の充放電状態を制御することで、シナプスから出力線へより効率的に電位の変化を出力させることが可能である。また、本開示によれば、シナプスから出力線へ出力される電位の変化をより安定させることが可能である。
　以上説明したように本開示によれば、積和演算装置をより効率的に運用することが可能である。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の第１の実施形態に係る積和演算装置の回路構成を模式的に示す回路図である。 同実施形態に係る積和演算装置における出力線及びコンパレータの電位変化の一例を示すグラフ図である。 同実施形態に係る積和演算装置の具体的な構成の一例を示す回路図である。 同実施形態に係る積和演算装置の具体的な構成の一例を示す回路図である。 同実施形態に係る積和演算装置における入力信号の一例を示す波形図である。 同実施形態に係る積和演算装置における入力信号の一例を示す波形図である。 本開示の第２の実施形態に係る積和演算装置の回路構成を模式的に示す回路図である。 同実施形態に係る積和演算装置における出力線及びコンパレータの電位変化の一例を示すグラフ図である。 同実施形態に係る積和演算装置の具体的な構成の一例を示す回路図である。 同実施形態に係る積和演算装置の具体的な構成の一例を示す回路図である。 同実施形態に係る積和演算装置における入力信号の一例を示す波形図である。 同実施形態に係る積和演算装置における入力信号の一例を示す波形図である。 本開示の第３の実施形態に係る積和演算装置の回路構成の一例を模式的に示す回路図である。 本開示の第３の実施形態に係る積和演算装置の回路構成の一例を模式的に示す回路図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．第１の実施形態
　２．第２の実施形態
　３．第３の実施形態
　＜１．第１の実施形態＞
　まず、図１～図５Ｂを参照して、本開示の第１の実施形態に係る積和演算装置について説明する。図１は、本開示の第１の実施形態に係る積和演算装置の回路構成を模式的に示す回路図である。
　図１に示すように、本実施形態に係る積和演算装置１０は、第１方向（例えば、行方向）に延伸する複数の入力線Ｌｉｎと、第１方向と直交する第２方向（例えば、列方向）に延伸する複数の出力線Ｌｏｕｔと、入力線Ｌｉｎ及び出力線Ｌｏｕｔの交点に設けられた３端子の可変抵抗部２００と、出力線Ｌｏｕｔへの充放電を制御する充放電制御部１００と、を備える。
　本実施形態に係る積和演算装置１０は、神経回路網を模倣したニューラルネットワークをアナログ回路として実装する電気回路である。具体的には、積和演算装置１０は、可変抵抗部２００の抵抗値をシナプスの重みとして用いるクロスバ構造の積和演算装置である。
　可変抵抗部２００は、３端子トランジスタを含み、抵抗値を２値以上に変化させることができる回路部である。可変抵抗部２００は、３端子トランジスタによって抵抗値を制御することで、積和演算装置１０のシナプスとして機能する。可変抵抗部２００は、３端子トランジスタ単体で構成されてもよく、３端子トランジスタを含む複数の素子で構成されてもよい。
　可変抵抗部２００は、例えば、強誘電体トランジスタ、フローティングゲート型トランジスタ、スピントランジスタ又はスピン電界効果トランジスタなどのトランジスタ型の不揮発性可変抵抗素子であってもよい。または、可変抵抗部２００は、磁気トンネル接合素子、相変化メモリ素子、抵抗変化メモリ素子、強誘電体トンネル接合素子、ナノチューブを用いたメモリ素子又はナノメカニカルメモリ素子などの２端子の不揮発性可変抵抗素子と、電界効果トランジスタとを直列に接続したものであってもよい。
　第１の実施形態に係る積和演算装置１０では、可変抵抗部２００に含まれる３端子トランジスタの極性は、ｎ型である。ｎ型の３端子トランジスタは、ソース及びドレイン間の電流に寄与するキャリアとして電子を用いるトランジスタである。ｎ型の３端子トランジスタは、例えば、ｐ型の半導体基板の上にゲート絶縁膜を介してゲート電極を設け、ゲート電極の両側にｎ型のソース領域及びドレイン領域を設けることで構成され得る。
　入力線Ｌｉｎは、積和演算装置１０のシナプスに入力信号を入力する。具体的には、入力線Ｌｉｎは、行方向に延伸して複数設けられ、可変抵抗部２００に含まれる３端子トランジスタのゲート又はソースに電気的に接続する。なお、入力線Ｌｉｎは、３端子トランジスタのゲートに入力信号を入力してもよく、３端子トランジスタのソースに入力信号を入力してもよい。
　出力線Ｌｏｕｔは、積和演算装置１０のシナプスからの出力をコンパレータ等へ出力する。具体的には、出力線Ｌｏｕｔは、入力線Ｌｉｎの延伸方向である行方向と直交する列方向に延伸して複数設けられ、可変抵抗部２００からの出力をコンパレータ等へ出力する。例えば、出力線Ｌｏｕｔは、可変抵抗部２００に含まれる３端子トランジスタのドレインに電気的に接続してもよい。
　充放電制御部１００は、出力線Ｌｏｕｔの充放電状態を制御する。具体的には、充放電制御部１００は、電源電位ＶＤＤが供給されており、積和演算装置１０による積和演算の前に出力線Ｌｏｕｔをあらかじめ充電する。これにより、充放電制御部１００は、シナプスである可変抵抗部２００からの出力を出力線Ｌｏｕｔの放電として表すことができる。
　ここで、図２を参照して、充放電制御部１００による出力線Ｌｏｕｔの充放電状態の制御についてより具体的に説明する。図２は、本実施形態に係る積和演算装置１０における出力線及びコンパレータの電位変化の一例を示すグラフ図である。
　図２に示すように、充放電制御部１００は、積和演算装置１０による積和演算開始（ｓｔａｒｔ）の前の期間（ｐｒｅ）で出力線Ｌｏｕｔをあらかじめ充電（プリチャージ）する。この後、入力線Ｌｉｎから入力信号がシナプスである可変抵抗部２００に入力されることで、出力線Ｌｏｕｔの各々は、可変抵抗部２００の抵抗値及び入力信号の値に応じて、ソースに接続する入力線Ｌｉｎへ電荷を放電する。なお、入力信号の値は、入力信号の電流、電圧、パルス幅若しくはパルス遅延時間、又はこれらの組み合わせによって表現されてもよい。
　このとき、１つの出力線Ｌｏｕｔの放電の速度は、該出力線Ｌｏｕｔに接続する可変抵抗部２００に入力された入力信号と、可変抵抗部２００の抵抗値との組み合わせによって決まる。したがって、出力線Ｌｏｕｔに接続するコンパレータは、出力線Ｌｏｕｔの電位が閾値θより低くなった場合に信号を出力することで、後段の演算回路へ積和演算結果を出力することができる。
　なお、上述した積和演算装置１０において、充放電制御部１００を用いず、可変抵抗部２００からの出力を出力線Ｌｏｕｔへの充電として表す場合、出力線Ｌｏｕｔは、可変抵抗部２００に含まれる３端子トランジスタのソースに電気的に接続される。このような場合、積和演算結果の出力によって出力線Ｌｏｕｔのチャージ量が増加することで、可変抵抗部２００に含まれる３端子トランジスタのソース電位が上昇してしまう。これにより、３端子トランジスタのゲート及びソースの間の電位差の縮小、及びバックバイアス効果が発生するため、３端子トランジスタから出力線Ｌｏｕｔに流れる電流が飽和又は減衰してしまう。さらには、出力線Ｌｏｕｔの電位によって、３端子トランジスタから出力線Ｌｏｕｔへの電流の出力能力が変動するため、出力線Ｌｏｕｔへの出力が不安定になってしまう。
　本開示に係る技術では、可変抵抗部２００に含まれる３端子トランジスタの極性に応じて、出力線Ｌｏｕｔへの出力を充電（チャージ）として表すか、又は放電（ディスチャージ）として表すかを制御する。具体的には、本開示の第１の実施形態に係る積和演算装置１０では、まず、出力線Ｌｏｕｔをあらかじめ充電（プリチャージ）した後、ｎ型の３端子トランジスタを含む可変抵抗部２００を介して、出力線Ｌｏｕｔを放電（ディスチャージ）する。これによれば、可変抵抗部２００に含まれるｎ型の３端子トランジスタのソースは演算時にグランドに固定されるため、積和演算装置１０は、ｎ型の３端子トランジスタの電流出力能力を低減されることなく使用することができる。
　したがって、本実施形態に係る積和演算装置１０では、出力線Ｌｏｕｔの電位に依らずに、シナプスから出力線Ｌｏｕｔへ効率的に出力を取り出すことができ、かつ出力線Ｌｏｕｔへの出力を安定化させることができる。
　次に、図３及び図４を参照して、本実施形態に係る積和演算装置１０の具体的な構成例について説明する。図３及び図４は、本実施形態に係る積和演算装置１０の具体的な構成の一例を示す回路図である。
　図３に示すように、充放電制御部１００は、ｐ型の電界効果トランジスタで形成され、電源電位ＶＤＤからの電力を出力線Ｌｏｕｔの各々に供給してもよい。一方、可変抵抗部２００は、ｎ型の強誘電体トランジスタ２１０で形成されてもよい。強誘電体トランジスタ２１０は、ゲート絶縁膜に用いられる強誘電体材料の誘導分極に応じて閾値電圧が変化することで、トランジスタ出力を変化させることが可能な不揮発性の可変抵抗素子である。なお、可変抵抗部２００は、ｎ型の強誘電体トランジスタ２１０に代えて、ｎ型のフローティングゲート型トランジスタ、ｎ型のスピントランジスタ、又はｎ型のスピン電界効果トランジスタで形成されていてもよい。
　または、図４に示すように、可変抵抗部２００は、２端子の可変抵抗素子２２２と、ｎ型の電界効果トランジスタ２２１とを直列に接続することで形成されてもよい。２端子の可変抵抗素子２２２は、バイポーラ型又はユニポーラ型のいずれであってもよく、電圧駆動型又は電流駆動型のいずれであってもよい。例えば、２端子の可変抵抗素子２２２は、磁気トンネル接合素子、相変化メモリ素子、抵抗変化メモリ素子、強誘電体トンネル接合素子、ナノチューブを用いたメモリ素子又はナノメカニカルメモリ素子などであってもよい。
　図４に示す積和演算装置１０では、２端子の可変抵抗素子２２２は、ｎ型の電界効果トランジスタ２２１のソース側に直列に接続されてもよい。このような場合、２端子の可変抵抗素子２２２の電圧降下による負帰還がｎ型の電界効果トランジスタ２２１のゲートに印加されるため、積和演算装置１０は、２端子の可変抵抗素子２２２の抵抗値に応じてシナプス全体の電流駆動能力を大きく変化させることができる。
　続いて、図５Ａ及び図５Ｂを参照して、本実施形態に係る積和演算装置１０における入力信号の具体例について説明する。図５Ａ及び図５Ｂは、本実施形態に係る積和演算装置１０における入力信号の一例を示す波形図である。
　本実施形態に係る積和演算装置１０では、入力信号は、可変抵抗部２００に含まれる３端子トランジスタのソース又はゲートのいずれに入力されてもよい。
　可変抵抗部２００に含まれる３端子トランジスタのソースに入力信号を入力する場合、図５Ａに示すように、通常はソース電圧Ｖｓを電源電位とした上で、演算時に、ソース電圧Ｖｓに入力信号を負の電圧パルスとして入力してもよい。例えば、入力信号は、入力データをパルス幅で表現してもよく、入力データを電源電位からの差として表現してもよく、入力データを基準時間からの入力タイミングの差として表現してもよく、入力データをこれらの組み合わせとして表現してもよい。
　この時、可変抵抗部２００に含まれる３端子トランジスタのゲートへは、電圧値が電源電位であり、入力信号とパルス幅及びタイミングが同じであるバイアス信号を印加してもよい。また、非演算時には、可変抵抗部２００に含まれる３端子トランジスタのゲートへは、可変抵抗部２００が非通電となるようなバイアス信号（例えば、ゼロ又はマイナス値）を印加してもよい。
　可変抵抗部２００に含まれる３端子トランジスタのソースに入力信号を入力する場合、入力信号として電圧変化を用いることができるため、入力信号の波形を回路構造により適した波形とすることができるようになる。
　一方、可変抵抗部２００に含まれる３端子トランジスタのゲートに入力信号を入力する場合、図５Ｂに示すように、演算時に、ゲート電圧Ｖｇに、入力データをパルス幅又は入力タイミングとして表した入力信号を入力してもよい。この時、可変抵抗部２００に含まれる３端子トランジスタのソースへは、演算時及び非演算時のいずれの時もグランド電位を印加してもよい。または、可変抵抗部２００に含まれる３端子トランジスタのソースへは、非演算時は電源電位を印加し、演算時にグランド電位を印加してもよい。
　可変抵抗部２００に含まれる３端子トランジスタのゲートに入力信号を入力する場合、ソースがグランド電位に固定されるため、積和演算装置１０の回路構造をより単純にすることができ、かつ積和演算装置１０の製造コストを低減することができる。
　＜２．第２の実施形態＞
　続いて、図６～図１０Ｂを参照して、本開示の第２の実施形態に係る積和演算装置について説明する。図６は、本開示の第２の実施形態に係る積和演算装置の回路構成を模式的に示す回路図である。
　図６に示すように、本実施形態に係る積和演算装置２０は、第１方向（例えば、行方向）に延伸する複数の入力線Ｌｉｎと、第１方向と直交する第２方向（例えば、列方向）に延伸する複数の出力線Ｌｏｕｔと、入力線Ｌｉｎ及び出力線Ｌｏｕｔの交点に設けられた３端子の可変抵抗部４００と、出力線Ｌｏｕｔへの充放電を制御する充放電制御部３００と、を備える。
　可変抵抗部４００は、３端子トランジスタを含み、抵抗値を２値以上に変化させることができる回路部である。可変抵抗部４００は、３端子トランジスタによって抵抗値を制御することで、積和演算装置２０のシナプスとして機能する。可変抵抗部４００は、３端子トランジスタ単体で構成されてもよく、３端子トランジスタを含む複数の素子で構成されてもよい。
　可変抵抗部４００は、例えば、強誘電体トランジスタ、フローティングゲート型トランジスタ、スピントランジスタ又はスピン電界効果トランジスタなどのトランジスタ型の不揮発性可変抵抗素子であってもよい。または、可変抵抗部４００は、磁気トンネル接合素子、相変化メモリ素子、抵抗変化メモリ素子、強誘電体トンネル接合素子、ナノチューブを用いたメモリ素子又はナノメカニカルメモリ素子などの２端子の不揮発性可変抵抗素子と、電界効果トランジスタとを直列に接続したものであってもよい。
　第２の実施形態に係る積和演算装置２０では、可変抵抗部４００に含まれる３端子トランジスタの極性は、ｐ型である。ｐ型の３端子トランジスタは、ソース及びドレイン間の電流に寄与するキャリアとして正孔を用いるトランジスタである。ｐ型の３端子トランジスタは、例えば、ｐ型の半導体基板にｎ型領域を設け、ｎ型領域の上にゲート絶縁膜を介してゲート電極を設け、ゲート電極の両側にｐ型のソース領域及びドレイン領域を設けることで構成され得る。
　入力線Ｌｉｎは、積和演算装置２０のシナプスに入力信号を入力する。具体的には、入力線Ｌｉｎは、行方向に延伸して複数設けられ、可変抵抗部４００に含まれる３端子トランジスタのゲート又はソースに電気的に接続する。なお、入力線Ｌｉｎは、３端子トランジスタのゲートに入力信号を入力してもよく、３端子トランジスタのソースに入力信号を入力してもよい。
　出力線Ｌｏｕｔは、積和演算装置２０のシナプスからの出力をコンパレータ等へ出力する。具体的には、出力線Ｌｏｕｔは、入力線Ｌｉｎの延伸方向である行方向と直交する列方向に延伸して複数設けられ、可変抵抗部４００からの出力をコンパレータ等へ出力する。例えば、出力線Ｌｏｕｔは、可変抵抗部４００に含まれる３端子トランジスタのドレインに電気的に接続してもよい。
　充放電制御部３００は、出力線Ｌｏｕｔの充放電状態を制御する。具体的には、充放電制御部３００は、グランドと電気的に接続しており、積和演算装置２０による積和演算の前に出力線Ｌｏｕｔをあらかじめ放電する。これにより、充放電制御部３００は、シナプスである可変抵抗部４００からの出力を出力線Ｌｏｕｔの充電として表すことができる。
　ここで、図７を参照して、充放電制御部３００による出力線Ｌｏｕｔの充放電状態の制御についてより具体的に説明する。図７は、本実施形態に係る積和演算装置２０における出力線及びコンパレータの電位変化の一例を示すグラフ図である。
　図７に示すように、充放電制御部３００は、積和演算装置２０による積和演算開始（ｓｔａｒｔ）の前の期間（ｐｒｅ）で出力線Ｌｏｕｔをあらかじめ放電（プリディスチャージ）する。この後、入力線Ｌｉｎから入力信号がシナプスである可変抵抗部４００に入力されることで、出力線Ｌｏｕｔの各々は、可変抵抗部４００の抵抗値、及び入力信号の値に応じてドレインに接続する出力線Ｌｏｕｔへ電荷を充電する。なお、入力信号の値は、入力信号の電流、電圧、パルス幅若しくはパルス遅延時間、又はこれらの組み合わせによって表現されてもよい。
　このとき、１つの出力線Ｌｏｕｔの充電の速度は、該出力線Ｌｏｕｔに接続する可変抵抗部４００に入力された入力信号と、可変抵抗部４００の抵抗値との組み合わせによって決まる。したがって、出力線Ｌｏｕｔに接続するコンパレータは、出力線Ｌｏｕｔの電位が閾値θより高くなった場合に信号を出力することで、後段の演算回路へ積和演算結果を出力することができる。
　本開示に係る技術では、可変抵抗部４００に含まれる３端子トランジスタの極性に応じて、出力線Ｌｏｕｔへの出力を充電（チャージ）として表すか、又は放電（ディスチャージ）として表すかを制御する。具体的には、本開示の第２の実施形態に係る積和演算装置２０では、まず、出力線Ｌｏｕｔをあらかじめ放電（プリディスチャージ）した後、ｐ型の３端子トランジスタを含む可変抵抗部４００を介して、出力線Ｌｏｕｔを充電（チャージ）する。これによれば、出力線Ｌｏｕｔは、演算時にグランド電位となるため、積和演算装置２０は、シナプスから出力線Ｌｏｕｔへ効率的に出力を取り出すことができる。
　次に、図８及び図９を参照して、本実施形態に係る積和演算装置２０の具体的な構成例について説明する。図８及び図９は、本実施形態に係る積和演算装置２０の具体的な構成の一例を示す回路図である。
　図８に示すように、充放電制御部３００は、ｎ型の電界効果トランジスタで形成され、出力線Ｌｏｕｔの電荷をグランドに流すことができる。一方、可変抵抗部４００は、ｐ型の強誘電体トランジスタ４１０で形成されてもよい。強誘電体トランジスタ４１０は、ゲート絶縁膜に用いられる強誘電体材料の誘導分極に応じて閾値電圧が変化することで、トランジスタ出力を変化させることが可能な不揮発性の可変抵抗素子である。なお、可変抵抗部４００は、ｐ型の強誘電体トランジスタ４１０に代えて、ｐ型のフローティングゲート型トランジスタ、ｐ型のスピントランジスタ、又はｐ型のスピン電界効果トランジスタで形成されていてもよい。
　または、図９に示すように、可変抵抗部４００は、２端子の可変抵抗素子４２２と、ｐ型の電界効果トランジスタ４２１とを直列に接続することで形成されてもよい。２端子の可変抵抗素子４２２は、バイポーラ型又はユニポーラ型のいずれであってもよく、電圧駆動型又は電流駆動型のいずれであってもよい。例えば、２端子の可変抵抗素子４２２は、磁気トンネル接合素子、相変化メモリ素子、抵抗変化メモリ素子、強誘電体トンネル接合素子、ナノチューブを用いたメモリ素子又はナノメカニカルメモリ素子などであってもよい。
　図９に示す積和演算装置２０では、２端子の可変抵抗素子４２２は、ｐ型の電界効果トランジスタ４２１のソース側に直列に接続されてもよい。このような場合、２端子の可変抵抗素子４２２の電圧降下による負帰還がｐ型の電界効果トランジスタ４２１のゲートに印加されるため、積和演算装置２０は、２端子の可変抵抗素子４２２の抵抗値に応じてシナプス全体の電流駆動能力を大きく変化させることができる。
　続いて、図１０Ａ及び図１０Ｂを参照して、本実施形態に係る積和演算装置２０における入力信号の具体例について説明する。図１０Ａ及び図１０Ｂは、本実施形態に係る積和演算装置２０における入力信号の一例を示す波形図である。
　本実施形態に係る積和演算装置２０では、入力信号は、可変抵抗部４００に含まれる３端子トランジスタのソース又はゲートのいずれに入力されてもよい。
　可変抵抗部４００に含まれる３端子トランジスタのソースに入力信号を入力する場合、図１０Ａに示すように、通常はソース電圧Ｖｓをグランド電位とした上で、演算時に、ソース電圧Ｖｓに入力信号を正の電圧パルスとして入力してもよい。例えば、入力信号は、入力データをパルス幅で表現してもよく、入力データを電源電位又はグランド電位からの差として表現してもよく、入力データを基準時間からの入力タイミングの差として表現してもよく、入力データをこれらの組み合わせとして表現してもよい。
　この時、可変抵抗部４００に含まれる３端子トランジスタのゲートへは、電圧値がゼロ（又はグランド電位）であり、入力信号とパルス幅及びタイミングが同じであるバイアス信号を印加してもよく、電圧値がゼロのバイアス信号を常に印加してもよい。また、非演算時には、可変抵抗部４００に含まれる３端子トランジスタのゲートへは、可変抵抗部４００が非通電となるようなバイアス信号（例えば、電源電位以上の電圧値の信号）を印加してもよい。
　可変抵抗部４００に含まれる３端子トランジスタのソースに入力信号を入力する場合、入力信号として電圧変化を用いることができるため、入力信号の波形を回路構造により適した波形とすることができるようになる。
　一方、可変抵抗部４００に含まれる３端子トランジスタのゲートに入力信号を入力する場合、図１０Ｂに示すように、演算時に、ゲート電圧Ｖｇに、入力データをパルス幅又は入力タイミングとして表した負の入力信号を入力してもよい。この時、可変抵抗部４００に含まれる３端子トランジスタのソースへは、演算時及び非演算時のいずれの時も電源電位を印加してもよい。または、可変抵抗部４００に含まれる３端子トランジスタのソースへは、非演算時はゼロ又はグランド電位を印加し、演算時に電源電位を印加してもよい。
　可変抵抗部４００に含まれる３端子トランジスタのゲートに入力信号を入力する場合、ソースがグランド電位に固定されるため、積和演算装置２０の回路構造をより単純にすることができ、かつ積和演算装置２０の製造コストを低減することができる。
　＜３．第３の実施形態＞
　次に、図１１及び図１２を参照して、本開示の第３の実施形態に係る積和演算装置について説明する。図１１及び図１２は、本開示の第３の実施形態に係る積和演算装置の回路構成の一例を模式的に示す回路図である。
　図１１及び図１２に示すように、本実施形態に係る積和演算装置３１、３２は、例えば、第１方向（例えば、行方向）に延伸する複数の入力線Ｌｉｎと、第１方向と直交する第２方向（例えば、列方向）に延伸する複数の出力線Ｌｏｕｔと、入力線Ｌｉｎ及び出力線Ｌｏｕｔの交点に設けられた３端子の可変抵抗部２００、４００と、出力線Ｌｏｕｔへの充放電を制御する充放電制御部５００と、を備える。なお、これらの構成は、第１の実施形態及び第２の実施形態にて説明した同符号の構成と実質的に同じであるため、ここでの詳細な説明は省略する。
　本実施形態に係る積和演算装置３１、３２は、ｎ型の３端子トランジスタを含む可変抵抗部２００、及びｐ型の３端子トランジスタを含む可変抵抗部４００の両方を含む。
　図１１に示す積和演算装置３１では、ｎ型の３端子トランジスタを含む可変抵抗部２００と、ｐ型の３端子トランジスタを含む可変抵抗部４００とがそれぞれ異なる領域に配置されている。一方、図１２に示す積和演算装置３２では、ｎ型の３端子トランジスタを含む可変抵抗部２００と、ｐ型の３端子トランジスタを含む可変抵抗部４００とが列ごとに交互に配置されている。
　このとき、充放電制御部５００は、可変抵抗部２００及び可変抵抗部４００の各々に含まれる３端子トランジスタの極性に応じて、上述した第１の実施形態の充放電制御部１００、及び第２の実施形態の充放電制御部３００の制御をそれぞれ実行する。
　具体的には、充放電制御部５００は、それぞれの出力線Ｌｏｕｔに接続された可変抵抗部２００、４００の３端子トランジスタの極性に応じて、それぞれの出力線Ｌｏｕｔにあらかじめ充電又は放電（プリチャージ又はプリディスチャージ）を行う。その後、入力線Ｌｉｎからそれぞれの可変抵抗部２００、４００に入力信号の入力が行われる。入力信号は、可変抵抗部２００、４００の３端子トランジスタのソース又はゲートのいずれに入力されてもよい。
　また、積和演算装置３１、３２では、ｎ型の３端子トランジスタを有する可変抵抗部２００と、ｐ型の３端子トランジスタを有する可変抵抗部４００とで入力される入力信号の波形が相補的となるようにしてもよい。このような場合、例えば、入力線Ｌｉｎは、相補的なデータが入力される入力線対を構成するように設けられてもよい。または、入力線Ｌｉｎの前段に、相補的な入力信号を生成するためのバッファ回路を設けてもよい。
　第３の実施形態に係る積和演算装置３１、３２では、放電（ディスチャージ）によって出力信号を表現するシナプス（可変抵抗部２００）と、充電（チャージ）によって出力信号を表現するシナプス（可変抵抗部４００）とを混在させることができる。これによれば、第３の実施形態に係る積和演算装置３１、３２は、興奮型シナプス及び抑制型シナプスの両方が存在する生体の神経回路網をより忠実に再現したニューラルネットワークを形成することが可能である。すなわち、第３の実施形態に係る積和演算装置３１、３２は、正の判断と、負の判断とを比較又は組み合わせて出力を決定するような、より複雑なニューラルネットワークを実装することが可能である。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　トランジスタを含み、抵抗値が可変である複数のシナプスと、
　第１方向に延伸し、前記複数のシナプスの各々に入力信号を伝搬する複数の入力線と、
　前記第１方向と直交する第２方向に延伸し、前記複数のシナプスの各々から前記前記入力信号の積和演算結果を出力する複数の出力線と、
　前記トランジスタの極性に基づいて、前記出力線の充放電状態を制御することで、前記積和演算結果の出力様態を制御する充放電制御部と、
を備える、積和演算装置。
（２）
　前記積和演算結果は、前記入力信号の値、及び前記入力信号が入力された前記シナプスの抵抗値に応じて出力される、前記（１）に記載の積和演算装置。
（３）
　前記充放電制御部は、前記トランジスタがｎ型かｐ型かのいずれであるのかに基づいて、前記積和演算結果を前記出力線の充電又は放電のいずれとして出力するかを制御する、前記（１）又は（２）に記載の積和演算装置。
（４）
　前記トランジスタがｎ型である場合、前記充放電制御部は、充電状態の前記出力線から放電させることで、前記出力線に前記積和演算結果を出力させる、前記（３）に記載の積和演算装置。
（５）
　前記トランジスタがｐ型である場合、前記充放電制御部は、放電状態の前記出力線を充電させることで、前記出力線に前記積和演算結果を出力させる、前記（３）に記載の積和演算装置。
（６）
　前記複数のシナプスは、ｎ型トランジスタを含むシナプス、及びｐ型トランジスタを含むシナプスを含む、前記（３）～（５）のいずれか一項に記載の積和演算装置。
（７）
　同じ前記出力線に電気的に接続する前記複数のシナプスは、同じ極性の前記トランジスタを含む、前記（６）に記載の積和演算装置。
（８）
　前記複数のシナプスは、２値以上の抵抗値を取る、前記（１）～（７）のいずれか一項に記載の積和演算装置。
（９）
　前記トランジスタは、チャネルの抵抗値が可変なトランジスタである、前記（１）～（８）のいずれか一項に記載の積和演算装置。
（１０）
　前記シナプスは、前記トランジスタのソース側に直列に接続された２端子の可変抵抗素子をさらに含む、前記（１）～（８）のいずれか一項に記載の積和演算装置。
（１１）
　前記入力線は、前記トランジスタのゲート、又はソース若しくはドレインのいずれかに電気的に接続される、前記（１）～（１０）のいずれか一項に記載の積和演算装置。
（１２）
　前記入力信号は、電圧又は電流の大きさ、パルス幅又は入力タイミングの少なくともいずれか１つ以上で表される、前記（１）～（１１）のいずれか一項に記載の積和演算装置。
（１３）
　前記複数のシナプスは、マトリクス状に配置される、前記（１）～（１２）のいずれか一項に記載の積和演算装置。
（１４）
　トランジスタを含み、抵抗値が可変である複数のシナプスの出力線を、前記トランジスタの極性に基づいて充電又は放電することと、
　前記複数のシナプスに入力された入力信号の積和演算結果に基づいて、前記充電された出力線から放電させる、又は前記放電された出力線を充電させることで、前記積和演算結果を出力させることと、
を含む、積和演算方法。
　１０、２０、３１、３２　　積和演算装置
　１００、３００　　充放電制御部
　２００、４００　　可変抵抗部
　２１０、４１０　　強誘電体トランジスタ
　２２１、４２１　　電界効果トランジスタ
　２２２、４２２　　可変抵抗素子
　５００　　　　　　充放電制御部

Claims (14)

  1. 　トランジスタを含み、抵抗値が可変である複数のシナプスと、
    　第１方向に延伸し、前記複数のシナプスの各々に入力信号を伝搬する複数の入力線と、
    　前記第１方向と直交する第２方向に延伸し、前記複数のシナプスの各々から前記前記入力信号の積和演算結果を出力する複数の出力線と、
    　前記トランジスタの極性に基づいて、前記出力線の充放電状態を制御することで、前記積和演算結果の出力様態を制御する充放電制御部と、
    を備える、積和演算装置。
  2. 　前記積和演算結果は、前記入力信号の値、及び前記入力信号が入力された前記シナプスの抵抗値に応じて出力される、請求項１に記載の積和演算装置。
  3. 　前記充放電制御部は、前記トランジスタがｎ型かｐ型かのいずれであるのかに基づいて、前記積和演算結果を前記出力線の充電又は放電のいずれとして出力するかを制御する、請求項１に記載の積和演算装置。
  4. 　前記トランジスタがｎ型である場合、前記充放電制御部は、充電状態の前記出力線から放電させることで、前記出力線に前記積和演算結果を出力させる、請求項３に記載の積和演算装置。
  5. 　前記トランジスタがｐ型である場合、前記充放電制御部は、放電状態の前記出力線を充電させることで、前記出力線に前記積和演算結果を出力させる、請求項３に記載の積和演算装置。
  6. 　前記複数のシナプスは、ｎ型トランジスタを含むシナプス、及びｐ型トランジスタを含むシナプスを含む、請求項３に記載の積和演算装置。
  7. 　同じ前記出力線に電気的に接続する前記複数のシナプスは、同じ極性の前記トランジスタを含む、請求項６に記載の積和演算装置。
  8. 　前記複数のシナプスは、２値以上の抵抗値を取る、請求項１に記載の積和演算装置。
  9. 　前記トランジスタは、チャネルの抵抗値が可変なトランジスタである、請求項１に記載の積和演算装置。
  10. 　前記シナプスは、前記トランジスタのソース側に直列に接続された２端子の可変抵抗素子をさらに含む、請求項１に記載の積和演算装置。
  11. 　前記入力線は、前記トランジスタのゲート、又はソース若しくはドレインのいずれかに電気的に接続される、請求項１に記載の積和演算装置。
  12. 　前記入力信号は、電圧又は電流の大きさ、パルス幅又は入力タイミングの少なくともいずれか１つ以上で表される、請求項１に記載の積和演算装置。
  13. 　前記複数のシナプスは、マトリクス状に配置される、請求項１に記載の積和演算装置。
  14. 　トランジスタを含み、抵抗値が可変である複数のシナプスの出力線を、前記トランジスタの極性に基づいて充電又は放電することと、
    　前記複数のシナプスに入力された入力信号の積和演算結果に基づいて、前記充電された出力線から放電させる、又は前記放電された出力線を充電させることで、前記積和演算結果を出力させることと、
    を含む、積和演算方法。
PCT/JP2019/009565 2018-03-30 2019-03-11 積和演算装置及び積和演算方法 WO2019188160A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/040,726 US20210011687A1 (en) 2018-03-30 2019-03-11 Product-sum calculation device and product-sum calculation method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018068875A JP2021121876A (ja) 2018-03-30 2018-03-30 積和演算装置及び積和演算方法
JP2018-068875 2018-03-30

Publications (1)

Publication Number Publication Date
WO2019188160A1 true WO2019188160A1 (ja) 2019-10-03

Family

ID=68061538

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/009565 WO2019188160A1 (ja) 2018-03-30 2019-03-11 積和演算装置及び積和演算方法

Country Status (3)

Country Link
US (1) US20210011687A1 (ja)
JP (1) JP2021121876A (ja)
WO (1) WO2019188160A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114093397A (zh) * 2021-11-22 2022-02-25 北京大学 一种抑制铁电晶体管FeFET写涨落的方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102507770B1 (ko) * 2020-08-26 2023-03-07 국민대학교산학협력단 시냅스 및 시냅스 어레이와, 이를 이용한 컴퓨팅 시스템 및 그 구동 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07153924A (ja) * 1993-11-30 1995-06-16 Sunao Shibata 半導体装置
JP2017194963A (ja) * 2016-04-14 2017-10-26 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5345422A (en) * 1990-07-31 1994-09-06 Texas Instruments Incorporated Power up detection circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07153924A (ja) * 1993-11-30 1995-06-16 Sunao Shibata 半導体装置
JP2017194963A (ja) * 2016-04-14 2017-10-26 株式会社半導体エネルギー研究所 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114093397A (zh) * 2021-11-22 2022-02-25 北京大学 一种抑制铁电晶体管FeFET写涨落的方法
CN114093397B (zh) * 2021-11-22 2024-05-24 北京大学 一种抑制铁电晶体管FeFET写涨落的方法

Also Published As

Publication number Publication date
JP2021121876A (ja) 2021-08-26
US20210011687A1 (en) 2021-01-14

Similar Documents

Publication Publication Date Title
US5028810A (en) Four quadrant synapse cell employing single column summing line
Han et al. Mimicry of excitatory and inhibitory artificial neuron with leaky integrate-and-fire function by a single MOSFET
US8694452B2 (en) Methods and systems for CMOS implementation of neuron synapse
US5264734A (en) Difference calculating neural network utilizing switched capacitors
Ramakrishnan et al. Floating gate synapses with spike-time-dependent plasticity
US4956564A (en) Adaptive synapse cell providing both excitatory and inhibitory connections in an associative network
KR102092233B1 (ko) 뉴런 회로
US11699482B2 (en) Analog in-memory computing based inference accelerator
Wu et al. A CMOS spiking neuron for dense memristor-synapse connectivity for brain-inspired computing
US11055612B2 (en) Voltage controlled highly linear resistive elements
WO1995015580A1 (fr) Dispositif a semi-conducteurs
US10007517B2 (en) Multiply-accumulate with voltage tracking modulation
WO2019188160A1 (ja) 積和演算装置及び積和演算方法
US20170243108A1 (en) Current Mirror Scheme for An Integrating Neuron Circuit
US11531872B2 (en) Neuron circuit using p-n-p-n diode without external bias voltages
KR102026332B1 (ko) 뉴런 모방 회로
Mostafa et al. Beyond spike-timing dependent plasticity in memristor crossbar arrays
Rose et al. A low-power memristive neuromorphic circuit utilizing a global/local training mechanism
KR102499691B1 (ko) 단일 게이트의 피드백 전계효과 전자소자를 이용하는 축적 및 발화 뉴런회로
EP3794514A1 (fr) Synapse artificielle commutee
US5155377A (en) Charge domain differential conductance synapse cell for neural networks
Suresh et al. Simulation of integrate-and-fire neuron circuits using HfO 2-based ferroelectric field effect transistors
JPH0620076A (ja) 相関学習アルゴリズムに関わる並列シナプス重み調整に適応する神経回路網
US5247206A (en) Neural network accommodating parallel synaptic weight adjustments in a single cycle
WO1993024958A1 (en) Semiconductor device

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19776558

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 19776558

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP