CN114093397B - 一种抑制铁电晶体管FeFET写涨落的方法 - Google Patents
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Abstract
本发明提出了一种抑制铁电晶体管FeFET涨落的写操作方法，属于神经网络加速器领域。该方法利用FeFET源端电压负反馈机制，与写操作通路的NMOS(N1)和读操作通路的NMOS(N2)连接；FeFET的栅端作为编程(或擦除)端口，漏端连接于电源电压VDD，源端与N1和N2的漏端相连；N1和N2的源端连接于GND；读操作时，N1关断N2导通，提取FeFET沟道电导；写操作时，N1的栅电压固定，N2关断，则FeFET和N1构成源跟随负反馈写操作通路，FeFET的VGS随着极化翻转而自适应动态改变，抑制FeFET写操作涨落。本发明降低硬件开销和能耗，有利于高精度低功耗神经网络加速器芯片实现。
Description
技术领域
本发明涉及神经网络加速器中突触权重单元的物理实现方式，具体涉及一种抑制铁电晶体管FeFET写涨落的方法。
背景技术
随着信息技术的蓬勃发展，人类社会已经步入“数据爆炸”的时代，每年指数式增长的数据量为数据的处理和计算带来了空前的压力。传统冯诺依曼计算架构由于其存算分离的架构特点，数据在存储单元和计算单元之间的传输将引起大量的功耗和能耗的浪费，在如今信息社会乃至智能社会伴随庞大数据量的背景下，这一问题将变得越来越严重。研究者们受人脑运算模式启发，提出了神经网络计算架构，以神经元-突触-神经元的连接方式为基础，构建存算一体、高度并行的分布式计算网络，在提高了对复杂数据的处理效率的同时可避免传统冯诺依曼计算架构中“内存墙”引起的功耗和能耗问题。以存储与计算一体化的处理方式并行运算的神经网络计算的核心是神经元之间的高密度的突触连接，多种状态的存储机制以及对数据的保存能力让以突触为基础的神经网络计算电路具有达到真正意义上人工智能的潜力。
在人工神经形态计算系统中，突触实现网络中神经元与神经元之间的具有记忆特性的连接关系，负责传递并调制神经元之间的信息交互。神经形态计算最终要实现网络整体的硬件化，才能完全摆脱“内存墙”瓶颈的限制。目前，神经形态计算的硬件实现上，已经有许多研究机构和企业研发出了多款神经形态芯片，然而，网络的基本单元——突触权重单元依然主要基于传统CMOS电路搭建，存在硬件开销较大、电路能耗较高等问题，不利于高密度、大规模集成。
将铁电材料叠加到MOSFET的栅氧化层上，即可得到铁电晶体管FeFET。此时，铁电材料的非易失的自发极化将在MOSFET的栅氧化层上感应出额外的电荷，导致器件沟道电导改变。铁电极化电荷在MOSFET栅氧化层上感应出的电荷亦可等效为一个额外的栅电压，反映到整个FeFET上则可以体现为器件阈值电压的变化。FeFET的极化强度的连续调节特性和非易失特性，可以直观模拟突触权重单元的功能，为其物理实现提供了可能。然而，由于FeFET的铁电层中铁电畴分布的非均一性和极化随机翻转特性，FeFET存在很高的写涨落问题，会导致其存储窗口消失，所构成的神经网络精度下降。最近，有工作提出利用一个FeFET和一个电阻构成的限流结构来抑制二值突触权重单元的涨落，但是牺牲了单元动态范围。有研究提出利用写验证操作(write-and-verify)的方式抑制FeFET的涨落，但是需要复杂的时序控制电路和高编程功耗。
发明内容
针对以上现有技术中存在的问题，本发明提出了一种抑制铁电晶体管FeFET写涨落的方法，在实现抑制二值和多值FeFET突触权重单元的写涨落的前提下，降低硬件开销，提升写操作速度，降低写操作功耗，有利于高精度的神经网络的硬件实现。
本发明的技术方案，一种抑制铁电晶体管FeFET写涨落的方法，其特征在于，铁电晶体管FeFET源端与写操作通路的NMOS(N1)和读操作通路的NMOS(N2)的漏端相连；其中，铁电晶体管FeFET实现突触权重的可塑性和记忆特性，铁电晶体管FeFET的栅端作为编程(或擦除)端口，施加编程/擦除电压(Vpro/Vera)，铁电晶体管FeFET漏端连接于电源电压VDD，写操作通路的NMOS(N1)和读操作通路的NMOS(N2)的源端连接于GND；读操作时，写操作通路的NMOS(N1)关断，读操作通路的NMOS(N2)完全导通，则FeFET和读操作通路的NMOS(N2)构成读操作通路，提取FeFET沟道电流ID-read反映其阈值电压(VTH)状态，即存储状态；写操作时，写操作通路的NMOS(N1)的栅端连接于固定电压以获得一定沟道电阻，读操作通路的NMOS(N2)处于关断状态，则FeFET和写操作通路的NMOS(N1)构成源跟随负反馈写操作通路，在给FeFET栅上施加一定宽度的编程/擦除脉冲作用时，FeFET的VGS随着极化翻转而自适应动态改变，对极化翻转起到负反馈调节作用，使得FeFET铁电层的最终编程极化量趋于收敛状态。
本发明抑制铁电晶体管FeFET写涨落的方法所使用的铁电晶体管FeFET具有以下特性：在施加栅电压脉冲时表现出明显的铁电极化翻转作用，即通过在栅上施加电压激励，可以调节FeFET器件的沟道电导，体现可塑特性；而在没有栅电压时表现出铁电极化强度的保持，体现其非易失特性。本发明铁电晶体管FeFET可以是采用钙钛矿型铁电(PZT,BFO，SBT)、铁电聚合物(P(VDF-TrFE))等传统铁电材料或HfO2掺Zr(HZO)、HfO2掺Al(HfAlO)、HfO2掺Si、HfO2掺Y等HfO2掺杂型铁电材料的，可以是基于MFMIS、MFIS、MFS等结构的，具有上述典型特性的任意一种FeFET器件。
本发明的一种抑制铁电晶体管FeFET写涨落方法的有益效果及相应原理：
本发明利用FeFET源端电压负反馈机制，以及电压和时间相关的铁电极化翻转动态特性，基于一个FeFET和一个N型MOSFET(NMOS)构成的源跟随结构负反馈写操作电路，降低二值或多值FeFET编程阈值电压(VTH)状态的涨落，降低FeFET突触权重单元的电导涨落，提升神经网络精度。
本发明利用FeFET在栅端编程(或擦除)电压作用下铁电极化逐渐翻转、在撤去激励后铁电极化强度保持的特性，实现二值和多值突触权重单元的可塑性和保持特性。相比于传统的电阻限流方式，保证了FeFET沟道电导的动态范围；相比于写验证(write-and-verify)方式，降低的硬件开销和能耗。
附图说明
图1是本发明抑制铁电晶体管FeFET写涨落方法的一个实施例的示意图；
图2是本发明抑制铁电晶体管FeFET写涨落方法的原理示意图；
图中：
1——源跟随结构的写操作通路；
2——FeFET存储状态的读操作通路；
3——传统开环直接写入方法中FeFET的VGS随时间的变化；
4——负反馈写入方法中，高/均值/低极化编程速度(Sp)的FeFET在正编程脉冲作用下的VGS随时间的变化；
5——负反馈写入方法中，高/均值/低极化编程速度(Sp)的FeFET在正编程脉冲作用下，铁电层中极化翻转量随时间的变化。
具体实施方式
下面结合附图，通过具体实施例，进一步阐述本发明。
本实施例采用Hf0.5Zr0.5O2铁电材料的铁电晶体管FeFET，此时，铁电材料的自发极化将在MOSFET的栅氧化层上感应出额外的电荷，导致器件沟道电导改变。铁电极化电荷在MOSFET栅氧化层上感应出的电荷亦可等效为一个额外的栅电压，反映到整个FeFET上则可以体现为器件沟道电导的变化。
如图1所示，本实施例一种抑制铁电晶体管FeFET写涨落的方法，包括铁电晶体管FeFET、写操作通路的NMOS(N1)、读操作通路的NMOS(N2)；其中，FeFET实现突触权重的可塑性和记忆特性，FeFET的栅端作为编程(或擦除)端口，施加编程/擦除电压(Vpro/Vera)，漏端连接于电源电压VDD，源端与N1和N2的漏端相连；N1和N2的源端连接于GND；写操作时，N1的栅端连接于固定电压(VG1＝Vbias)以获得一定沟道电阻，N2的栅端VG2＝0V电压，处于关断状态，则FeFET和N1构成源跟随负反馈写操作通路；读操作时，VG1＝0V，N1关断，VG2＝VDD，N2完全导通，则FeFET和N2构成读操作通路，FeFET沟道读取电流ID-read反映其阈值电压(VTH)状态，即存储状态。
如图2所示，本实施例一种抑制铁电晶体管FeFET写涨落的方法的原理示意；在写过程中，由于FeFET中多畴铁电层的矫顽场(Ec)分布涨落和剩余极化(Pr)涨落，单位时间铁电极化翻转量，即极化编程速度(Sp)存在多次编程循环间的涨落和不同器件间的涨落；当一定宽度的正编程脉冲作用在FeFET栅端时，对于常规的开环直接写入编程方式，FeFET源端固定在GND，写过程中的VGS为恒定值，由于Sp的涨落，FeFET的编程状态存在较大涨落。对于本发明的负反馈源跟随写电路，FeFET源端电压会随着编程时极化翻转过程而动态变化，从而自适应动态调节VGS，起到负反馈的作用；具体的，在正电压编程过程中，对于Sp高的FeFET，其VTH下降快，编程过程中沟道电导上升快，VGS下降更快，从而抑制过量的极化翻转；对于Sp低的FeFET，VGS下降更慢以获得更长的编程作用时间；综上，在所发明的动态负反馈操作下，FeFET的中铁电层的最终编程极化量趋向于收敛状态，从而抑制FeFET的编程VTH的涨落。对于负电压擦除过程，原理同上。此外，可通过设置多个编程电压脉冲的幅度，来获得多值FeFET突触权重单元。
以本实施例说明本发明的有益效果：
1、本发明的一种抑制铁电晶体管FeFET写涨落的方法利用FeFET在栅端编程(或擦除)电压作用下铁电极化逐渐翻转、在撤去激励后铁电极化强度保持的特性，实现突触权重单元的可塑性和保持特性；利用铁电极化翻转和电压的关系，实现多值突触权重单元。相比于传统CMOS的实现方法，降低硬件代价。
2、本发明的一种抑制铁电晶体管FeFET写涨落的方法利用源端电压负反馈的源跟随写操作机制，以及电压和时间相关的铁电极化翻转动态特性，基于一个FeFET和一个NMOS构成的源跟随结构写操作电路，降低二值或多值FeFET编程阈值电压(VTH)状态的涨落，降低FeFET突触权重单元的电导涨落。相比于传统的电阻限流方式，保证了FeFET沟道电导的动态范围；相比于写验证(write-and-verify)方式，降低的硬件开销和能耗。
最后需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。
Claims (3)
1.一种抑制铁电晶体管FeFET涨落的写操作方法，其特征在于，铁电晶体管FeFET源端与写操作通路的NMOS和读操作通路的NMOS的漏端相连；其中，铁电晶体管FeFET实现突触权重的可塑性和记忆特性，铁电晶体管FeFET的栅端作为编程或擦除端口，施加编程/擦除电压Vpro/Vera，铁电晶体管FeFET漏端连接于电源电压VDD，写操作通路的NMOS和读操作通路的NMOS的源端连接于GND；读操作时，写操作通路的NMOS关断，读操作通路的NMOS完全导通，则FeFET和读操作通路的NMOS构成读操作通路，提取FeFET沟道电流ID-read反映其阈值电压VTH状态，即存储状态；写操作时，写操作通路的NMOS的栅端连接于固定电压以获得一定沟道电阻，读操作通路的NMOS处于关断状态，则FeFET和写操作通路的NMOS构成源跟随负反馈写操作通路，在给铁电晶体管FeFET栅上施加一定宽度的编程/擦除脉冲作用时，铁电晶体管FeFET的VGS随着极化翻转而自适应动态改变，对极化翻转起到负反馈调节作用，使得FeFET铁电层的最终编程极化量趋于收敛状态，多个铁电晶体管FeFET构成FeFET突触阵列，所述写操作通路的NMOS被FeFET突触阵列中多个单元复用，所述读操作通路的NMOS仅用于提取FeFET的沟道电导状态和阈值电压状态，被FeFET突触阵列中多个单元复用或省略。
2.如权利要求1所述的抑制铁电晶体管FeFET涨落的写操作方法，其特征在于，所述铁电晶体管FeFET器件基于MFMIS、MFIS或MFS结构。
3.如权利要求1所述的抑制铁电晶体管FeFET涨落的写操作方法，其特征在于，所述铁电晶体管FeFET器件采用钙钛矿型铁电、铁电聚合物或HfO2掺Zr、HfO2掺Al、HfO2掺Si、HfO2掺Y。
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