CN109829540B

CN109829540B - 神经网络运算系统

Info

Publication number: CN109829540B
Application number: CN201910083228.4A
Authority: CN
Inventors: 吕杭炳; 许晓欣; 罗庆; 刘明
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2019-01-28
Filing date: 2019-01-28
Publication date: 2021-05-28
Anticipated expiration: 2039-01-28
Also published as: CN109829540A

Abstract

本公开提供一种神经网络运算系统，包括：运算阵列，包括运算单元，各运算单元包括：源极端、漏极端和栅极，栅极下方的阈值电压调整层，以及源极和漏极区域之间延伸的沟道区，所述阈值电压调整层位于沟道区上方；运算阵列的每列运算单元的栅极接在一起，各列用于依据所述阈值电压调整层调整的阈值电压以调整权值；所述阈值电压调整层为铁电层。本公开的神经网络运算系统机构在神经网络运算后进行读取时的电流值为一恒定值，并行数不受限制，有利于构建超大规模神经网络。

Description

神经网络运算系统

技术领域

本公开涉及神经网络运算领域，进一步涉及一种融合存储和运算功能的神经网络运算系统。

背景技术

传统DRAM(动态随机存取存储器)采用1T1C(1Transistor-1Capacitor，1晶体管-1电容器)的存储单元结构，当连接至晶体管栅极的字线选通时，晶体管选通，可以从位线上读取存储在电容器上的位信息；传统NAND则采用浮置栅极(floating gate)或者电荷俘获结构；它们一种是实现动态随机存储，一种是实现非易失性存储，所以说这两类存储器的制备工艺差别巨大，无法在一款片上芯片(SOC)里同时集成，因此无法融合两种存储器的优点，使得SOC芯片的存储容量和计算性能受到限制。

神经网络中，传统的突触器件两端忆阻器或三端晶体管模拟实现，突触器件一般采用并行NOR结构相互连接，在经过权值训练后，采用电流汇聚的方式来完成运算。该类结构存在操作电流大，功耗训练功耗大等问题，使并行数受限。

发明内容

(一)要解决的技术问题

有鉴于此，本公开的目的在于提供一种融合性存储和运算两种功能的神经网络运算系统。

(二)技术方案

为实现上述目的，本公开提供一种神经网络运算系统，其中，包括：

运算阵列，包括运算单元，各运算单元包括：源极端、漏极端和栅极，栅极下方的阈值电压调整层，以及源极和漏极区域之间延伸的沟道区，所述阈值电压调整层位于沟道区上方；

运算阵列的每列运算单元的栅极接在一起，各列用于依据所述阈值电压调整层调整的阈值电压以调整权值；

所述阈值电压调整层为铁电层。

在进一步的实施方案中，所述运算阵列的每列的栅极用于输入待运算值，所述运算阵列的每行的运算单元的串接在一起，用于输出每行的运算单元各自运算后的输出值。

在进一步的实施方案中，每行的运算单元还串接有求和电路，用于对各单元运算结果进行加和形成输出电压值。

在进一步的实施方案中，每行的求和电路后端还包括模数转换电路，用于将各行的输出电压值转换为对应数字信号的输出值。

在进一步的实施方案中，所述铁电层材料为掺杂的HfO_x，ZrO_x，PZT，BFO或BST。

在进一步的实施方案中，所述运算阵列中的各运算单元采用3D堆叠方式构成。

在进一步的实施方案中，所述运算阵列的每行的运算单元的串接在一起，其中，在运算阵列的设定行和设定列分别输入电压，以共同确定位于设定行和设定列运算单元的阈值电压。

在进一步的实施方案中，所述施加于各运算单元栅极的电压绝对值配置为大于铁电层发生极化翻转的翻转电压。

在进一步的实施方案中，还包括：控制电路，与所述运算阵列电性连接，用于控制运算阵列中的权值写入，神经网络运算，和/或神经网络运算结果输出。

在进一步的实施方案中，还包括：读取电路，用于读取所述神经网络运算结果。

(三)有益效果

本公开的神经网络运算系统机构在神经网络运算后进行读取时的电流值为一恒定值，并行数不受限制，有利于构建超大规模神经网络；

本公开的神经网路运算系统可以同时实现运算和存储功能，提交了整体运算的效率。

附图说明

图1是本公开实施例的一种融合型存储器中存储器单元的截面示意图。

图2是本公开实施例的另一种融合型存储器中存储器单元的截面示意图。

图3是本公开实施例的再一种融合型存储器中存储器单元的截面示意图。

图4是本公开实施的融合型存储器的原理示意图。

图5是本公开实施例的用于融合型存储器的写入方法的示意图。

图6是本公开实施例的用于融合型存储器的擦除方法的示意图。

图7A、7B和7C分别为本公开实施例的融合型存储器电荷俘获模式下的电压扫描曲线图、写入擦除示意图和读取示意图。

图8A、8B和8C分别为本公开实施例的融合型存储器铁电翻转模式下的单周期操作、多周期操作，以及写入擦除示意图。

图9A-9C分别为本公开实施例三种存储器的存储单元的截面示意图。

图10为一种神经网络运算装置的原理示意图。

图11为神经元构成示意图。

图12为本公开实施例的神经网络运算系统的原理示意图。

图13为图12中的神经网络运算系统中的一存储单元的示意图。

图14为本公开实施例的神经网络运算系统的方框图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开作进一步的详细说明。在下文中，将提供一些实施例以详细说明本公开的实施方案。本公开的优点以及功效将通过本公开下述内容而更为显著。在此说明所附附图简化过且做为例示用。附图中所示的组件数量、形状及尺寸可依据实际情况而进行修改，且组件的配置可能更为复杂。本公开中也可进行其他方面的实践或应用，且不偏离本公开所定义的精神及范畴的条件下，可进行各种变化以及调整。

本公开中的“之上”、“上方”、“之下”等用语，除非特别说明，是指存储器中的一半导体层结构位于另一半导体层结构的直接接触的上部，或者直接接触的下部，也就是说采用“之上”或“之下”进行描述时两个半导体层为直接接触，例如，“铁电层，位于沟道区之上”表示铁电层位于沟道区直接接触的上部；本公开中所指的“块体”，是指可以参与形成一个或多个存储单元的衬底或者阱材料。

根据本公开实施例的一方面，提供一种融合型存储器，包括多个存储单元，各存储单元中包含有铁电层，使存储单元能够在电荷俘模式以及极化翻转模态下工作，因此，该存储器兼具DRAM和NAND的功能，融合了两者的优点。

图1是本公开实施例的一种融合型存储器中存储器单元的截面示意图。图1中提供一种融合型存储器，包括多个存储器单元10，其中，存储器单元10包括：块体衬底；块体衬底上方的源极和漏极以及在源极和漏极区域之间延伸的沟道区；铁电层，位于沟道区之上；以及栅极，位于铁电层之上。

该实施例中的存储器单元包括沟道区和之上的铁电层，两者直接接触，通过调整施加于栅极的电压大小，可以使铁电层能够在电荷俘模式以及极化翻转模态下工作。

其中，图1中的铁电层在栅极和沟道之间用铁电层作为栅介质。该存储器可以工作在两种模式：一方面利用铁电材料中大量的晶格缺陷做电荷存储，使其可以工作在电荷俘获模式，通过俘获和释放电荷来存储数据；另一方面也可以工作在铁电翻转模式，通过极化翻转来存储数据。

在一些实施例中，该铁电层的材料可以是掺杂的HfO_x，ZrO_x，PZT，BFO或者BST，比较优选的为HfO_x；掺杂种类可以是Si，Zr，Hf，Al，Y，Gd，La，Sr，Ti，和/或N等，优选的掺杂为Zr；掺杂含量介于10％～75％。

在一些实施例中，该铁电层的厚度3nm～10nm；沟道的长度为5nm～200nm，沟道的宽度为5nm～500nm。

一些实施例中，上述的块体、源极、漏极和栅极可以按照现有的存储单元设置方式予以配置，相应的制备工艺也可以参照现有的工艺流程和参与予以执行。

在一些实施例中，融合型存储器中还包括控制电路，以及包括连接至各存储单元的栅极控制子电路，用于单独施加特定的第一电压至栅极，使栅极下方的铁电层俘获电子，在充电或者放电过程中改变阈值电压。该控制电路也可以集成于存储器的读写电路中，在读写过程中控制相应的电压脉冲值。读写电路根据CPU的读写指令，把内容以第一电压写入被访问的存储单元；或者从被访问的存储单元读出信息。该第一电压的绝对值应当小于铁电层中的铁电材料发生极化翻转所需的翻转电压值，随着第一电压的上升，铁电层俘获的电子越多，存储单元的阈值电压会逐步上升。

在一些实施例中，该控制电路还用于单独施加特定的第二电压至栅极，使栅极电荷实现极化翻转，相应的改变了阈值电压，该阈值电压随着第二电压的增大，逐渐下降。读写电路根据CPU的读写指令，把内容以第二电压写入被访问的存储单元；或者从被访问的存储单元读出信息。该第二电压的绝对值应当大于铁电层中的铁电材料发生极化翻转所需的翻转电压值。

一些实施例中，根据存储器产品的要求，源极区和漏极区可以保持浮置状态，或者根据存储器的工作状态(写入、擦除或者读取)调整为对应的状态(正电压、负电压或者接地)。具体的调整方式可以参照下述的用于融合型存储器的写入方法实施例。

在一些实施例中，在一特定的程序中，上述控制电路能够控制施加于栅极的电压处于第一电压或者第二电压，也就是可以在一项进程同时出现两种电压模式，这样能够发挥DRAM和传统flash的两者的各自优势。

一些实施例中，本公开实施例的融合型存储器可以使用现有技术已知的字线、位线和源极线架构来设置存储单元阵列。字线耦合到相应的存储单元的栅极，位线耦合到相应的存储单元漏极，并且源极线耦合到相应的Fe存储单元源极。

一些实施例中，本公开实施例的融合型存储器还包括读出电路，用于读出各存储单元储存的信息，可以分别读出在极化翻转或者铁电层俘获电子模态下，通过施加较小的读出电压(例如0.6V)，以读出存储单元中的信息。

图2是本公开实施例的另一种融合型存储器中存储器单元的截面示意图。图2中提供一种融合型存储器，包括多个存储器单元20，其中，存储器单元20包括：块体衬底；块体衬底上方的源极和漏极以及在源极和漏极区域之间延伸的沟道区；第一界面层，位于沟道之上；铁电层，位于第一界面层之上；栅极，位于铁电层之上。

该实施例中的存储器单元结构与图1中的基本类似，不同之处仅在于在铁电层和沟道区之间设置有第一界面层。该第一界面层可以用于控制铁电材料的生长，如晶格取向控制或者缺陷分布。

在一些实施例中，该第一界面层的材料可以是SiO₂，SiN，SiON，AlO_x，TiO₂或者HfO_x，作为优选的，第一界面层材料可以是SiO₂；该第一界面层的厚度可以为0.3nm～3nm；第一界面层的材料根据需生长的铁电层材料而进行调整，例如当铁电层材料为HfO_x时，对应的第一界面层材料可以是SiON；例如当铁电层材料为SBT时，对应的第一界面层材料可以是HfO_x或AlO_x。

图3是本公开实施例的又一种融合型存储器中存储器单元的截面示意图。图3中提供一种融合型存储器，包括多个存储器单元30，其中，存储器单元30包括：块体衬底；块体衬底上方的源极和漏极以及在源极和漏极区域之间延伸的沟道区；第一界面层，位于沟道之上；铁电层，位于第一界面层之上；第二界面层，位于铁电层之上；栅极，位于第二界面层之上。

该实施例中的存储器单元结构与图1中的基本类似，不同之处仅在于在铁电层和沟道区之间设置有第一界面层，铁电层和栅极之间设置有第二界面层。该第一界面层可以用于控制铁电材料的生长，如晶格取向控制或者缺陷分布。该第二界面层用于隔绝金属栅与存储层之间的相互扩散和界面损伤。

在一些实施例中，该第一界面层的材料可以是SiO₂，SiN，SiON，AlO_x，TiO₂，HfO_x或者其组合，作为优选的，第一界面层材料可以是SiO₂；该第一界面层的厚度可以为0.3nm～3nm；第一界面层的材料根据需生长的铁电层材料而进行调整，例如当铁电层材料为HfO_x时，对应的第一界面层材料可以是SiON；例如当铁电层材料为SBT或PZT时，对应的第一界面层材料可以是HfO_x或AlO_x。

在一些实施例中，该第二界面层材料可以是SiO₂，SiN，SiON，AlO_x，TiO₂或者HfO_x。作为优选的，第二界面层材料可以是AlO_x；该第二界面层的厚度可以为1nm～10nm；第二界面层的材料根据铁电层以及栅极材料而进行调整，例如当铁电层材料为HfO_x时，对应的第二界面层材料可以是SiO₂/SiN/SiO₂叠层；例如当铁电层材料为SBT或PZT时，对应的第一界面层材料可以是HfO_x或AlO_x。

上述实施例的融合型存储器中存储单元的工作原理可以参照图4所示。图4是本公开实施的融合型存储器的原理示意图，如图4所示，在电荷捕获模式下，当栅极电压V_G逐渐增加，阈值电压V_T也逐渐增加，在A点时，扫描电压为-5V，相应的阈值电压V_T约为-1.5V；当扫描电压逐渐上升并转变为正值时，如B点，扫描电压为1V，此时阈值电压V_T约为-1.1V，与A点时相比，阈值增大，类似的如C和D点，均处于电荷捕捉模式；当电压上升至4V，该电压超过铁电层内产生铁电翻转电压，此时发生铁电翻转，阈值电压下降，当再增加扫描电压时，阈值电压V_T逐步下降，此时进入铁电翻转模式。

根据本公开实施例的另一方面，还提供一种用于融合型存储器的写入方法，该融合性存储器包括多个存储单元，各存储单元块体衬底；衬底上方的源极、漏极和源极漏极之间延伸的沟道区，以及沟道区上堆叠的铁电层和栅极。应当注意的是，这里的沟道区与铁电层之间可以不包含其他半导体层，也可以包含上述的第一界面层，且铁电层与沟道之间可以包括第二界面层或者两者直接接触，所以这里的存储单元可以是图1-3任一实施例所述描述的结构。本实施例的融合型存储的写入方法包括：

在至少一个的存储单元的栅极和块体之间施加第一电压，第一电压小于铁电层发生极化翻转的翻转电压；以及将源极和栅极分别设置为接地或者为浮置状态。

图5是本公开实施例的用于融合型存储器的写入方法的示意图。图5中51所示，分别在存储单元的源极和漏极端保持零电位(如接地)或者为浮置状态，块体保持零电位(如接地)，此外，在栅极端施加第一电压，该第一电压小于铁电翻身极化翻转的翻转电压。该操作状态可参考图4中的电荷俘获模式，其在低电压区(小于翻转电压)完成，通过施加第一电压，引起电子充放电，从而引起阈值电压的变化，该变化过程较快，可达到20ns级编程速度，比传统的DRAM相比，速度更快，且电压也较低。

同时参考图7A-7C，如图7A所示，当电场被施加到存储单元(也就是含铁电层的晶体管)，铁电层中的结晶体中的中心原子顺着电场停留于低能态位置，在移去电场后，中心原子在低能态保持；当施加第一电压时，铁电畴无翻转(第一电压位于非翻转的电压区间)。如图7B所示，可以控制正向的第一电压为3V，脉冲时间20nm，该过程中产生阈值变化，即实现数据的写入；通过与现有的DRAM比较，如图7B和图7C可知，其经过10¹²以上的循环，阈值电压仍然小于传统的DRAM，且在85℃有1000秒以上的保持时间，速度与DRAM相当，保持特性大幅优于现有技术的DRAM。

在一些实施例中，融合型存储器的写入方法还可以包括如图5中示意的写入方式52，在至少一个的存储单元的栅极和块体之间施加第二电压，所述第二电压大于铁电层发生极化翻转的翻转电压；且源极为接地状态，栅极为正电压状态。该操作状态可参考图4中的铁电翻转模式，其在高电压区(大于翻转电压)完成，通过施加第二电压，引起铁电畴翻转，该过程的编程电压仍然小于传统的FLASH，且速度也较快，可达到20ns级编程速度。

在一些实施例中，对于第二电压的施加，参考图8A-8C所示，电场被施加到存储单元(也就是含铁电层的晶体管)，当施加第二电压时，铁电畴翻转(第二电压大于翻转电压)。如图8B所示，可以控制正向的第二电压为6V，脉冲时间20nm，该过程中产生阈值变化，即实现数据的写入，同时产生铁电畴翻转；通过与现有的FLASH比较，如图8B和图8C可知，其经过多次的循环，阈值电压仍然小于传统的FLASH，且保持时间，速度与FLASH相当，编程电压远小于传统FLASH。

在一些实施例中，该实施例的写入方法还包括对写入存储单元的数据进行读取，例如图7C所示，可以施加较小的读取电压(例如-0.7V)，实现数据读取，此时阈值电压不发生变化。

图6是本公开实施例的用于融合型存储器的擦除方法的示意图。图6中61所示，分别在存储单元的源极和漏极端保持零电位(如接地)或者为浮置状态，块体保持零电位(如接地)，此外，在栅极端施加负值的第三电压，该第三电压的绝对值小于铁电翻身极化翻转的翻转电压。该操作状态可参考图4中的电荷俘获模式，其在低电压区(小于翻转电压)完成，通过施加第三电压，引起电子充放电，从而引起阈值电压的变化，该变化过程较快，可达到20ns级擦除速度，比传统的DRAM相比，速度更快，且电压也较低。

同时参考图7A-7C，如图7A所示，当电场被施加到存储单元(也就是含铁电层的晶体管)，铁电层中的结晶体中的中心原子顺着电场停留于低能态位置，在移去电场后，中心原子在低能态保持；当施加第三电压时，铁电畴无翻转(第三电压位于非翻转的电压区间)。如图7B所示，可以控制正向的第三电压为-4V，脉冲时间20nm，该过程中产生阈值变化，即实现数据的擦除；通过与现有的DRAM比较，如图7B和图7C可知，其经过10¹²以上的循环，阈值电压仍然小于传统的DRAM，且85度1000秒以上的保持时间，速度与DRAM相当，保持特性大幅优于传统DRAM。

在一些实施例中，融合型存储器的擦除方法还可以包括如图6中62示意的擦除方式，在至少一个的存储单元的栅极和块体之间施加第四电压，所述第四电压绝对值大于铁电层发生极化翻转的翻转电压；且块体为零电压(如接地状态)，栅极为负电压状态，漏极为接地或者浮置状态，源极为正电压状态。该操作状态可参考图4中的铁电翻转模式，其在高电压区(大于翻转电压)完成，通过施加第四电压，引起铁电池畴翻转，该过程的擦除电压仍然小于传统的FLASH，且速度也较快，可达到20ns级擦除速度。

在一些实施例中，对于第四电压的施加，参考图8A-8C所示，电场被施加到存储单元(也就是含铁电层的晶体管)，当施加第四电压时，铁电畴翻转(第四电压绝对值大于翻转电压)。如图8B所示，可以控制反向的第四电压为-6V，脉冲时间20nm，该过程中产生阈值变化，即实现数据的擦除，同时产生铁电畴翻转；通过与现有的FLASH比较，如图8B和图8C可知，其经过多次的循环，阈值电压仍然小于传统的FLASH，且保持时间，速度与FLASH相当，擦除电压远小于传统FLASH。

根据本公开实施例的再一方面，提供一种存储器，该存储器包括多个存储单元，各存储单元中包含有深能级缺陷介质层，使存储单元能够在电荷俘模式下工作，因此，该存储器具有DRAM的功能，同时操作电压远小于传统DRAM，且存储和擦除速度快。

图9A是本公开实施例的一种融合型存储器中存储器单元的截面示意图。图9A中提供一种融合型存储器，包括多个存储器单元91，其中，存储器单元10包括：块体衬底；块体衬底上方的源极和漏极以及在源极和漏极区域之间延伸的沟道区；深能级缺陷介质层，位于沟道区之上；以及栅极，位于深能级缺陷介质层之上。

该实施例中的存储器单元包括沟道区和之上的深能级缺陷介质层，两者直接接触，通过调整施加于栅极的电压大小，可以使深能级缺陷介质层能够在电荷俘模式以及极化翻转模态下工作。

其中，图9A中的深能级缺陷介质层在栅极和沟道之间用深能级缺陷介质层作为栅介质。该存储器可以利用深能级缺陷材料中大量的晶格缺陷做电荷存储，使其可以工作在电荷俘获模式，通过俘获和释放电荷来存储数据。

本公开实施例中所指的深能级缺陷介质层是指电荷陷阱能级1eV以上的介质层材料，如SiN，铁电材料等。

在一些实施例中，融合型存储器中还包括控制电路，以及包括连接至各存储单元的栅极控制子电路，用于单独施加特定的第一电压至栅极，使栅极下方的深能级缺陷介质层俘获电子，在充电或者放电过程中改变阈值电压。该控制电路也可以集成于存储器的读写电路中，在读写过程中控制相应的电压脉冲值。读写电路根据CPU的读写指令，把内容以第一电压写入被访问的存储单元；或者从被访问的存储单元读出信息。该第一电压的绝对值应当小于深能级缺陷介质层中的深能级缺陷材料发生极化翻转所需的翻转电压值，随着第一电压的上升，深能级缺陷介质层俘获的电子越多，存储单元的阈值电压会逐步上升。

一些实施例中，根据存储器产品的要求，源极区和漏极区可以保持浮置状态，或者根据存储器的工作状态(写入、擦除或者读取)调整为对应的状态(正电压、负电压或者接地)。具体的调整方式可以参照上述的用于融合型存储器的写入方法中的实施例。

一些实施例中，本公开实施例的融合型存储器可以使用现有技术已知的字线、位线和源极线架构来设置存储单元阵列。字线耦合到相应的存储单元的栅极，位线耦合到相应的存储单元漏极，并且源极线耦合到相应的铁电存储单元源极。

一些实施例中，本公开实施例的融合型存储器还包括读出电路，用于读出各存储单元储存的信息，可以分别读出在深能级缺陷极化翻转或者深能级缺陷介质层俘获电子模态下，通过施加较小的读出电压(例如-0.7V，0V或0.7V)，以读出存储单元中的信息。

图9B是本公开实施例的另一种融合型存储器中存储器单元的截面示意图。图9B中提供一种融合型存储器，包括多个存储器单元92，其中，存储器单元92包括：块体衬底；块体衬底上方的源极和漏极以及在源极和漏极区域之间延伸的沟道区；第一界面层，位于沟道之上；深能级缺陷介质层，位于第一界面层之上；栅极，位于深能级缺陷介质层之上。

该实施例中的存储器单元结构与图9A中的基本类似，不同之处仅在于在深能级缺陷介质层和沟道区之间设置有第一界面层。该第一界面层可以用于控制深能级缺陷材料的生长，如晶格取向控制或者缺陷分布。

图9C是本公开实施例的又一种融合型存储器中存储器单元的截面示意图。图9C中提供一种融合型存储器，包括多个存储器单元93，其中，存储器单元30包括：块体衬底；块体衬底上方的源极和漏极以及在源极和漏极区域之间延伸的沟道区；第一界面层，位于沟道之上；深能级缺陷介质层，位于第一界面层之上；第二界面层，位于深能级缺陷介质层之上；栅极，位于第二界面层之上。

该实施例中的存储器单元结构与图9A中的基本类似，不同之处仅在于在深能级缺陷介质层和沟道区之间设置有第一界面层，深能级缺陷介质层和栅极之间设置有第二界面层。该第一界面层可以用于控制深能级缺陷材料的生长，如晶格取向控制或者缺陷分布。该第二界面层用于隔绝金属栅与存储层之间的相互扩散和界面损伤。

上述实施例的融合型存储器中存储单元的工作原理可以参照图4所示的电荷捕捉模式部分。图4是本公开实施的融合型存储器的原理示意图，如图4所示，在电荷捕获模式下，当栅极电压V_G逐渐增加，阈值电压V_T也逐渐增加，在A点时，扫描电压为-5V，相应的阈值电压V_T约为-1.5V；当扫描电压逐渐上升并转变为正值时，如B点，扫描电压为1V，此时阈值电压V_T约为-1.1V，与A点时相比，阈值增大，类似的如C和D点，均处于电荷捕捉模式。

根据本公开又一实施例的内容，提供一种神经网络运算系统，其中，包括：

运算阵列，包括运算单元，各运算单元包括：源极端、漏极端和栅极，以及栅极下方的阈值电压调整层；

运算阵列的每列运算单元的栅极接在一起，各列用于依据阈值电压调整层调整的阈值电压以确定权值；

阈值电压调整层为铁电层。

首先，如图10所示，一种神经网络运算装置中，神经网络中，传统的突触器件两端忆阻器或三端晶体管模拟实现，突触器件一般采用并行NOR结构相互连接，在经过权值训练后，采用电流汇聚的方式来完成运算。结合图10和图11所示，输出端Y的电流值为输入端X的电压值Y=X×G乘以相应交叉端点突触的权值(电导)的求和值

如图10中所示，每个端点所产生的电流以10uA计，输入X最大的并行数约为数百量级(汇总处Y端电流最大值约几mA)，每个端点所产生的电流以1uA计，输入X最大的并行数约为数千量级，这种连接方式的问题是训练功耗大，并行数受限。该类结构存在操作电流大，功耗训练功耗大等问题，使并行数受限。

基于上述陈述，如图12所示，本公开实施例提出的神经网络运算系统，包括运算阵列，其中阵列汇总的运算单元包括阈值电压调整层，该调整层材料为铁电层。

如图13所示，运算阵列包括运算单元，各运算单元包括：源极端、漏极端和栅极，以及栅极下方的阈值电压调整层，以及源极和漏极区域之间延伸的沟道区，所述阈值电压调整层位于沟道区上方；运算阵列的每列运算单元的栅极接在一起，各列用于依据阈值电压调整层调整的阈值电压以调整权值；阈值电压调整层为铁电层。图13所示的为三端阈值调控突触器件，通过调制层调控阈值电压，使源漏电阻获得调控，从而用于神经网络中的突触。

图12中，各行的运算单元与运算单元(突触与突触)之间以串联的方式相互连。其中，X为一输入端，权值的训练通过在X端上施加电压实现，训练时的电流主要为Gate端的漏电流(pA量级)，功耗小；可选的，对于设定的第n行m列的运算单元的阈值电压的确定，可以通过同时在输入端X的第m列和阵列的第n行上同时施加电压，即以联合调整该运算单元的阈值电压，实现特定行列的权值输入。训练完毕后，通过在每条行线上施加一固定电流i，读取电压值V_n，V_n的大小与每行串联的突触电阻值和成正比。该结构读取时的电流值为一恒定值，并行数不受限制，有利于构建超大规模神经网络。

上述公式中，V_n表示第n行的总输出电压，i取值为1至m，R_m表示第n行第m列的电流，β为晶体管的跨导；Xm为第m列的栅极端的输入(对应于神经网络的输入值)，Vth_m为第m列第n行运算单元的阈值电压。

在一些实施例中，上述运算阵列的每列的栅极用于输入待运算值，所述运算阵列的每行的运算单元的串接在一起，用于输出每行的运算单元各自运算后的输出值。

在一些实施例中，每行的运算单元还串接有求和电路，用于对各单元运算结果进行加和形成输出电压值。也就是对上述公式中各漏极端的输出i×R_m进行加和，求出Vn。

在一些实施例中，每行的求和电路后端还包括模数转换电路，用于将各行的输出电压值转换为对应数字信号的输出值。

在一些实施例中，所述铁电层材料为掺杂的HfOx，ZrOx，PZT，BFO或BST。

在一些实施例中，所述运算阵列中的各运算单元采用3D堆叠方式构成。

在一些实施例中，所述施加于各运算单元栅极的电压绝对值配置为大于铁电层发生极化翻转的翻转电压。

图14为本公开实施例的神经网络运算系统的方框图。如图14所示，典型的神经网络运算系统1400可以包括运算阵列1401，还可以包括控制电路1402以及读取电路1403，其中控制电路1402可以控制运算阵列进行阵列中运算单元权值的输入以及权值的训练调整(可以通过控制运算单元所在列的栅极电压和/或运算单元所在行的电压)，控制进行神经网络运算(通过在X端输入神经网络中输入值对应的电压)，以及控制读取神经网络运算结果(在源极端输入一读取电流，在串行的各行最后输出总电流/电压，再通过求和电路和模数转换电路确定相应的数值并输出至读取电路1403)。

尽管本公开可以描述许多细节，但是这些不应该被解释为对所请求保护的发明或可以请求保护的发明的范围有所限制，而是作为特定实施例的特殊特征的描述。在单独实施例的上下文的本公开档中所描述的某些特征，也可以在单个实施例中组合实现。相反地，在单个实施例的上下文中所描述的各种特征，也可以在多个实施例中单独地或以任何合适的子组合来实现。再者，虽然上文可以将特征描述为在某些组合中作用并且甚至最初的权利要求范围所述，但是在一些情况下可以从所要求的组合中删除一个或多个特征，并且所请求保护的组合可以针对子组合或子组合的变异。类似地，虽然在附图中以特定次序来描述操作，但这不应被理解为该被要求按所示的特定次序或按顺序的次序来执行这样的操作，或者不应被理解该被要求执行所有示出的操作以实现期望的结果。

以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims

1.一种神经网络运算系统，其中，包括：

所述阈值电压调整层为铁电层；

控制电路，用于控制施加于栅极的电压处于第一电压或者第二电压，使铁电层能够在电荷俘模式以及极化翻转模态下工作；其中，第一电压的绝对值小于铁电层中的铁电材料发生极化翻转所需的翻转电压值，第二电压的绝对值大于铁电层中的铁电材料发生极化翻转所需的翻转电压值。

2.根据权利要求1所述的系统，其特征在于，所述运算阵列的每列的栅极用于输入待运算值，所述运算阵列的每行的运算单元的串接在一起，用于输出每行的运算单元各自运算后的输出值。

3.根据权利要求2所述的系统，其特征在于，每行的运算单元还串接有求和电路，用于对各单元运算结果进行加和形成输出电压值。

4.根据权利要求3所述的系统，其特征在于，每行的求和电路后端还包括模数转换电路，用于将各行的输出电压值转换为对应数字信号的输出值。

5.根据权利要求1所述的系统，其特征在于，所述铁电层材料为掺杂的HfO_x，ZrO_x，PZT，BFO或BST。

6.根据权利要求1所述的系统，其特征在于，所述运算阵列中的各运算单元采用3D堆叠方式构成。

7.根据权利要求1所述的系统，其特征在于，所述运算阵列的每行的运算单元的串接在一起，其中，在运算阵列的设定行和设定列分别输入电压，以共同确定位于设定行和设定列运算单元的阈值电压。

8.根据权利要求1所述的系统，其特征在于，还包括：

控制电路，与所述运算阵列电性连接，用于控制运算阵列中的权值写入，神经网络运算，和/或神经网络运算结果输出。

9.根据权利要求8所述的系统，其特征在于，还包括：

读取电路，用于读取所述神经网络运算结果。