KR20240055387A - 시냅스 소자와 그 제조 방법 및 시냅스 소자를 포함하는 뉴로모픽 소자 - Google Patents

시냅스 소자와 그 제조 방법 및 시냅스 소자를 포함하는 뉴로모픽 소자 Download PDF

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KR20240055387A
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유지만
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에스케이하이닉스 주식회사
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Abstract

시냅스 소자와 그 제조 방법 및 시냅스 소자를 포함하는 뉴로모픽 소자에 관해 개시되어 있다. 개시된 시냅스 소자는 채널 부재, 상기 채널 부재 상에 배치된 터널 절연층, 상기 터널 절연층 상에 배치된 전하 트랩층, 상기 전하 트랩층 상에 배치된 블로킹 절연층, 상기 블로킹 절연층 상에 배치된 게이트 전극, 상기 채널 부재의 제 1 및 제 2 영역에 각각 연결된 소스 및 드레인, 그리고, 상기 소스 및 드레인에 각각 접합된 제 1 및 제 2 도전체를 포함할 수 있고, 상기 전하 트랩층은 상기 채널 부재에 인접하게 배치된 제 1 트랩층 및 상기 게이트 전극에 인접하게 배치된 제 2 트랩층을 포함하는 다층 구조를 가질 수 있다. 상기 제 1 트랩층은 상기 제 2 트랩층 보다 얕은 레벨(shallow level)의 트랩을 가질 수 있고, 상기 제 2 트랩층은 상기 제 1 트랩층 보다 깊은 레벨(deep level)의 트랩을 가질 수 있다.

Description

시냅스 소자와 그 제조 방법 및 시냅스 소자를 포함하는 뉴로모픽 소자{Synapse device, manufacturing method thereof, and neuromorphic device including synapse device}
본 발명은 전자 소자와 그 제조 방법 및 전자 소자를 포함하는 장치에 관한 것으로서, 더욱 상세하게는 시냅스 소자와 그 제조 방법 및 시냅스 소자를 포함하는 뉴로모픽 소자에 관한 것이다.
트랜지스터의 스케일링 축소가 한계에 다다르면서, 기존의 폰 노이만(von Neumann) 방식의 컴퓨터 시스템 체계의 한계를 극복할 수 있는 새로운 개념으로 뉴로모픽 컴퓨팅(neuromorphic computing) 시스템이 많은 관심을 받고 있다. 뉴로모픽 컴퓨팅은 인간의 뇌를 하드웨어적으로 모방하여 인공지능 동작을 구현하는 것이다. 인간의 뇌가 매우 복잡한 기능을 수행하지만 소비하는 에너지는 20W 정도 밖에 되지 않는 것에 착안해, 뉴로모픽 컴퓨팅은 인간의 뇌 구조 자체를 모방하여 기존 폰 노이만 방식 컴퓨팅보다 월등한 연상, 추론, 인식의 인공지능 동작을 초 저전력으로 수행할 수 있다.
이러한 뉴로모픽 컴퓨팅을 동작하게 하는 뉴로모픽 시스템은 인간의 뇌와 마찬가지로 수많은 뉴런(뉴런 소자)과 시냅스(시냅스 소자)로 구성되며, 신호 처리와 전달을 위한 부가 회로를 포함한다. 시냅스는 뉴런들이 발현하는 스파이크(spike)의 상관 관계에 따라 그 연결 강도(weight)를 기억하고, 경우에 따라, 상기 연결 강도를 강화/증가(potentiation)와 억압/감소(depression) 과정을 통해 조정해야 한다. 시냅스 소자로는 RRAM(resistive random access memory) 및 멤리스터(memristor) 기반의 소자가 많이 연구되어 왔고, 최근에는 MOSFET(metal-oxide-semiconductor field-effect transistor) 기반의 시냅스 소자도 연구되고 있다.
최근, 인공지능을 위한 뉴럴 네트워크 연산 시 학습 및 추론해야 할 정보의 양이 방대해지면서 프로세서와 메모리 사이의 정보 이동량이 크게 증가하는 문제가 발생하고 있다. 이에, 비휘발성 메모리 내에서 메모리 소자의 컨덕턴스(conductance) 변조로 뉴럴 네트워크의 시냅스 가중치를 조절하는 비휘발성 컴퓨팅-인-메모리(nonvolatile computing-in-memory)가 크게 주목받으며 활발히 연구되고 있다. 이와 관련해서, 차지 트랩 메모리는 실제 산업에서 널리 사용되어 양산 관점에 큰 강점을 가지고 있으나, 가중치 갱신 시 컨덕턴스 변조가 선형적으로 일어나지 않아 데이터의 학습 및 추론 정확도가 떨어지고, 가중치 갱신의 속도가 느리다는 단점으로 인해 그 한계점을 드러내고 있다.
본 발명이 이루고자 하는 기술적 과제는 시냅스 가중치 조절 시 선형성을 확보 내지 개선할 수 있고, 아울러, 가중치 갱신과 관련된 동작 속도를 높일 수 있는 시냅스 소자를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 상기 시냅스 소자의 제조 방법을 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 상기 시냅스 소자를 포함하는 뉴로모픽 소자(뉴로모픽 시스템)를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 시냅스 소자(synapse device)로서, 채널 부재; 상기 채널 부재 상에 배치된 터널 절연층; 상기 터널 절연층 상에 배치된 전하 트랩층; 상기 전하 트랩층 상에 배치된 블로킹 절연층; 상기 블로킹 절연층 상에 배치된 게이트 전극; 상기 채널 부재의 제 1 및 제 2 영역에 각각 연결된 소스 및 드레인; 및 상기 소스 및 드레인에 각각 접합된 제 1 및 제 2 도전체를 포함하고, 상기 전하 트랩층은 상기 채널 부재에 인접하게 배치된 제 1 트랩층 및 상기 게이트 전극에 인접하게 배치된 제 2 트랩층을 포함하는 다층 구조를 갖고, 상기 제 1 트랩층은 상기 제 2 트랩층 보다 얕은 레벨(shallow level)의 트랩을 갖고, 상기 제 2 트랩층은 상기 제 1 트랩층 보다 깊은 레벨(deep level)의 트랩을 갖는 시냅스 소자가 제공된다.
상기 제 1 트랩층은 제 1 실리콘 질화물층일 수 있고, 상기 제 2 트랩층은 상기 제 1 실리콘 질화물층과 다른 제 2 실리콘 질화물층일 수 있다.
상기 제 1 실리콘 질화물층은 Si-리치(rich)한 실리콘 질화물층일 수 있고, 상기 제 2 실리콘 질화물층은 상기 제 1 실리콘 질화물층 보다 질소(N)의 함유 비율이 높은 실리콘 질화물층일 수 있다.
상기 제 2 실리콘 질화물층은 화학양론적 조성을 갖는 실리콘 질화물 및 N-리치(rich)한 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
상기 제 1 트랩층은 상기 제 2 트랩층 보다 작은 에너지 밴드갭을 가질 수 있다.
상기 소스와 상기 제 1 도전체는 쇼트키 접합(Schottky junction)을 형성할 수 있고, 상기 드레인과 상기 제 2 도전체는 쇼트키 접합을 형성할 수 있다.
상기 소스 및 상기 드레인 각각은 약 1×1016 내지 2×1018 atoms/cm3 정도의 도핑 농도를 가질 수 있다.
본 발명의 다른 실시예에 따르면, 전술한 시냅스 소자를 포함하는 뉴로모픽 소자(neuromorphic device)가 제공된다.
상기 뉴로모픽 소자는 상기 시냅스 소자와 연결된 CMOS 주변 회로를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 시냅스 소자의 제조 방법으로서, 채널 부재를 마련하는 단계; 상기 채널 부재 상에 터널 절연층, 전하 트랩층, 블로킹 절연층 및 게이트 전극이 순차로 적층된 적층 구조체를 형성하는 단계; 상기 채널 부재의 제 1 및 제 2 영역에 각각 연결된 소스 및 드레인을 형성하는 단계; 및 상기 소스 및 드레인에 각각 접합된 제 1 및 제 2 도전체를 형성하는 단계를 포함하고, 상기 전하 트랩층은 상기 채널 부재에 인접한 제 1 트랩층 및 상기 게이트 전극에 인접한 제 2 트랩층을 포함하는 다층 구조를 갖도록 형성하고, 상기 제 1 트랩층은 상기 제 2 트랩층 보다 얕은 레벨(shallow level)의 트랩을 갖고, 상기 제 2 트랩층은 상기 제 1 트랩층 보다 깊은 레벨(deep level)의 트랩을 갖는 시냅스 소자의 제조 방법이 제공된다.
상기 제 1 트랩층은 제 1 실리콘 질화물층일 수 있고, 상기 제 2 트랩층은 상기 제 1 실리콘 질화물층과 다른 제 2 실리콘 질화물층일 수 있다.
상기 제 1 실리콘 질화물층은 Si-리치(rich)한 실리콘 질화물층일 수 있고, 상기 제 2 실리콘 질화물층은 상기 제 1 실리콘 질화물층 보다 질소(N)의 함유 비율이 높은 실리콘 질화물층일 수 있다.
상기 제 2 실리콘 질화물층은 화학양론적 조성을 갖는 실리콘 질화물 및 N-리치(rich)한 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
상기 제 1 트랩층은 상기 제 2 트랩층 보다 작은 에너지 밴드갭을 가질 수 있다.
상기 소스와 상기 제 1 도전체는 쇼트키 접합(Schottky junction)을 형성할 수 있고, 상기 드레인과 상기 제 2 도전체는 쇼트키 접합을 형성할 수 있다.
상기 소스 및 상기 드레인 각각은 약 1×1016 내지 2×1018 atoms/cm3 정도의 도핑 농도를 가질 수 있다.
본 발명의 실시예들에 따르면, 시냅스 가중치 갱신과 관련된 동작 속도를 높일 수 있는 시냅스 소자를 구현할 수 있다. 또한, 본 발명의 실시예들에 따르면, 시냅스 가중치 조절 시 선형성을 확보 내지 개선할 수 있는 시냅스 소자를 구현할 수 있다. 또한, 실시예들에 따른 시냅스 소자는 CMOS(complementary metal oxide semiconductor) 기술과 우수한 공정 호환성을 갖는다는 이점이 있다.
따라서, 실시예들에 따른 시냅스 소자는 생물학적 시냅스를 대체 가능한 인공 시냅스로 사용될 수 있고, 뉴로모픽 소자(뉴로모픽 시스템) 및 뉴럴 네트워크(neural network)에 유용하게 활용될 수 있다.
그러나, 본 발명의 효과는 상기 효과들로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 시냅스 소자(synapse device)를 보여주는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 시냅스 소자에 적용될 수 있는 전하 트랩층에 대한 조성 분석을 수행한 결과를 보여주는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 시냅스 소자의 에너지 밴드 다이어그램을 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따른 시냅스 소자의 채널 영역, 소스/드레인 및 도전체의 에너지 밴드 다이어그램을 보여주는 도면이다.
도 5는 본 발명의 일 실시예에 따른 시냅스 소자의 게이트 전압(VG)의 변화에 따른 드레인 전류(ID)의 변화를 보여주는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 시냅스 소자의 전압 펄스 인가 횟수에 따른 컨덕턴스의 증가 특성을 평가한 결과를 보여주는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 시냅스 소자와 비교예에 따른 시냅스 소자의 강화(potentiation) 및 감소(depression) 특성을 평가한 결과를 보여주는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 시냅스 소자를 포함하는 회로 구성을 보여주는 사시도이다.
도 9는 본 발명의 일 실시예에 따른 시냅스 소자가 단위 소자로 적용된 시냅틱 어레이 소자를 보여주는 회로도이다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 시냅스 소자의 제조 방법을 보여주는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
이하에서 설명할 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 명확하게 설명하기 위하여 제공되는 것이고, 본 발명의 범위가 하기 실시예에 의해 한정되는 것은 아니며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용되는 단수 형태의 용어는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이라는 용어는 언급한 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재 또는 부가를 배제하는 것이 아니다. 또한, 본 명세서에서 사용된 "연결"이라는 용어는 어떤 부재들이 직접적으로 연결된 것을 의미할 뿐만 아니라, 부재들 사이에 다른 부재가 더 개재되어 간접적으로 연결된 것까지 포함하는 개념이다.
아울러, 본원 명세서에서 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 본 명세서에서 사용된 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본원 명세서에서 사용되는 "약", "실질적으로" 등의 정도의 용어는 고유한 제조 및 물질 허용 오차를 감안하여, 그 수치나 정도의 범주 또는 이에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 제공된 정확하거나 절대적인 수치가 언급된 개시 내용을 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 첨부된 도면에 도시된 영역이나 파트들의 사이즈나 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 시냅스 소자(synapse device)를 보여주는 사시도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 시냅스 소자는 채널 부재(12), 채널 부재(12) 상에 배치된 터널 절연층(20), 터널 절연층(20) 상에 배치된 전하 트랩층(30), 전하 트랩층(30) 상에 배치된 블로킹 절연층(40) 및 블로킹 절연층(40) 상에 배치된 게이트 전극(50)을 포함할 수 있다. 또한, 상기 시냅스 소자는 채널 부재(12)의 제 1 및 제 2 영역에 각각 연결된 소스(14a) 및 드레인(14b), 그리고, 소스(14a) 및 드레인(14b)에 각각 접합된 제 1 및 제 2 도전체(70a, 70b)를 포함할 수 있다. 소스(14a)는 채널 부재(12)의 상기 제 1 영역(예컨대, 제 1 단부)에 연결(접촉)될 수 있고, 드레인(14b)은 채널 부재(12)의 상기 제 2 영역(예컨대, 제 2 단부)에 연결(접촉)될 수 있다. 기판(10)의 소정 영역에 채널 부재(12)가 형성될 수 있고, 채널 부재(12)의 양측의 기판(10) 영역 내에 소스(14a) 및 드레인(14b)이 형성될 수 있다. 채널 부재(12)는 '채널 영역'이라고 할 수도 있고, 소스(14a) 및 드레인(14b)은 각각 '소스 영역' 및 '드레인 영역'이라고 할 수 있다.
기판(10)은, 예컨대, 실리콘 기판과 같은 반도체 기판일 수 있다. 상기 실리콘 기판은 단결정 기판일 수 있다. 이 경우, 채널 부재(12)는, 일례로, P 타입 도펀트로 도핑된 영역(실리콘 영역)일 수 있다. 한편, 소스(14a) 및 드레인(14b)은 N 타입 도펀트로 도핑된 영역(실리콘 영역)일 수 있다. 그러나, 기판(10)의 물질은 실리콘으로 한정되지 않고, 경우에 따라, 변화될 수 있다. 예컨대, 기판(10)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 카바이드 기판 등으로 구성된 다양한 기판 중 어느 하나일 수 있다.
터널 절연층(20)은, 예컨대, 실리콘 산화물(ex, SiO2)과 같은 절연 물질로 형성될 수 있다. 그러나, 터널 절연층(20)의 물질은 실리콘 산화물로 한정되지 않고, 경우에 따라, 다양하게 변화될 수 있다.
블로킹 절연층(40)은, 예컨대, 실리콘 산화물(ex, SiO2)과 같은 절연 물질로 형성될 수 있다. 그러나, 블로킹 절연층(40)의 물질은 실리콘 산화물로 한정되지 않고, 경우에 따라, 다양하게 변화될 수 있다.
게이트 전극(50)은, 예컨대, 실리콘(silicon)을 포함할 수 있다. 이 경우, 게이트 전극(50)은 고농도로 도핑된 다결정 실리콘을 포함할 수 있다. 그러나, 게이트 전극(50)의 물질은 상기한 바에 한정되지 않고, 경우에 따라, 다양하게 변화될 수 있다.
전하 트랩층(30)은 다층 구조를 가질 수 있다. 전하 트랩층(30)은 채널 부재(12)에 인접하게 배치된 제 1 트랩층(31) 및 게이트 전극(50)에 인접하게 배치된 제 2 트랩층(32)을 포함하는 다층 구조를 가질 수 있다. 상기 다층 구조는, 예컨대, 이중층 구조(double-layer structure)일 수 있다. 제 1 트랩층(31)은 터널 절연층(20)에 접촉하도록 배치될 수 있다. 제 1 트랩층(31)은 터널 절연층(20)과 제 2 트랩층(32) 사이에 배치될 수 있다. 제 2 트랩층(32)은 블로킹 절연층(40)에 접촉하도록 배치될 수 있다. 제 2 트랩층(32)은 제 1 트랩층(31)과 블로킹 절연층(40) 사이에 배치될 수 있다.
제 1 트랩층(31)은 제 2 트랩층(32) 보다 얕은 레벨(shallow level)의 트랩을 가질 수 있고, 제 2 트랩층(32)은 제 1 트랩층(31) 보다 깊은 레벨(deep level)의 트랩을 가질 수 있다. 다시 말해, 제 1 트랩층(31)은 제 2 트랩층(32) 보다 얕은 트랩 레벨을 가질 수 있고, 제 2 트랩층(32)은 제 1 트랩층(31) 보다 깊은 트랩 레벨을 가질 수 있다. 또한, 제 1 트랩층(31)은 제 2 트랩층(32) 보다 작은 에너지 밴드갭(energy bandgap)을 가질 수 있다.
전하 트랩층(30)이 전술한 바와 같은 제 1 트랩층(31) 및 제 2 트랩층(32)을 포함하는 경우, 제 1 트랩층(31)의 얕은 트랩(shallow trap)에 트랩되어 있던 전하(전자)들이, potentiation 전압(즉, erase 전압)의 인가시, 비교적 빠른 속도로 채널 부재(12) 측으로 빠져나갈 수 있기 때문에, 시냅틱 동작의 동작 속도가 개선될 수 있다. 다시 말해, 시냅스 소자의 가중치 갱신 속도가 빨라질 수 있다. 제 1 트랩층(31)이 제 2 트랩층(32) 보다 작은 에너지 밴드갭을 갖는 경우, 이러한 동작 속도 개선 효과가 더 향상될 수 있다. 한편, 제 2 트랩층(32)은 깊은 트랩(deep trap)을 갖기 때문에, 제 2 트랩층(32)에 의해서 전하 트랩층(30)의 전하 보유 특성이 향상(확보)될 수 있다. 상기 potentiation 전압의 인가에 의한 potentiation 동작시, 제 2 트랩층(32)의 깊은 트랩(deep trap)에 트랩된 전하(전자)들은 제 1 트랩층(31)의 얕은 트랩(shallow trap)으로 이동한 후에 채널 부재(12) 측으로 빠져나갈 수 있다.
제 1 트랩층(31)과 제 2 트랩층(32)은 서로 다른 물질 구성(조성)을 가질 수 있다. 제 1 트랩층(31)은 제 1 실리콘 질화물층일 수 있고, 제 2 트랩층(32)은 상기 제 1 실리콘 질화물층과 다른 제 2 실리콘 질화물층일 수 있다. 상기 제 1 실리콘 질화물층은 Si-리치(rich)한 실리콘 질화물층일 수 있다. 상기 제 1 실리콘 질화물층을 SixNy 라고 할 때, 여기서, x 및 y는 조건식 x/y > 3/4 을 만족할 수 있다. 상기 제 1 실리콘 질화물층에서 Si(실리콘)의 함량은 300/7 at% 보다 클 수 있고, 600/7 at% 보다 작을 수 있다. 다시 말해, 상기 제 1 실리콘 질화물층에서 Si의 함량은 약 42.857 at% 보다 클 수 있고, 약 85.714 at% 보다 작을 수 있다.
상기 제 2 실리콘 질화물층은 상기 제 1 실리콘 질화물층 보다 질소(N)의 함유 비율이 높은 실리콘 질화물층일 수 있다. 예컨대, 상기 제 2 실리콘 질화물층은 화학양론적(stoichiometric) 조성을 갖는 실리콘 질화물 및 N-리치(rich)한 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 상기 제 2 실리콘 질화물층을 SixNy 라고 할 때, 여기서, x 및 y는 조건식 x/y ≤ 3/4 을 만족할 수 있다. 상기 제 2 실리콘 질화물층에서 Si의 함량은 300/7 at% 와 같거나 그보다 작을 수 있고, 또한, 100/7 at% 보다 클 수 있다. 다시 말해, 상기 제 2 실리콘 질화물층에서 Si의 함량은 약 42.857 at% 와 같거나 그보다 작을 수 있고, 또한, 약 14.285 at% 보다 클 수 있다.
제 1 트랩층(31)이 상기 제 1 실리콘 질화물층으로 구성되고, 제 2 트랩층(32)이 상기 제 2 실리콘 질화물층으로 구성된 경우, 제 1 트랩층(31)은 제 2 트랩층(32) 보다 얕은 레벨(shallow level)의 트랩을 가질 수 있고, 제 2 트랩층(32)은 제 1 트랩층(31) 보다 깊은 레벨(deep level)의 트랩을 가질 수 있다. 또한, 제 1 트랩층(31)은 제 2 트랩층(32) 보다 작은 에너지 밴드갭을 가질 수 있다.
한편, 제 1 트랩층(31)의 두께는 제 2 트랩층(32)의 두께와 같을 수 있지만, 다를 수도 있다. 제 1 트랩층(31)의 두께는, 비제한적인 예로서, 약 2∼5 nm 정도일 수 있다. 제 2 트랩층(32)의 두께는, 비제한적인 예로서, 약 2∼5 nm 정도일 수 있다. 이러한 두께 조건들을 만족할 때, 우수한 전하 트랩 특성 및 시냅틱 동작 속도 개선 특성을 확보하는데 유리할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 소스(14a)와 제 1 도전체(70a)는 쇼트키 접합(Schottky junction)을 형성할 수 있고, 드레인(14b)과 제 2 도전체(70b)는 쇼트키 접합을 형성할 수 있다. 다시 말해, 소스(14a)와 제 1 도전체(70a) 사이에 쇼트키 콘택이 형성될 수 있고, 이와 유사하게, 드레인(14b)과 제 2 도전체(70b) 사이에도 쇼트키 콘택이 형성될 수 있다.
제 1 및 제 2 도전체(70a, 70b)는 소정의 금속 또는 금속성 물질로 구성될 수 있다. 제 1 및 제 2 도전체(70a, 70b)의 물질로는 일반적인 전자 소자의 메탈 콘택 물질이면 어느 것이든 적용될 수 있다. 소스(14a) 및 드레인(14b) 각각은 N- 수준에 해당하는 도핑 레벨을 가질 수 있다. 예를 들어, 소스(14a) 및 드레인(14b) 각각은 약 1×1016 내지 2×1018 atoms/cm3 정도의 도핑 농도를 가질 수 있다. 이러한 조건에서 소스(14a)는 제 1 도전체(70a)와 쇼트키 접합을 형성할 수 있고, 드레인(14b)은 제 2 도전체(70b)와 쇼트키 접합을 형성할 수 있다.
이와 같이, 소스(14a)/드레인(14b)과 제 1 도전체(70a)/제 2 도전체(70b) 사이에 쇼트키 접합이 형성된 경우, 일반적인 차지 트랩 기반 소자와 달리, thermionic emission (TE) 메커니즘에 의한 전류 구간과 drift 메커니즘에 의한 전류 구간 사이에 tunneling (TU) 메커니즘에 의한 전류 구간이 생성될 수 있고, 상기 tunneling (TU) 메커니즘에 의한 전류 구간을 이용해서 시냅스 소자의 가중치 조절(갱신)의 선형성을 용이하게 확보할 수 있다.
도 1에 도시하지는 않았지만, 제 1 및 제 2 도전체(70a, 70b) 주위에 층간절연층이 더 형성될 수 있다. 기판(10) 상에 소스(14a) 및 드레인(14b)을 덮는 상기 층간절연층이 형성될 수 있고, 상기 층간절연층에 제 1 및 제 2 콘택홀이 형성될 수 있으며, 상기 제 1 및 제 2 콘택홀 내에 제 1 및 제 2 도전체(70a, 70b)가 각각 형성될 수 있다. 제 1 및 제 2 도전체(70a, 70b)는 일종의 도전성 플러그라고 할 수 있다.
도 2는 본 발명의 일 실시예에 따른 시냅스 소자에 적용될 수 있는 전하 트랩층에 대한 조성 분석을 수행한 결과를 보여주는 그래프이다. 즉, 도 2는 상기 전하 트랩층의 상면부로부터 식각(etching)을 수행하면서 깊이 방향으로 조성 분석을 수행한 결과를 보여준다.
도 2를 참조하면, 본 발명의 실시예에 따른 시냅스 소자에 적용될 수 있는 전하 트랩층은 채널 부재에 인접하게 배치되는 제 1 트랩층 및 게이트 전극에 인접하게 배치되는 제 2 트랩층을 포함하는 다층 구조를 가질 수 있다. 상기 제 1 트랩층은 제 1 실리콘 질화물층일 수 있고, 상기 제 2 트랩층은 상기 제 1 실리콘 질화물층과 다른 제 2 실리콘 질화물층일 수 있다. 상기 제 1 실리콘 질화물층은 Si-리치(rich)한 실리콘 질화물층일 수 있고, 상기 제 2 실리콘 질화물층은 상기 제 1 실리콘 질화물층 보다 질소(N)의 함유 비율이 높은 실리콘 질화물층일 수 있다. 상기 제 2 실리콘 질화물층은 화학양론적 조성을 갖는 실리콘 질화물 및 N-리치(rich)한 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
도 2에서 R1 영역은 Si(실리콘)의 함유 비율이 N(질소)의 함유 비율 보다 높은 영역을 나타낸다. R2 영역은 N의 함유 비율이 Si의 함유 비율 보다 높은 영역을 나타낸다. 상기 R1 영역에 해당하는 물질층의 적어도 일부가 상기 제 1 트랩층에 대응될 수 있다. 상기 R2 영역에 해당하는 물질층의 적어도 일부가 상기 제 2 트랩층에 대응될 수 있다. 도 2의 데이터는 어느 정도의 측정 오차를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 시냅스 소자의 에너지 밴드 다이어그램을 보여주는 도면이다. 도 3에서 주요 층들의 참조번호는 도 1에서 설명한 바와 동일할 수 있다. 또한, 도 3에서 EC는 최소 전도대(conduction band) 레벨을 나타내고, EV는 최대 가전대(valence band) 레벨을 나타내고, EF는 페르미(Fermi) 에너지 레벨을 나타낸다.
도 3을 참조하면, 본 발명의 실시예에 따른 시냅스 소자는 채널 영역(12), 터널 절연층(20), 전하 트랩층(30), 블로킹 절연층(40) 및 게이트 전극(50)을 포함할 수 있고, 여기서, 전하 트랩층(30)은 제 1 트랩층(31) 및 제 2 트랩층(32)을 포함할 수 있다. 예를 들어, 채널 영역(12)은 p-type Si 영역일 수 있고, 터널 절연층(20)은 SiO2층일 수 있고, 제 1 트랩층(31)은 제 1 실리콘 질화물층일 수 있고, 제 2 트랩층(32)은 제 2 실리콘 질화물층일 수 있고, 블로킹 절연층(40)은 SiO2층일 수 있고, 게이트 전극(50)은 n+ poly-Si을 포함할 수 있다. 상기 제 1 실리콘 질화물층 및 상기 제 2 실리콘 질화물층의 구체적인 조성 및 특성은 앞서 도 1에서 설명한 바와 동일할 수 있다.
제 1 트랩층(31)은 제 2 트랩층(32) 보다 얕은 레벨(shallow level)의 트랩을 가질 수 있고, 제 2 트랩층(32)은 제 1 트랩층(31) 보다 깊은 레벨(deep level)의 트랩을 가질 수 있다. 다시 말해, 제 1 트랩층(31)은 제 2 트랩층(32) 보다 얕은 트랩 레벨을 가질 수 있고, 제 2 트랩층(32)은 제 1 트랩층(31) 보다 깊은 트랩 레벨을 가질 수 있다. 도 3에서는 제 1 트랩층(31)의 얕은 트랩(shallow trap)에 전하(전자)들이 트랩된 상태를 보여주고, 또한, 제 2 트랩층(32)의 깊은 트랩(deep trap)에 전하(전자)들이 트랩된 상태를 보여준다. 제 1 트랩층(31)은 제 2 트랩층(32) 보다 작은 에너지 밴드갭을 가질 수 있다.
전하 트랩층(30)이 제 1 트랩층(31) 및 제 2 트랩층(32)을 포함하는 경우, 제 1 트랩층(31)의 얕은 트랩(shallow trap)에 트랩되어 있던 전하(전자)들이, potentiation 전압(즉, erase 전압)의 인가시, 비교적 빠른 속도로 채널 부재(12) 측으로 빠져나갈 수 있기 때문에, 시냅틱 동작의 동작 속도가 개선될 수 있다. 다시 말해, 시냅스 소자의 가중치 갱신 속도가 빨라질 수 있다. 한편, 제 2 트랩층(32)은 깊은 트랩(deep trap)을 갖기 때문에, 제 2 트랩층(32)에 의해서 전하 트랩층(30)의 전하 보유 특성이 향상(확보)될 수 있다. 상기 potentiation 전압의 인가에 의한 potentiation 동작시, 제 2 트랩층(32)의 깊은 트랩(deep trap)에 트랩된 전하(전자)들은 제 1 트랩층(31)의 얕은 트랩(shallow trap)으로 이동한 후에 채널 부재(12) 쪽으로 빠져나갈 수 있다.
도 4는 본 발명의 일 실시예에 따른 시냅스 소자의 채널 영역(12), 소스(14a)/드레인(14b) 및 도전체(70a, 70b)의 에너지 밴드 다이어그램을 보여주는 도면이다.
도 4를 참조하면, 채널 영역(12)은 P 타입 도펀트로 도핑된 영역일 수 있고, 소스(14a) 및 드레인(14b)은 N 타입 도펀트로 도핑된 영역일 수 있다. 소스(14a) 및 드레인(14b) 각각은 N- 수준에 해당하는 도핑 레벨을 가질 수 있다. 예를 들어, 소스(14a) 및 드레인(14b) 각각은 약 1×1016 내지 2×1018 atoms/cm3 정도의 도핑 농도를 가질 수 있다. 제 1 및 제 2 도전체(70a, 70b)은 금속(M)으로 형성되거나 금속(M)을 포함할 수 있다. 소스(14a)는 제 1 도전체(70a)와 쇼트키 접합을 형성할 수 있고, 드레인(14b)은 제 2 도전체(70b)와 쇼트키 접합을 형성할 수 있다.
소스(14a)/드레인(14b)과 제 1 도전체(70a)/제 2 도전체(70b) 사이에 쇼트키 접합이 형성된 경우, 일반적인 차지 트랩 기반 소자와 달리, thermionic emission (TE) 메커니즘에 의한 전류 구간과 drift 메커니즘에 의한 전류 구간 사이에 tunneling (TU) 메커니즘에 의한 전류 구간이 생성될 수 있고, 상기 tunneling (TU) 메커니즘에 의한 전류 구간을 이용해서 시냅스 소자의 가중치 조절(갱신)의 선형성을 확보할 수 있다.
도 5는 본 발명의 일 실시예에 따른 시냅스 소자의 게이트 전압(VG)의 변화에 따른 드레인 전류(ID)의 변화를 보여주는 그래프이다. 도 5의 결과는 도 4에 해당하는 시냅스 소자로부터 얻어진 것일 수 있다. 도 5에서 G1 커브는 드레인 전압(VD)이 0.05 V 인 경우이고, G2 커브는 드레인 전압(VD)이 1 V 인 경우이다.
도 5를 참조하면, 본 발명의 실시예에 따른 시냅스 소자는 thermionic emission (TE) 메커니즘에 의한 전류 구간과 drift 메커니즘에 의한 전류 구간 사이에 tunneling (TU) 메커니즘에 의한 전류 구간이 존재하는 것을 확인할 수 있다. 상기 tunneling (TU) 메커니즘에 의한 전류 구간을 이용하면, 시냅스 소자의 가중치 조절(갱신) 특성의 선형성을 확보할 수 있다.
일반적인 SONOS(silicon/oxide/nitride/oxide/silicon) 구조의 차지 트랩 메모리의 경우, ID-VG 커브가 thermionic emission (TE) 메커니즘에 의한 전류 구간과 drift 메커니즘에 의한 전류 구간만 포함할 수 있다. 그러나, 본 발명의 실시예에서와 같이, 소스(14a)/드레인(14b)과 제 1 도전체(70a)/제 2 도전체(70b) 사이에 쇼트키 접합이 형성된 경우, thermionic emission (TE) 메커니즘에 의한 전류 구간과 drift 메커니즘에 의한 전류 구간 사이에 tunneling (TU) 메커니즘에 의한 전류 구간이 생성될 수 있다. 상기 tunneling (TU) 메커니즘에 의한 전류 구간에서는 전류의 선형적 변화 특성을 용이하게 확보할 수 있다. 상기 tunneling (TU) 메커니즘에 의한 전류 구간은 비교적 완만한 경사를 가질 수 있다.
도 6은 본 발명의 일 실시예에 따른 시냅스 소자의 전압 펄스 인가 횟수에 따른 컨덕턴스(G)의 증가 특성, 즉, 강화(potentiation) 특성을 평가한 결과를 보여주는 그래프이다. 이러한 강화 특성은 앞서 설명한 tunneling (TU) 메커니즘에 의한 전류 구간에서 평가된 것이다.
도 6을 참조하면, 비교적 완만한 경사를 갖는 상기 tunneling (TU) 메커니즘에 의한 전류 구간에서 컨덕턴스(G)로 표현되는 시냅스 소자의 가중치가 선형적으로 증가하는 것을 확인할 수 있다. 또한, 이러한 구간에서 가중치가 감소하게 할 경우, 상기 가중치는 대체로 선형적으로 또는 비교적 선형적으로 감소할 수 있다.
도 7은 본 발명의 일 실시예에 따른 시냅스 소자와 비교예에 따른 시냅스 소자의 강화(potentiation) 및 감소(depression) 특성을 평가한 결과를 보여주는 그래프이다. 상기 비교예에 따른 시냅스 소자는 기존의 SONOS 구조를 갖는다. 도 7에서 점선으로 표시된 그래프는 이상적인 시냅스 가중치 변화에 해당한다.
도 7을 참조하면, 본 발명의 실시예에 따른 시냅스 소자는, 상기 비교예에 따른 시냅스 소자와 비교하여, 이상적인 시냅스 가중치 변화에 가까운 특성을 보이는 것을 확인할 수 있다. 상기 실시예에 따른 시냅스 소자는 강화(potentiation) 및 감소(depression) 단계 모두에서 상기 비교예 보다 이상적인 시냅스 가중치 변화에 가까운 특성을 나타낼 수 있다. 특히, 강화(potentiation) 단계의 경우, 상기 실시예에 따른 시냅스 소자는 이상적인 시냅스 가중치 변화와 거의 동일한 수준의 우수한 선형성을 나타낼 수 있다.
프리-뉴런(pre-neuron)과 포스트-뉴런(post-neuron) 사이의 연결부인 시냅스를 회로적으로 구성할 때, 본 발명의 실시예에 따른 시냅스 소자를 적용할 수 있다. 프리-뉴런(pre-neuron)은 프리-스파이크(pre-spike) 신호를 시냅스에 입력할 수 있고, 시냅스는 소정의 시냅틱 신호(synaptic signal)를 포스트-뉴런(post-neuron)으로 전달할 수 있으며, 포스트-뉴런(post-neuron)은 포스트-스파이크(post-spike) 신호를 발생할 수 있다. 시냅스가 프리-뉴런(pre-neuron)과 포스트-뉴런(post-neuron)을 연결하는 것과 유사하게, 상기 시냅스 소자는 프리-시냅틱 뉴런 회로(pre-synaptic neuron circuit)와 포스트-시냅틱 뉴런 회로(post-synaptic neuron circuit)를 연결하는 역할을 할 수 있다. 이러한 구성을 회로적으로 도시하면 도 8과 같을 수 있다.
도 8은 본 발명의 일 실시예에 따른 시냅스 소자를 포함하는 회로 구성을 보여주는 사시도이다.
도 8을 참조하면, 시냅스 소자의 게이트 전극(50)은 프리-시냅틱 뉴런 회로(pre-synaptic neuron circuit)(N1)에 연결될 수 있다. 상기 시냅스 소자의 소스(14a)는 제 1 도전체(70a)를 거쳐서 포스트-시냅틱 뉴런 회로(post-synaptic neuron circuit)(N2)에 연결될 수 있다. 프리-시냅틱 뉴런 회로(pre-synaptic neuron circuit)(N1)로부터 프리-스파이크(pre-spike) 신호가 게이트 전극(50)에 인가될 수 있고, 소스(14a)를 통해 포스트-시냅틱 전류(post-synaptic current)가 포스트-시냅틱 뉴런 회로(post-synaptic neuron circuit)(N2)로 흐를 수 있다. 포스트-시냅틱 뉴런 회로(post-synaptic neuron circuit)(N2)로부터 포스트-스파이크(post-spike) 신호가 발생할 수 있다. 한편, 상기 시냅스 소자의 드레인(14b)에는 소정의 전압(VDS)이 일정하게 인가될 수 있다. 상기 전압(VDS)은 정전압(constant voltage)일 수 있다. 전압(VDS)은 제 2 도전체(70b)를 통해서 드레인(14b)에 인가될 수 있다.
도 9는 본 발명의 일 실시예에 따른 시냅스 소자(S10)가 단위 소자로 적용된 시냅틱 어레이 소자를 보여주는 회로도이다.
도 9를 참조하면, 복수의 시냅스 소자(S10)가 복수의 열 및 복수의 행을 이루도록 배열될 수 있다. 복수의 제 1 배선(W10)이 배열될 수 있고, 이와 교차하는 복수의 제 2 배선(W20)이 배열될 수 있으며, 제 1 배선(W10)과 제 2 배선(W20)의 교차점에 시냅스 소자(S10)가 구비될 수 있다. 복수의 제 1 배선(W10)은 시냅스 소자(S10)의 게이트 전극에 연결될 수 있고, 복수의 제2 배선(W20)은 시냅스 소자(S10)의 소스에 연결될 수 있다. 제 1 배선(W10)은 프리-시냅틱 뉴런 회로(pre-synaptic neuron circuit)(N10)에 연결될 수 있고, 제 2 배선(W20)은 포스트-시냅틱 뉴런 회로(post-synaptic neuron circuit)(N20)에 연결될 수 있다. 한편, 시냅스 소자(S10)의 드레인에는 소정의 전압(VDS)이 인가될 수 있다.
프리-시냅틱 뉴런 회로(pre-synaptic neuron circuit)(N10)로부터 제 1 배선(W10)을 통해 시냅스 소자(S10)의 게이트 전극에 프리-스파이크(pre-spike) 신호가 인가될 수 있다. 시냅스 소자(S10)의 소스를 통해 포스트-시냅틱 전류(post-synaptic current)가 포스트-시냅틱 뉴런 회로(post-synaptic neuron circuit)(N20)로 흐를 수 있다. 포스트-시냅틱 뉴런 회로(post-synaptic neuron circuit)(N20)로부터 포스트-스파이크(post-spike) 신호가 발생할 수 있다.
본 발명의 실시예에 따르면, 상기한 실시예에 따른 시냅스 소자를 적용한 뉴로모픽(neuromorphic) 소자 및 시스템을 구성할 수 있다. 뉴로모픽 소자는 상기 시냅스 소자와 연결된 CMOS 주변 회로를 포함할 수 있다. 상기 CMOS 주변 회로는 프리-시냅틱 뉴런 회로(pre-synaptic neuron circuit) 및 포스트-시냅틱 뉴런 회로(post-synaptic neuron circuit) 등을 포함할 수 있다. 상기 시냅스 소자는 본 발명의 실시예에 따른 것으로, 예컨대, 도 9에서 설명한 바와 같은 어레이 구조를 가질 수 있다. 시냅스 소자를 적용한 뉴로모픽 소자 및 시스템의 구성은 잘 알려진 바, 이에 대한 구체적인 설명은 생략한다. 본 발명의 실시예에 따른 시냅스 소자는 CMOS 기술과 100% 호환 가능하기 때문에, 상기 시냅스 소자와 CMOS 주변 회로를 포함하는 뉴로모픽 소자를 용이하게 구현할 수 있다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 시냅스 소자의 제조 방법을 보여주는 단면도이다.
도 10a를 참조하면, 기판(100)을 마련할 수 있다. 기판(100)은 소정의 채널 부재(또는, 채널 영역)(도 10c의 120)를 포함할 수 있다. 기판(100)은, 예컨대, 실리콘 기판과 같은 반도체 기판일 수 있다. 상기 실리콘 기판은 단결정 기판일 수 있다. 기판(100)의 적어도 일부는 소정의 도펀트로 도핑될 수 있다. 기판(100)의 물질은 실리콘으로 한정되지 않고, 경우에 따라, 변화될 수 있다. 예컨대, 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 카바이드 기판 등으로 구성된 다양한 기판 중 어느 하나를 포함할 수 있다.
도 10b를 참조하면, 기판(100) 상에 터널 절연층(200), 전하 트랩층(300), 블로킹 절연층(400) 및 게이트 전극(500)이 순차로 적층된 적층 구조체를 형성할 수 있다. 상기 적층 구조체는 기판(100)의 채널 부재(또는, 채널 영역)(도 10c의 120) 상에 배치되었다고 할 수 있다. 터널 절연층(200), 전하 트랩층(300), 블로킹 절연층(400) 및 게이트 전극(500) 각각의 물질 구성은 도 1을 참조하여 설명한 터널 절연층(20), 전하 트랩층(30), 블로킹 절연층(40) 및 게이트 전극(50)의 물질 구성과 동일하거나 유사할 수 있다.
전하 트랩층(300)은 기판(100)에 인접한 제 1 트랩층(310) 및 게이트 전극(500)에 인접한 제 2 트랩층(320)을 포함하는 다층 구조를 갖도록 형성할 수 있다. 제 1 트랩층(310)은 제 2 트랩층(320) 보다 얕은 레벨(shallow level)의 트랩을 가질 수 있고, 제 2 트랩층(320)은 제 1 트랩층(310) 보다 깊은 레벨(deep level)의 트랩을 가질 수 있다. 예를 들어, 제 1 트랩층(310)은 제 1 실리콘 질화물층일 수 있고, 제 2 트랩층(320)은 상기 제 1 실리콘 질화물층과 다른 제 2 실리콘 질화물층일 수 있다. 상기 제 1 실리콘 질화물층은 Si-리치(rich)한 실리콘 질화물층일 수 있고, 상기 제 2 실리콘 질화물층은 상기 제 1 실리콘 질화물층 보다 질소(N)의 함유 비율이 높은 실리콘 질화물층일 수 있다. 상기 제 2 실리콘 질화물층은 화학양론적 조성을 갖는 실리콘 질화물 및 N-리치(rich)한 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 제 1 트랩층(310)은 제 2 트랩층(320) 보다 작은 에너지 밴드갭을 가질 수 있다. 제 1 트랩층(310) 및 제 2 트랩층(320) 각각의 물질, 특징 및 두께는 도 1을 참조하여 설명한 제 1 트랩층(310) 및 제 2 트랩층(320) 각각의 물질, 특징 및 두께와 대응될 수 있다.
도 10c를 참조하면, 채널 부재(120)의 제 1 및 제 2 영역에 각각 연결된 소스(140a) 및 드레인(140b)을 형성할 수 있다. 예를 들어, 터널 절연층(200), 전하 트랩층(300), 블로킹 절연층(400) 및 게이트 전극(500)을 포함하는 상기 적층 구조체 양측의 기판(100) 영역 내에 도펀트를 도핑하여 소스(140a) 및 드레인(140b)을 형성할 수 있다. 상기 적층 구조체 아래에 배치된 채널 부재(120)는 소스(140a)와 드레인(140b) 사이에 이들을 연결하도록 배치될 수 있다. 소스(140a) 및 드레인(140b)이 형성됨에 따라, 이들 사이에 채널 부재(120)가 정의된 것으로 볼 수도 있다.
도 10d를 참조하면, 소스(140a) 및 드레인(140b)에 각각 접합된 제 1 및 제 2 도전체(700a, 700b)를 형성할 수 있다. 제 1 및 제 2 도전체(700a, 700b)는 소정의 금속 또는 금속성 물질로 구성될 수 있다. 제 1 및 제 2 도전체(700a, 700b)의 물질로는 일반적인 전자 소자의 메탈 콘택 물질이면 어느 것이든 적용될 수 있다.
일 실시예에 따르면, 소스(140a)와 제 1 도전체(700a)는 쇼트키 접합을 형성할 수 있고, 이와 유사하게, 드레인(140b)과 제 2 도전체(700b)도 쇼트키 접합을 형성할 수 있다. 이와 관련해서, 소스(140a) 및 드레인(140b) 각각은 N- 수준에 해당하는 도핑 레벨을 가질 수 있다. 예를 들어, 소스(140a) 및 드레인(140b) 각각은 약 1×1016 내지 2×1018 atoms/cm3 정도의 도핑 농도를 가질 수 있다. 이러한 조건에서 소스(140a)는 제 1 도전체(700a)와 쇼트키 접합을 형성할 수 있고, 드레인(140b)은 제 2 도전체(700b)와 쇼트키 접합을 형성할 수 있다.
도 10d에 도시하지는 않았지만, 제 1 및 제 2 도전체(700a, 700b) 주위에 층간절연층이 더 형성될 수 있다. 기판(100) 상에 소스(140a) 및 드레인(140b)을 덮는 상기 층간절연층이 형성될 수 있고, 상기 층간절연층에 제 1 및 제 2 콘택홀이 형성될 수 있으며, 상기 제 1 및 제 2 콘택홀 내에 제 1 및 제 2 도전체(700a, 700b)가 각각 형성될 수 있다. 제 1 및 제 2 도전체(700a, 700b)는 일종의 도전성 플러그일 수 있다.
도 10a 내지 도 10d의 방법으로 제조된 시냅스 소자는 도 1 내지 도 7 등을 참조하여 설명한 실시예들에 따른 시냅스 소자에 대응될 수 있다. 따라서, 도 1 내지 도 7 등을 참조하여 설명한 모든 내용이 도 10d의 시냅스 소자에도 적용될 수 있다.
부가적으로, 도 1 및 도 10a 내지 도 10d에서는 시냅스 소자가 평면형(planar-type) 트랜지스터 구조를 갖는 경우에 대해서 도시하고 설명하였지만, 시냅스 소자의 구체적인 구조는 다양하게 변화될 수 있다. 예컨대, 상기 시냅스 소자는 핀펫(FinFET)(fin field effect transistor) 구조, GAA(gate-all-around) 트랜지스터 구조 등을 가질 수도 있다. 그 밖에도, 상기 시냅스 소자의 구체적인 구조는 다양하게 변화될 수 있다.
이상에서 설명한 본 발명의 실시예들에 따르면, 시냅스 가중치 갱신과 관련된 동작 속도를 높일 수 있는 시냅스 소자를 구현할 수 있다. 또한, 본 발명의 실시예들에 따르면, 시냅스 가중치 조절 시 선형성을 확보 내지 개선할 수 있는 시냅스 소자를 구현할 수 있다. 또한, 본 발명의 실시예들에 따르면, CMOS 기술과 우수한 공정 호환성을 갖는 시냅스 소자를 구현할 수 있다. 예컨대, 실시예들에 따른 시냅스 소자는 기존 CMOS 기술과 100% 호환 가능할 수 있다. 따라서, 실시예들에 따른 시냅스 소자는 생물학적 시냅스를 대체 가능한 인공 시냅스로 사용될 수 있고, 뉴로모픽 소자(뉴로모픽 시스템) 및 뉴럴 네트워크(neural network)에 유용하게 활용될 수 있다.
본 명세서에서는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다. 해당 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 10d를 참조하여 설명한 실시예에 따른 시냅스 소자와 그 제조 방법 및 시냅스 소자를 포함하는 뉴로모픽 소자가, 본 발명의 기술적 사상이 벗어나지 않는 범위 내에서, 다양하게 치환, 변경 및 변형될 수 있음을 알 수 있을 것이다. 때문에 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
10 : 기판 12 : 채널 부재
14a : 소스 14b : 드레인
20 : 터널 절연층 30 : 전하 트랩층
31 : 제 1 트랩층 32 : 제 2 트랩층
40 : 블로킹 절연층 50 : 게이트 전극
70a : 제 1 도전체 70b : 제 2 도전체
N1 : 프리-시냅틱 뉴런 회로 N2 : 포스트-시냅틱 뉴런 회로
N10 : 프리-시냅틱 뉴런 회로 N20 : 포스트-시냅틱 뉴런 회로
S10 : 시냅스 소자 W10 : 제 1 배선
W20 : 제 2 배선

Claims (16)

  1. 시냅스 소자(synapse device)로서,
    채널 부재;
    상기 채널 부재 상에 배치된 터널 절연층;
    상기 터널 절연층 상에 배치된 전하 트랩층;
    상기 전하 트랩층 상에 배치된 블로킹 절연층;
    상기 블로킹 절연층 상에 배치된 게이트 전극;
    상기 채널 부재의 제 1 및 제 2 영역에 각각 연결된 소스 및 드레인; 및
    상기 소스 및 드레인에 각각 접합된 제 1 및 제 2 도전체를 포함하고,
    상기 전하 트랩층은 상기 채널 부재에 인접하게 배치된 제 1 트랩층 및 상기 게이트 전극에 인접하게 배치된 제 2 트랩층을 포함하는 다층 구조를 갖고,
    상기 제 1 트랩층은 상기 제 2 트랩층 보다 얕은 레벨(shallow level)의 트랩을 갖고, 상기 제 2 트랩층은 상기 제 1 트랩층 보다 깊은 레벨(deep level)의 트랩을 갖는 시냅스 소자.
  2. 제 1 항에 있어서,
    상기 제 1 트랩층은 제 1 실리콘 질화물층이고,
    상기 제 2 트랩층은 상기 제 1 실리콘 질화물층과 다른 제 2 실리콘 질화물층인 시냅스 소자.
  3. 제 2 항에 있어서,
    상기 제 1 실리콘 질화물층은 Si-리치(rich)한 실리콘 질화물층이고,
    상기 제 2 실리콘 질화물층은 상기 제 1 실리콘 질화물층 보다 질소(N)의 함유 비율이 높은 실리콘 질화물층인 시냅스 소자.
  4. 제 3 항에 있어서,
    상기 제 2 실리콘 질화물층은 화학양론적 조성을 갖는 실리콘 질화물 및 N-리치(rich)한 실리콘 질화물 중 적어도 하나를 포함하는 시냅스 소자.
  5. 제 1 항에 있어서,
    상기 제 1 트랩층은 상기 제 2 트랩층 보다 작은 에너지 밴드갭을 갖는 시냅스 소자.
  6. 제 1 항에 있어서,
    상기 소스와 상기 제 1 도전체는 쇼트키 접합(Schottky junction)을 형성하고, 상기 드레인과 상기 제 2 도전체는 쇼트키 접합을 형성하는 시냅스 소자.
  7. 제 6 항에 있어서,
    상기 소스 및 상기 드레인 각각은 1×1016 내지 2×1018 atoms/cm3의 도핑 농도를 갖는 시냅스 소자.
  8. 청구항 1 내지 7 중 어느 한 항에 기재된 시냅스 소자를 포함하는 뉴로모픽 소자(neuromorphic device).
  9. 제 8 항에 있어서,
    상기 시냅스 소자와 연결된 CMOS 주변 회로를 더 포함하는 뉴로모픽 소자.
  10. 시냅스 소자의 제조 방법으로서,
    채널 부재를 마련하는 단계;
    상기 채널 부재 상에 터널 절연층, 전하 트랩층, 블로킹 절연층 및 게이트 전극이 순차로 적층된 적층 구조체를 형성하는 단계;
    상기 채널 부재의 제 1 및 제 2 영역에 각각 연결된 소스 및 드레인을 형성하는 단계; 및
    상기 소스 및 드레인에 각각 접합된 제 1 및 제 2 도전체를 형성하는 단계를 포함하고,
    상기 전하 트랩층은 상기 채널 부재에 인접한 제 1 트랩층 및 상기 게이트 전극에 인접한 제 2 트랩층을 포함하는 다층 구조를 갖도록 형성하고,
    상기 제 1 트랩층은 상기 제 2 트랩층 보다 얕은 레벨(shallow level)의 트랩을 갖고, 상기 제 2 트랩층은 상기 제 1 트랩층 보다 깊은 레벨(deep level)의 트랩을 갖는 시냅스 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 트랩층은 제 1 실리콘 질화물층이고,
    상기 제 2 트랩층은 상기 제 1 실리콘 질화물층과 다른 제 2 실리콘 질화물층인 시냅스 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 실리콘 질화물층은 Si-리치(rich)한 실리콘 질화물층이고,
    상기 제 2 실리콘 질화물층은 상기 제 1 실리콘 질화물층 보다 질소(N)의 함유 비율이 높은 실리콘 질화물층인 시냅스 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 2 실리콘 질화물층은 화학양론적 조성을 갖는 실리콘 질화물 및 N-리치(rich)한 실리콘 질화물 중 적어도 하나를 포함하는 시냅스 소자의 제조 방법.
  14. 제 10 항에 있어서,
    상기 제 1 트랩층은 상기 제 2 트랩층 보다 작은 에너지 밴드갭을 갖는 시냅스 소자의 제조 방법.
  15. 제 10 항에 있어서,
    상기 소스와 상기 제 1 도전체는 쇼트키 접합(Schottky junction)을 형성하고, 상기 드레인과 상기 제 2 도전체는 쇼트키 접합을 형성하는 시냅스 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 소스 및 상기 드레인 각각은 1×1016 내지 2×1018 atoms/cm3의 도핑 농도를 갖는 시냅스 소자의 제조 방법.
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