JPS6059750B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS6059750B2 JPS6059750B2 JP55185336A JP18533680A JPS6059750B2 JP S6059750 B2 JPS6059750 B2 JP S6059750B2 JP 55185336 A JP55185336 A JP 55185336A JP 18533680 A JP18533680 A JP 18533680A JP S6059750 B2 JPS6059750 B2 JP S6059750B2
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- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 12
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7886—Hot carrier produced by avalanche breakdown of a PN junction, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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Description
【発明の詳細な説明】
本発明は不揮発性半導体記憶装置、特にフローティン
グゲート形の不揮発性半導体記憶装置に関する。
グゲート形の不揮発性半導体記憶装置に関する。
一般に、フローティングゲート形の不揮発性半導体記
憶装置たとえばＦＡＭＯＳ（Ｆｌｏａｔｉｎｇ−ｇａｔ
ｅＡｖａｌａｎｃｈｅ−ｉｎｊｅｃｔｉｏｎＭＯＳ）に
おいては、ドレイン接合近傍でのアバランシユブレーク
ダウンによつて発生したホットキャリアたとえばホツト
エレクトロンを絶縁体に囲まれたフローティングゲート
に注入する。
憶装置たとえばＦＡＭＯＳ（Ｆｌｏａｔｉｎｇ−ｇａｔ
ｅＡｖａｌａｎｃｈｅ−ｉｎｊｅｃｔｉｏｎＭＯＳ）に
おいては、ドレイン接合近傍でのアバランシユブレーク
ダウンによつて発生したホットキャリアたとえばホツト
エレクトロンを絶縁体に囲まれたフローティングゲート
に注入する。
従つて、たとえばｎチャネル形装置であれば、フローテ
ィングゲートに電子が畜積されるとスレツシユホールド
値が高くなり、他方、フローティングゲートから電子が
掃出されるとスレツシユホールド値が低くなる。このよ
うな ２つの状態が記憶状態“゛１’’および“’０’
’に対応する。 従来、上述のフローティング形の不揮
発性半導体装置における電気的消去すなわちフローティ
ングゲートに蓄積されたキャリアの掃出はトンネル効果
を利用している。
ィングゲートに電子が畜積されるとスレツシユホールド
値が高くなり、他方、フローティングゲートから電子が
掃出されるとスレツシユホールド値が低くなる。このよ
うな ２つの状態が記憶状態“゛１’’および“’０’
’に対応する。 従来、上述のフローティング形の不揮
発性半導体装置における電気的消去すなわちフローティ
ングゲートに蓄積されたキャリアの掃出はトンネル効果
を利用している。
しカルながら、この従来形においては、フローティング
ゲートとコントロールゲートとの間の絶縁膜を、キャリ
アをトンネルさせるのに十分薄くしなければならず、た
とえば、絶縁膜が酸化シリコン（ＳｉＯ０）の場合には
〜３０八程度の膜厚にしなければならず、従つて、消去
動作が不安定な絶縁膜質に依存するという問題点がある
。また、絶縁膜を安定な膜厚たとえば３００Λ程度にし
た場合にはコントロールゲートに高電圧を印加しなけれ
ばならず、この結果、絶縁膜が静電破壊を引起こして装
置の破壊を招くという問題点もある。 本発明の目的は
、フローティングゲートにＰＮ接合を形成し且つコント
ロールゲートを２つ設’け、コントロールゲート間に印
加された電圧によりフローティングゲート内にアバラン
シエブレークダウンを引起こし、これにより発生するホ
ットキャリアを掃出するという構想にもとづき、フロー
ティングゲートとコントロールゲートとの間の・絶縁膜
を安定的な膜質にし且つ絶縁膜の電圧負担を小さくして
、前述の従来形における問題点を解決することにある。
ゲートとコントロールゲートとの間の絶縁膜を、キャリ
アをトンネルさせるのに十分薄くしなければならず、た
とえば、絶縁膜が酸化シリコン（ＳｉＯ０）の場合には
〜３０八程度の膜厚にしなければならず、従つて、消去
動作が不安定な絶縁膜質に依存するという問題点がある
。また、絶縁膜を安定な膜厚たとえば３００Λ程度にし
た場合にはコントロールゲートに高電圧を印加しなけれ
ばならず、この結果、絶縁膜が静電破壊を引起こして装
置の破壊を招くという問題点もある。 本発明の目的は
、フローティングゲートにＰＮ接合を形成し且つコント
ロールゲートを２つ設’け、コントロールゲート間に印
加された電圧によりフローティングゲート内にアバラン
シエブレークダウンを引起こし、これにより発生するホ
ットキャリアを掃出するという構想にもとづき、フロー
ティングゲートとコントロールゲートとの間の・絶縁膜
を安定的な膜質にし且つ絶縁膜の電圧負担を小さくして
、前述の従来形における問題点を解決することにある。
以下、図面により本発明を従来形と比較して説明する。
第１図Ａは従来のＦＡＭＯＳの構造を示す斜視図である
。第１図Ａにおいて、フィールド絶縁膜１たとえば比較
的厚い酸化シリコン膜はフィールド領域を形成し、他方
フィールド絶縁膜１が存在しない領域はアクティブ領域
を形成する。このアクティブ領域上には、絶縁膜３（第
１図Ａに図示せす、第１図ＢおよびＣに図示する）を介
してフローティングゲートＦＧが形成され、さらに、フ
ローティングゲートＦＧ上には、絶縁膜４（第１図Ａに
図示せず、第１図Ｂおよび第１図Ｃに図示する）を介し
てコントロールゲートＣＧが形成されている。第１図Ａ
のＢ−Ｂ線の断面を示す第１図Ｂにおいて分かるように
、フローティングゲートＦＧの下におけるアクティブ領
域にはＦＡＭＯＳのチャネル領域が形成され、他の領域
には、半導体基板２がＰ一形であれば、２つのＮ＋形不
純物領域が形成され、それぞれは、ソース領域Ｓおよび
ドレイン領域Ｄとして作用する。
。第１図Ａにおいて、フィールド絶縁膜１たとえば比較
的厚い酸化シリコン膜はフィールド領域を形成し、他方
フィールド絶縁膜１が存在しない領域はアクティブ領域
を形成する。このアクティブ領域上には、絶縁膜３（第
１図Ａに図示せす、第１図ＢおよびＣに図示する）を介
してフローティングゲートＦＧが形成され、さらに、フ
ローティングゲートＦＧ上には、絶縁膜４（第１図Ａに
図示せず、第１図Ｂおよび第１図Ｃに図示する）を介し
てコントロールゲートＣＧが形成されている。第１図Ａ
のＢ−Ｂ線の断面を示す第１図Ｂにおいて分かるように
、フローティングゲートＦＧの下におけるアクティブ領
域にはＦＡＭＯＳのチャネル領域が形成され、他の領域
には、半導体基板２がＰ一形であれば、２つのＮ＋形不
純物領域が形成され、それぞれは、ソース領域Ｓおよび
ドレイン領域Ｄとして作用する。
なお、Ｔｓ，ＴＤ，ＴＧは、それぞれ、ソース、ドレイ
ン、ゲートの電極を示す。また、第１図Ｃは第１図Ａ（
７）Ｃ−Ｃ線の断面を示す。第１図Ａに示すＦＡＭＯＳ
の記憶状態はフローティングゲートＦＧにキャリアが蓄
積しているか否かによつて決定される。
ン、ゲートの電極を示す。また、第１図Ｃは第１図Ａ（
７）Ｃ−Ｃ線の断面を示す。第１図Ａに示すＦＡＭＯＳ
の記憶状態はフローティングゲートＦＧにキャリアが蓄
積しているか否かによつて決定される。
このようなＦＡＭＯＳにおいて書込みを行う場合には、
ドレイン電極Ｔ。に正の高電圧を印加してドレイン接合
領域にアバランシブレークダウンを引起こさせる。この
結果、アバランシブレークダウンによつて発生するホッ
トキャリアたとえばホツトエレクトロンのうち、半導体
基板２と絶縁膜３とにより形成されるエネルギー障壁（
たとえば、シリコンとシリコン酸化膜であれば大体Ｇ■
）を超えたものがフローティングゲートＦＧに注入され
ることになる。逆に、第１図ＡＣりＦＡＭＯＳの消去を
行う場合には、トンネル効果を利用している。この場合
、コントロールゲートＦＧとフローティングゲートＦＧ
との間の絶縁膜４はきわめて薄くなければならない。し
か−しながら、薄い絶縁膜４たとえばシリコン酸化膜を
安定的に製造することは非常に難かしく、言い換えると
、薄い絶縁膜の膜厚の製造ばらつきは非常に大きく、従
つて、ＦＡＭＯＳの消去特性は絶縁膜４の不安定な膜質
に依存するという問題点がある。また、絶縁膜４の膜厚
を大きくし且つコントロールゲートＣＧの電極、Ｔｃに
高い電圧を印加することによつて消去を行うと、絶縁膜
４が静電破壊を起こす可能性がある。第２図Ａは本発明
の一実施例としてのＦＡＭＯＳの構造を示す斜視図、第
２図Ｂおよび第２図Ｃは、それぞれ第２図Ａ（７）Ｂ−
Ｂ線およびＣ−Ｃ線の断面図であつて、第２図Ａ〜第２
図Ｃは第１図”Ａ〜第１図Ｃにそれぞれ対応する。
ドレイン電極Ｔ。に正の高電圧を印加してドレイン接合
領域にアバランシブレークダウンを引起こさせる。この
結果、アバランシブレークダウンによつて発生するホッ
トキャリアたとえばホツトエレクトロンのうち、半導体
基板２と絶縁膜３とにより形成されるエネルギー障壁（
たとえば、シリコンとシリコン酸化膜であれば大体Ｇ■
）を超えたものがフローティングゲートＦＧに注入され
ることになる。逆に、第１図ＡＣりＦＡＭＯＳの消去を
行う場合には、トンネル効果を利用している。この場合
、コントロールゲートＦＧとフローティングゲートＦＧ
との間の絶縁膜４はきわめて薄くなければならない。し
か−しながら、薄い絶縁膜４たとえばシリコン酸化膜を
安定的に製造することは非常に難かしく、言い換えると
、薄い絶縁膜の膜厚の製造ばらつきは非常に大きく、従
つて、ＦＡＭＯＳの消去特性は絶縁膜４の不安定な膜質
に依存するという問題点がある。また、絶縁膜４の膜厚
を大きくし且つコントロールゲートＣＧの電極、Ｔｃに
高い電圧を印加することによつて消去を行うと、絶縁膜
４が静電破壊を起こす可能性がある。第２図Ａは本発明
の一実施例としてのＦＡＭＯＳの構造を示す斜視図、第
２図Ｂおよび第２図Ｃは、それぞれ第２図Ａ（７）Ｂ−
Ｂ線およびＣ−Ｃ線の断面図であつて、第２図Ａ〜第２
図Ｃは第１図”Ａ〜第１図Ｃにそれぞれ対応する。
従つて、第２図Ａ〜第２図Ｃにおいて、第１図Ａ〜第１
図Ｃにおける構成要素の同一な要素については同一の参
照番号を付してある。なお、第２図Ｂは第１図Ｂとほぼ
同一である。第２図Ａにおいては、第１図Ａのフローテ
ィングゲートＦＧの代りに２つの領域ＦＧ″−１，ＦＧ
―２に分割されたフローティングゲートＦＧ″が設けら
れている。
図Ｃにおける構成要素の同一な要素については同一の参
照番号を付してある。なお、第２図Ｂは第１図Ｂとほぼ
同一である。第２図Ａにおいては、第１図Ａのフローテ
ィングゲートＦＧの代りに２つの領域ＦＧ″−１，ＦＧ
―２に分割されたフローティングゲートＦＧ″が設けら
れている。
この場合、領域ＦＧ″−１およびＦＧ″−２は、それぞ
れ、Ｎ形導電領域およびＰ＋形導電領域であり、従つて
、領域ＦＧ−１と領域ＦＧ−２との境界ＸにＰＮ接合が
できる。また、第１図ＡのコントロールゲートＣＧに相
当するコントロールゲートＣＧ−１に加えて、もう１つ
のコントロールゲートＣＧ−２が設けられている。この
場合、コントロールゲートＣＧ−１はフローティングゲ
ートＦＧ″のＮ形導電領域ＦＧ″−１の上に位置し、他
方、コントロールゲートＣＧ−２はフローティングゲー
トＦＧ゛のＰ＋形導電領域ＦＧ″−２の上に位置してい
る。また、コントロールゲートＣＧ−２はコントロール
ゲートＣＧ−１上に一部重畳するように形成されている
。また、コントロールゲートＣＧ−１の端はＰ−Ｎ接合
位置ｘよりもΔＸｊだけＦＧ−１側にずれて位置してい
る。第２図Ｃに示すように、上述の距離ΔＸｊ内に、両
コントロールゲートＣＧ−１，ＣＧ−２間の電位差がそ
れぞれの間の絶縁膜を介しての容量結合によつて高電界
を誘起させることができ、これによつて、後述のごとく
消去動作を行うことができる。以下、第２図Ａ（７）Ｆ
Ａｒ！４０Ｓの動作を説明する。第３図Ａ〜第３図Ｃは
第２図ＡのＦＡＭＯＳの書込み動作を示すための、フロ
ーティングゲートＦＧ″内のＸ，ｙ方向の二次元的エネ
ルギーバンド図である。図において、上面が伝導帯を示
し、下面が価電帯を示す。ここで前面が、コントロール
ゲートＣＧ側、後面が基板側に相当する。第３図Ａはキ
ャリアが注入される前の平衡状態でＦＧ内のＦＧ５−１
、ＦＧ′−２のフェルミレベルはコントロールゲートＣ
Ｇのそれと一致してＯ■にある。次に、コントロールゲ
ートＣＧ−１、ＣＧ−２を共にバイアスし、基板内でド
レイン近傍に、アバランシエ降状を引き起こすと、第３
図Ｂに示すように、発生したホツトエレクトロンをＦＧ
″内特に第２図Ａの構造ではＮ型導電領域ＦＧ″−１に
注入できる。領域ＦＧ″−１にとつてはキャリアの高度
注入になるため、一部はＰ＋形導電領域ＦＧ″−２に拡
散し矢印Ｙ２，Ｙ３に示すごとく、再結合電流となる。
この後に、コントロールゲートＣＧ−１、ＣＧ−２の電
圧を切ると、第３図Ｃに示すように、フローティングゲ
ートＦＧに注入されたエレクトロンはコントロールゲー
トＣＧおよび基板の間の絶縁膜の容量結合により蓄積層
として存在し、ポテンシャルはΔ■τＨだけ下がる。す
なわちスレツシユホールド値ＶＴＨはΔＶＴＨだけ上昇
する。第４図Ａ〜第４図Ｃは第２図Ａ（７）ＦＡＭＯＳ
の消去動作を説明するためのフローナイングゲートＦＧ
″のエネルギーバンド図である。
れ、Ｎ形導電領域およびＰ＋形導電領域であり、従つて
、領域ＦＧ−１と領域ＦＧ−２との境界ＸにＰＮ接合が
できる。また、第１図ＡのコントロールゲートＣＧに相
当するコントロールゲートＣＧ−１に加えて、もう１つ
のコントロールゲートＣＧ−２が設けられている。この
場合、コントロールゲートＣＧ−１はフローティングゲ
ートＦＧ″のＮ形導電領域ＦＧ″−１の上に位置し、他
方、コントロールゲートＣＧ−２はフローティングゲー
トＦＧ゛のＰ＋形導電領域ＦＧ″−２の上に位置してい
る。また、コントロールゲートＣＧ−２はコントロール
ゲートＣＧ−１上に一部重畳するように形成されている
。また、コントロールゲートＣＧ−１の端はＰ−Ｎ接合
位置ｘよりもΔＸｊだけＦＧ−１側にずれて位置してい
る。第２図Ｃに示すように、上述の距離ΔＸｊ内に、両
コントロールゲートＣＧ−１，ＣＧ−２間の電位差がそ
れぞれの間の絶縁膜を介しての容量結合によつて高電界
を誘起させることができ、これによつて、後述のごとく
消去動作を行うことができる。以下、第２図Ａ（７）Ｆ
Ａｒ！４０Ｓの動作を説明する。第３図Ａ〜第３図Ｃは
第２図ＡのＦＡＭＯＳの書込み動作を示すための、フロ
ーティングゲートＦＧ″内のＸ，ｙ方向の二次元的エネ
ルギーバンド図である。図において、上面が伝導帯を示
し、下面が価電帯を示す。ここで前面が、コントロール
ゲートＣＧ側、後面が基板側に相当する。第３図Ａはキ
ャリアが注入される前の平衡状態でＦＧ内のＦＧ５−１
、ＦＧ′−２のフェルミレベルはコントロールゲートＣ
Ｇのそれと一致してＯ■にある。次に、コントロールゲ
ートＣＧ−１、ＣＧ−２を共にバイアスし、基板内でド
レイン近傍に、アバランシエ降状を引き起こすと、第３
図Ｂに示すように、発生したホツトエレクトロンをＦＧ
″内特に第２図Ａの構造ではＮ型導電領域ＦＧ″−１に
注入できる。領域ＦＧ″−１にとつてはキャリアの高度
注入になるため、一部はＰ＋形導電領域ＦＧ″−２に拡
散し矢印Ｙ２，Ｙ３に示すごとく、再結合電流となる。
この後に、コントロールゲートＣＧ−１、ＣＧ−２の電
圧を切ると、第３図Ｃに示すように、フローティングゲ
ートＦＧに注入されたエレクトロンはコントロールゲー
トＣＧおよび基板の間の絶縁膜の容量結合により蓄積層
として存在し、ポテンシャルはΔ■τＨだけ下がる。す
なわちスレツシユホールド値ＶＴＨはΔＶＴＨだけ上昇
する。第４図Ａ〜第４図Ｃは第２図Ａ（７）ＦＡＭＯＳ
の消去動作を説明するためのフローナイングゲートＦＧ
″のエネルギーバンド図である。
第３図Ｃのごとく書込まれた状態において、コントロー
ルゲートＣＧ−２の電圧を零に保持したままコントロー
ルゲートＣＧ−１の電圧を正の値■。にすると、上述の
ΔＸｊは小さいために、第４図Ａの矢印Ｚ１に示すごと
くフローティングゲートＦＧ″のＰＮ接合領域に高い電
界が発生する。この状態では、Ｎ形導電領域ＦＧ″−１
内の多数キャリアは外部からしやへいされているため、
注入された分と空乏化した部分よりのエレクトロンはコ
ントロールゲートＣＧ−１とＮ型導電領域ＦＧ″−１間
の絶縁膜を介した容量結合でＦＧ″−１側に蓄積されて
いる。一方、Ｐ＋形導電領域ＦＧ−２はコントロールゲ
ートＣＧ−２が０Ｖに固定されているのでポテンシャル
はΔＶＴＨ下がつたままである。この結果、アバランシ
エブレークダウンがフローティングゲートＦＧ″内で発
生する。アバランシエブレークダウンによつて発生した
ホツトエレクトロンおよびホットホールは、それぞれ、
Ｎ形導電領域ＦＧ″−１およびＰ＋形導電領域ＦＧ−２
に流れると共に、ホツトエレクトロンの一部は絶縁膜４
を介してコントロールゲートＣＧ−１へ掃出される。次
に、コントロールゲートＣＧ−１の電圧Ｖｃを加えたま
ま時間が経過した状態を第４図Ｂに示す。
ルゲートＣＧ−２の電圧を零に保持したままコントロー
ルゲートＣＧ−１の電圧を正の値■。にすると、上述の
ΔＸｊは小さいために、第４図Ａの矢印Ｚ１に示すごと
くフローティングゲートＦＧ″のＰＮ接合領域に高い電
界が発生する。この状態では、Ｎ形導電領域ＦＧ″−１
内の多数キャリアは外部からしやへいされているため、
注入された分と空乏化した部分よりのエレクトロンはコ
ントロールゲートＣＧ−１とＮ型導電領域ＦＧ″−１間
の絶縁膜を介した容量結合でＦＧ″−１側に蓄積されて
いる。一方、Ｐ＋形導電領域ＦＧ−２はコントロールゲ
ートＣＧ−２が０Ｖに固定されているのでポテンシャル
はΔＶＴＨ下がつたままである。この結果、アバランシ
エブレークダウンがフローティングゲートＦＧ″内で発
生する。アバランシエブレークダウンによつて発生した
ホツトエレクトロンおよびホットホールは、それぞれ、
Ｎ形導電領域ＦＧ″−１およびＰ＋形導電領域ＦＧ−２
に流れると共に、ホツトエレクトロンの一部は絶縁膜４
を介してコントロールゲートＣＧ−１へ掃出される。次
に、コントロールゲートＣＧ−１の電圧Ｖｃを加えたま
ま時間が経過した状態を第４図Ｂに示す。
すなわち、Ｎ形導電領域ＦＧ−１は電子がＣＧ−１側に
蓄積した状態であり、またＰ＋形導電領域ＦＧ″−２は
ホールがコントロールゲートＣＧ一２側に蓄積した状態
である。これは、ＰＮ接合付近およびＮ型導電領域ＦＧ
″−１内の空乏層内で発生するエレクトロンーホールペ
アー発生によるもので、フローティングゲートＦＧ内の
ポテンシャルはコントロールゲートＣＧ−１，ＣＧ−２
の容量比で決まる電位になる。次にコントロールゲート
ＣＧ−１の電圧を０Ｖに戻した直後の状態を第４図Ｃに
示す。Ｎ型及びＰ型導電領域内に蓄積されているキャリ
アは解放されて矢印Ｚ２およびＺ３に示すごとくエレク
トロン及びホールの再結合電流として移動する。この場
合、ΔＶｔｈ″はホツトエレクトロンのコントロールゲ
ートＣＧ−１への掃出分だけ第３図Ｃにおける値Δ■１
より小さい。従つて、コントロールゲートＣＧ−１に電
圧ＶＧをパルス状に与えて、第４図Ａ〜第４図Ｃの状態
を繰返すことにより、第４図ＣのΔ■．″はさらに小さ
くなる。すなわち、消去動作を行えることになる。なお
、第４図Ａにおける実効的なＰＮ接合領域の電界は（Ｖ
Ｏ−ＶＰ８−■０ｘ−ΔＶｔｈ）／ΔＸｊｌただしＶＦ
Ｂはフラットバンド電圧またＶ。
蓄積した状態であり、またＰ＋形導電領域ＦＧ″−２は
ホールがコントロールゲートＣＧ一２側に蓄積した状態
である。これは、ＰＮ接合付近およびＮ型導電領域ＦＧ
″−１内の空乏層内で発生するエレクトロンーホールペ
アー発生によるもので、フローティングゲートＦＧ内の
ポテンシャルはコントロールゲートＣＧ−１，ＣＧ−２
の容量比で決まる電位になる。次にコントロールゲート
ＣＧ−１の電圧を０Ｖに戻した直後の状態を第４図Ｃに
示す。Ｎ型及びＰ型導電領域内に蓄積されているキャリ
アは解放されて矢印Ｚ２およびＺ３に示すごとくエレク
トロン及びホールの再結合電流として移動する。この場
合、ΔＶｔｈ″はホツトエレクトロンのコントロールゲ
ートＣＧ−１への掃出分だけ第３図Ｃにおける値Δ■１
より小さい。従つて、コントロールゲートＣＧ−１に電
圧ＶＧをパルス状に与えて、第４図Ａ〜第４図Ｃの状態
を繰返すことにより、第４図ＣのΔ■．″はさらに小さ
くなる。すなわち、消去動作を行えることになる。なお
、第４図Ａにおける実効的なＰＮ接合領域の電界は（Ｖ
Ｏ−ＶＰ８−■０ｘ−ΔＶｔｈ）／ΔＸｊｌただしＶＦ
Ｂはフラットバンド電圧またＶ。
ｘはＣＧ一１，ＦＧ−１間電圧によつて近似できるので
、上述のΔＸ，を小さくすれば、コントロールゲートＣ
Ｇ−１の正の印加電圧、ＶＧをより小さくする゜ことが
できる。以上説明したように本発明によれば、消去動作
をフローティングゲート内のアバランシエブレークダウ
ンによつて行つているので、フローティングゲートとコ
ントロールゲートとの間の絶縁膜は安定的な膜質を用い
ることができ、また、絶縁膜の電圧負担を小さくするこ
とができ、前述の従来形における問題点の解決に役立つ
ものである。
、上述のΔＸ，を小さくすれば、コントロールゲートＣ
Ｇ−１の正の印加電圧、ＶＧをより小さくする゜ことが
できる。以上説明したように本発明によれば、消去動作
をフローティングゲート内のアバランシエブレークダウ
ンによつて行つているので、フローティングゲートとコ
ントロールゲートとの間の絶縁膜は安定的な膜質を用い
ることができ、また、絶縁膜の電圧負担を小さくするこ
とができ、前述の従来形における問題点の解決に役立つ
ものである。
第１図Ａは従来のＦＡＭＯＳの構造を示す斜視″図、第
１図Ｂおよび第１図Ｃはそれぞれ、第１図ＡＯ）Ｂ−Ｂ
線およびＣ−Ｃ線の断面図、第２図Ａは本発明の一実施
例としてのＦＡＭＯＳの構造を示す斜視図、第２図Ｂお
よび第２図Ｃはそれぞれ、第２図ＡのＢ−Ｂ線およびＣ
−Ｃ線の断面図、第３図Ａ〜第３図Ｃは第２図Ａ（１）
ＦＡＭＯＳの書込動作を説明するためのフローティング
ゲートＦＧ″のｘ−，ｙ一方向の２次元的エネルギーバ
ンド図、第４図Ａ〜第４図Ｃは第２図Ａｆ）ＦＡＩＳ−
４０Ｓの消去動作を説明するためのフローティングゲー
トＦＧ″のｘ−，ｙ一方向の２次元的エネルギーバンド
図である。 Ｓ・・・・・・ソース領域、Ｄ・・・・・・ドレイン領
域、ＦＧ，ＦＧ″・・・・・・フローティングゲート、
ＦＧ５−１・・・・・・フローティングゲートＦＧ″の
Ｎ形導電領域、ＦＧ″−２・・・・・・フローティング
ゲートＦＧ″のＰ＋形導電領域、ＣＧ・・・・・・コン
トロールゲート、ＣＧ−１・・・・・・第１のコントロ
ールゲート、ＣＧ−２・・・・・・第２のコントロール
ゲート、１・・・・・フィールド絶縁膜、２・・・・・
・半導体基板、３・・・・・・第１の絶縁膜、４・・・
・第２の絶縁膜、５・・・・・・第３の絶縁膜。
１図Ｂおよび第１図Ｃはそれぞれ、第１図ＡＯ）Ｂ−Ｂ
線およびＣ−Ｃ線の断面図、第２図Ａは本発明の一実施
例としてのＦＡＭＯＳの構造を示す斜視図、第２図Ｂお
よび第２図Ｃはそれぞれ、第２図ＡのＢ−Ｂ線およびＣ
−Ｃ線の断面図、第３図Ａ〜第３図Ｃは第２図Ａ（１）
ＦＡＭＯＳの書込動作を説明するためのフローティング
ゲートＦＧ″のｘ−，ｙ一方向の２次元的エネルギーバ
ンド図、第４図Ａ〜第４図Ｃは第２図Ａｆ）ＦＡＩＳ−
４０Ｓの消去動作を説明するためのフローティングゲー
トＦＧ″のｘ−，ｙ一方向の２次元的エネルギーバンド
図である。 Ｓ・・・・・・ソース領域、Ｄ・・・・・・ドレイン領
域、ＦＧ，ＦＧ″・・・・・・フローティングゲート、
ＦＧ５−１・・・・・・フローティングゲートＦＧ″の
Ｎ形導電領域、ＦＧ″−２・・・・・・フローティング
ゲートＦＧ″のＰ＋形導電領域、ＣＧ・・・・・・コン
トロールゲート、ＣＧ−１・・・・・・第１のコントロ
ールゲート、ＣＧ−２・・・・・・第２のコントロール
ゲート、１・・・・・フィールド絶縁膜、２・・・・・
・半導体基板、３・・・・・・第１の絶縁膜、４・・・
・第２の絶縁膜、５・・・・・・第３の絶縁膜。
Claims (1)
- １ フローティングゲートと、該フローティングゲート
上に絶縁膜を介して設けられたコントロールゲートとを
有する不揮発性半導体記憶装置において、該フローティ
ングゲートが、一導電型の第１の領域と、該一導電型と
は反対導電型で該第１の領域に接する第２の領域とを有
し、該コントロールゲートが、該第１の領域上に設けら
れた第１のコントロールゲートと、第１のコントロール
ゲートとは絶縁されかつ該第２の領域上に設けられた第
２のコントロールゲートとを有することを特徴とする不
揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55185336A JPS6059750B2 (ja) | 1980-12-29 | 1980-12-29 | 不揮発性半導体記憶装置 |
| US06/331,286 US4462089A (en) | 1980-12-29 | 1981-12-16 | Nonvolatile semiconductor memory device |
| EP81305935A EP0055557B1 (en) | 1980-12-29 | 1981-12-17 | Nonvolatile semiconductor memory device |
| DE8181305935T DE3176549D1 (en) | 1980-12-29 | 1981-12-17 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55185336A JPS6059750B2 (ja) | 1980-12-29 | 1980-12-29 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57112077A JPS57112077A (en) | 1982-07-12 |
| JPS6059750B2 true JPS6059750B2 (ja) | 1985-12-26 |
Family
ID=16169014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55185336A Expired JPS6059750B2 (ja) | 1980-12-29 | 1980-12-29 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4462089A (ja) |
| EP (1) | EP0055557B1 (ja) |
| JP (1) | JPS6059750B2 (ja) |
| DE (1) | DE3176549D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131486A (ja) * | 1984-11-29 | 1986-06-19 | Res Dev Corp Of Japan | 半導体不揮発性メモリ |
| JPS63249375A (ja) * | 1987-04-06 | 1988-10-17 | Oki Electric Ind Co Ltd | 半導体記憶装置のデ−タ消去方法 |
| US5202850A (en) * | 1990-01-22 | 1993-04-13 | Silicon Storage Technology, Inc. | Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate |
| US5067108A (en) * | 1990-01-22 | 1991-11-19 | Silicon Storage Technology, Inc. | Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate |
| US5572054A (en) * | 1990-01-22 | 1996-11-05 | Silicon Storage Technology, Inc. | Method of operating a single transistor non-volatile electrically alterable semiconductor memory device |
| CA2051686C (en) * | 1990-01-22 | 2001-10-23 | Bing Yeh | Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate |
| JP3375087B2 (ja) * | 1991-10-21 | 2003-02-10 | ローム株式会社 | 半導体記憶装置およびその記憶情報読出方法 |
| US5479368A (en) * | 1993-09-30 | 1995-12-26 | Cirrus Logic, Inc. | Spacer flash cell device with vertically oriented floating gate |
| US5640031A (en) * | 1993-09-30 | 1997-06-17 | Keshtbod; Parviz | Spacer flash cell process |
| US5455791A (en) * | 1994-06-01 | 1995-10-03 | Zaleski; Andrzei | Method for erasing data in EEPROM devices on SOI substrates and device therefor |
| JP2846822B2 (ja) * | 1994-11-28 | 1999-01-13 | モトローラ株式会社 | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 |
| US6753568B1 (en) | 1996-11-15 | 2004-06-22 | Hitachi, Ltd. | Memory device |
| US6121088A (en) | 1998-09-17 | 2000-09-19 | Taiwan Semiconductor Manufacturing Company | Method of manufacture of undoped polysilicon as the floating-gate of a split-gate flash cell |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52104078A (en) * | 1976-02-27 | 1977-09-01 | Hitachi Ltd | Semiconductor unit |
| US4099196A (en) * | 1977-06-29 | 1978-07-04 | Intel Corporation | Triple layer polysilicon cell |
-
1980
- 1980-12-29 JP JP55185336A patent/JPS6059750B2/ja not_active Expired
-
1981
- 1981-12-16 US US06/331,286 patent/US4462089A/en not_active Expired - Fee Related
- 1981-12-17 DE DE8181305935T patent/DE3176549D1/de not_active Expired
- 1981-12-17 EP EP81305935A patent/EP0055557B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4462089A (en) | 1984-07-24 |
| EP0055557A2 (en) | 1982-07-07 |
| EP0055557A3 (en) | 1984-06-06 |
| DE3176549D1 (en) | 1988-01-07 |
| EP0055557B1 (en) | 1987-11-25 |
| JPS57112077A (en) | 1982-07-12 |
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