JP2003347434A - メモリ膜構造、メモリ素子、半導体装置および電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート絶縁膜の劣化が防止できて、安定動作
が可能なメモリ素子が構成できるメモリ膜構造を提供す
ること。 【解決手段】 第１電極の半導体基板１０２上に、シリ
コン微粒子３０２を含有するシリコン酸化膜２０２と、
第２電極のポリシリコン膜５０２を形成する。シリコン
微粒子３０２のポリシリコン膜５０２側を、このポリシ
リコン膜５０２側に突出するシリコン酸化膜の凸状膜部
２０２ａで覆う。凸状膜部２０２ａによって、シリコン
微粒子３０２とポリシリコン膜５０２とが、比較的大き
い面積で所定の距離に隔てられるので、この凸状膜部２
０２ａを介して第２電極とシリコン微粒子３０２とが短
時間で多くの電荷を授受でき、低消費電力で高速動作可
能なメモリ膜構造が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ膜構造、メ
モリ素子、半導体装置および電子機器に関する。

【０００２】

【従来の技術】従来のメモリ素子として、図１３に示す
ようなものがある（S.Tiwari and F.Rana et al, IEDM
Dig., p521(1995)参照）。このメモリ素子は、ナノクリ
スタル浮遊ゲート型メモリ素子であり、ｐ型シリコン基
板１０１中に形成されたソースおよびドレイン領域６０
１，６０１の間のチャネル領域上に、熱酸化で形成した
厚さ２ｎｍ程度のトンネル酸化膜２０１と、粒径５ｎｍ
程度のシリコン微粒子からなる量子ドット３０１と、低
圧ＣＶＤ（化学気相成長）で形成した厚さ１０ｎｍ程度
の制御酸化膜４０１と、ｎ＋ポリシリコンからなるゲー
ト電極５０１とを備える。このメモリ素子は、板状に形
成された比較的薄い上記トンネル酸化膜２０１と、上記
量子ドット３０１と、上記制御酸化膜４０１と、ゲート
電極５０１とで、メモリ膜構造を構成している。

【０００３】上記従来のメモリ素子に情報を書き込む場
合、上記ゲート電極５０１に正電圧を印加して、チャネ
ル領域に形成される反転層の電子を、上記トンネル酸化
膜２０１を透過させて量子ドット３０１に注入し、捕捉
させる。

【０００４】上記メモリ素子の情報を読み出す場合、上
記ゲート電極５０１に正電圧を印加すると共に上記ソー
スおよびドレイン領域６０１，６０１の間に電位差を与
え、ドレイン電流を検出し、このドレイン電流の増減か
ら上記量子ドットへの電子の捕捉状態を検出する。

【０００５】上記メモリ素子の情報を消去する場合、上
記ゲート電極５０１に負電圧を印加して、上記量子ドッ
ト３０１に捕捉された電子を、上記トンネル酸化膜２０
１を透過させてチャネル領域に放出させる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のメモリ素子は、情報の書込みおよび消去時に、量子
ドット３０１よりもチャネル側に位置するトンネル酸化
膜２０１を電子が透過するので、このトンネル酸化膜２
０１は劣化し易く、また、トンネル酸化膜２０１中に電
子が捕捉されてメモリ動作が不正確になり易いという問
題がある。

【０００７】そこで、本発明の目的は、ゲート絶縁膜の
劣化が防止できて、安定動作が可能なメモリ素子が構成
できるメモリ膜構造を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明のメモリ膜構造は、半導体基板上に形成さ
れ、導電体微粒子を含有する絶縁膜と、上記絶縁膜上に
形成された導電体膜とを備え、上記導電体微粒子は上記
導電体膜の近傍に配置されている。上記絶縁膜は、上記
導電体微粒子の上記導電体膜側を覆うと共に上記導電体
膜側に突出する凸状膜部を備える。この凸状膜部は、上
記導電体膜の近傍の導電体微粒子を覆って上記導電体膜
側に突出しているので、上記導電体微粒子と上記導電体
膜とが上記凸状膜部を介して接する部分が比較的大きく
なる。したがって、上記導電体微粒子と導電体膜は、導
電体微粒子が含有された絶縁膜と導電体膜との境界面が
平坦に形成された場合よりも、比較的多くの電荷が短時
間で授受できる。その結果、比較的高速にメモリ動作可
能なメモリ膜構造が得られる。

【０００９】上記導電体微粒子は、上記導電体膜側の近
傍に配置されているので、電荷の授受は上記導電体微粒
子と導電体膜とで行なわれる。したがって、上記絶縁膜
の半導体基板側は電荷が殆ど透過しないので、この半導
体基板側の絶縁膜の劣化が効果的に防止され、このメモ
リ膜構造のヒステリシス特性の劣化が効果的に防止され
る。したがって、高速書換え可能で安定した性能を有す
るメモリ膜構造が得られる。

【００１０】ここにおいて、上記導電体微粒子の上記導
電体膜側を覆うと共に上記導電体膜側に突出する上記絶
縁膜の凸状膜部は、上記導電体微粒子の上記導電体膜側
の形状に倣う形状を有するのが好ましい。これによっ
て、上記導電体微粒子が上記絶縁膜の凸状膜部を介して
上記導電体膜と接する部分が、効果的に大面積にでき
る。また、上記絶縁膜の凸状膜部の厚みを所定の厚みに
できるので、特性のばらつきが少ないメモリ膜構造が得
られる。

【００１１】本明細書において、微粒子とは、ナノメー
トル（ｎｍ）オーダー以下の寸法を有する粒子を意味す
る。

【００１２】１実施形態のメモリ膜構造では、上記絶縁
膜の凸状膜部の厚みは、上記絶縁膜の上記導電体微粒子
よりも半導体基板側の部分の厚みよりも薄く形成する。
上記半導体基板と導電体膜との間に電位差を与えた場
合、上記導電体微粒子と導電体膜との間で電荷が授受さ
れる。したがって、上記絶縁膜の導電体微粒子と上記半
導体基板との間の部分は電荷の透過が少なくなるので、
上記絶縁膜の半導体基板側の劣化が防止できる。その結
果、高信頼のメモリ膜構造が得られる。

【００１３】また、上記電荷が授受される導電体微粒子
と導電体膜との間の絶縁体部分は厚みが比較的薄いの
で、上記電荷の授受にかかる時間が比較的短くできると
共に、電荷の授受のために上記半導体基板と導電体膜と
の間に与えるべき電位差が、比較的小さくできる。した
がって、高速動作で低消費電力のメモリ膜構造が得られ
る。

【００１４】本発明のメモリ膜構造は、半導体基板上に
形成され、導電体微粒子を含有する絶縁膜と、上記絶縁
膜上に形成された導電体膜とを備え、上記導電体膜は、
上記導電体微粒子に向って上記絶縁膜側に突出する突出
部を備える。上記半導体基板と導電体膜との間に電位差
を与えた場合、上記導電体膜の突出部に電界集中が生じ
て、この突出部が突出する側の導電体微粒子に向って電
荷が注入される。したがって、上記半導体基板と導電体
膜との間に印加する電位差は比較的小さくてよく、ま
た、上記突出部から導電体微粒子に短時間で電荷が注入
される。一方、上記導電体微粒子に注入された電荷を放
出する場合、上記導電体膜の突出部に電界集中は生じな
いので、上記電荷は導電体微粒子から放出され難く、電
荷の保持特性が良好にできる。したがって、電荷が高速
書込み可能で、しかも、電荷の保持特性が優れたメモリ
膜構造が得られる。

【００１５】１実施形態のメモリ膜構造は、上記絶縁膜
中に、上記導電体微粒子よりも半導体基板側に位置する
ように第２の導電体膜を設け、この第２の導電体膜に、
上記導電体微粒子が捕獲した電荷が保持される。この第
２の導電体膜は、電荷を保持する際の電荷の分布のばら
つきが少ないので、導電体微粒子で電荷を保持するより
も、特性のばらつきが少ないメモリ膜構造が得られる。

【００１６】１実施形態のメモリ膜構造は、上記絶縁膜
中に、上記導電体微粒子よりも半導体基板側に位置する
ように第２の導電体微粒子を設け、この第２の導電体微
粒子に、上記導電体膜側の導電体微粒子が捕獲した電荷
が保持される。上記導電体膜側の導電体微粒子はクーロ
ンブロッケイド効果を奏するので、このメモリ膜構造は
ヒステリシス特性が顕著になり、その結果、電荷の読出
し特性の向上や、電荷の保持特性の向上が実現できる。

【００１７】１実施形態のメモリ素子は、上記メモリ膜
構造を用いて形成された電界効果型トランジスタを備え
るので、上記トランジスタのゲート絶縁膜の劣化が少な
くでき、ゲート絶縁膜での電荷の捕捉が少なくできる。
したがって、特性が安定して高信頼で、しかも低消費電
力で高速に動作可能なメモリ素子が得られる。

【００１８】１実施形態のメモリ素子は、ＳＯＩ（Sili
con on Insulator）基板上に上記メモリ膜構造を形成し
たので、上記メモリ膜構造を用いて形成したトランジス
タのソース領域およびドレイン領域と、ボディとの接合
容量を効果的に低減でき、その結果、良好な特性のメモ
リ素子が形成できる。また、上記ＳＯＩ基板状に、上記
ソース領域およびドレイン領域を浅く形成できるので、
短チャネル効果を抑制しつつメモリ素子を微細化でき
る。

【００１９】１実施形態の半導体装置は、上記メモリ素
子が集積されたメモリ回路を備えるので、低電源電圧で
動作可能で、低消費電力の半導体装置が得られる。

【００２０】１実施形態の半導体装置は、ロジック回路
と、上記メモリ回路とを混載し、このメモリ回路は低電
電圧で動作可能であるので、このメモリ回路の電源とロ
ジック回路の電源とを共通にできる。したがって、従来
におけるようなメモリ回路用の昇圧回路などが削除でき
て、小型の半導体装置が得られる。また、上記メモリ回
路は本発明のメモリ素子が集積されてなるので、従来よ
りも高集積化できる。したがって、本実施形態の半導体
装置は、メモリ回路およびメモリ回路に関するロジック
回路の部分が、集積回路全体に対して占める割合が小さ
くできる。したがって、従来よりも小型で同一の記憶容
量を有し、しかも高機能な半導体装置が得られる。ある
いは、従来と同一の寸法で、従来よりも記憶容量が大い
半導体装置が得られる。

【００２１】１実施形態の電子機器は、高機能かつ低消
費電力の上記半導体装置を備えるので、高機能で低消費
電力の電子機器が得られる。したがって、例えば、高機
能で電池寿命の長い携帯電話器などが構成できる。

【００２２】

【発明の実施の形態】以下、本発明を図示の実施の形態
により詳細に説明する。

【００２３】（第１実施形態）図１（ａ），（ｂ）は、
本発明の第１実施形態のメモリ膜構造を示す断面図であ
る。図１（ａ）は、メモリ膜構造の全体の断面図であ
り、図１（ｂ）は、図１（ａ）のメモリ膜構造の部分の
拡大断面図である。このメモリ膜構造は、第１電極であ
る半導体基板１０２上に、導電体微粒子としてのシリコ
ン微粒子３０２を含有する絶縁膜としてのシリコン酸化
膜２０２を形成している。このシリコン酸化膜２０２上
に、第２電極である導電体膜としてのポリシリコン膜５
０２を形成している。上記シリコン微粒子３０２は、上
記シリコン酸化膜２０２中の上記ポリシリコン膜５０２
の近傍に配置されている。上記シリコン酸化膜２０２
は、上記シリコン微粒子３０２のポリシリコン膜５０２
側を覆うと共に、このポリシリコン膜５０２側に突出す
る凸状膜部２０２ａを備える。このシリコン酸化膜の凸
状膜部２０２ａは、上記シリコン微粒子３０２の形状を
倣って概略ドーム状をなしている。

【００２４】上記シリコン酸化膜の凸状膜部２０２ａは
ｄ２の厚みに形成する一方、上記シリコン酸化膜２０２
のシリコン微粒子３０２よりも半導体基板１０２側の部
分をｄ１以上の厚みに形成している。上記シリコン酸化
膜２０２の上記シリコン微粒子３０２の上側の厚みｄ２
や、上記シリコン酸化膜２０２の上記シリコン微粒子３
０２の下側の厚みｄ１や、上記シリコン微粒子３０２の
粒径は、１ｎｍ〜１０ｎｍ程度のオーダーの寸法に形成
している。

【００２５】ただし、上記シリコン酸化膜２０２の各部
の寸法について、上記ｄ１およびｄ２が過度に小さい場
合、トンネル効果によってトンネル電流が増大して、シ
リコン酸化膜２０２の絶縁膜としての機能が失われる。
一方、上記ｄ２が過度に大きい場合、電荷の透過が阻害
され、電荷の書換え時に高電圧の印加が必要となり、そ
の場合、シリコン微粒子３０２とポリシリコン膜５０２
との間の絶縁破壊を招く虞がある。したがって、上記ｄ
１は２．５ｎｍ〜８ｎｍ程度であり、上記ｄ２は１．５
ｎｍ〜４ｎｍ程度であるのが好ましい。

【００２６】また、上記シリコン微粒子３０２は、粒径
が過小になると量子サイズ効果が大きくなって、電荷の
注入・放出のために大電流が必要となる一方、粒径が過
大になると、このメモリ膜構造を用いた素子を微細化し
た場合、素子毎のシリコン微粒子数のばらつきが大きく
なって素子特性がばらつく虞があり、また、素子の微細
化自体が困難になる。したがって、上記シリコン微粒子
の粒径は、１ｎｍ〜７ｎｍ程度であるのが好ましい。本
実施形態では、上記シリコン微粒子３０２の粒径を３〜
６ｎｍ程度に形成している。

【００２７】また、上記シリコン絶縁膜２０２は、上記
シリコン微粒子３０２の下側部分の厚みｄ１を、上記シ
リコン微粒子３０２上側部分の厚みｄ２よりも大きく形
成して、ｄ１＞ｄ２を満たすようにしている。具体的に
は、ｄ１は３〜５ｎｍ程度であり、ｄ２は１〜３ｎｍ程
度である。この構成により、上記シリコン絶縁膜２０２
について、シリコン微粒子３０２の下側部分を上側部分
よりも厚みを増してトンネル確率を減少させて、電荷の
移動を抑制している。すなわち、上記半導体基板１０２
とポリシリコン膜５０２の間に電位差を与えた場合、上
記シリコン微粒子３０２とポリシリコン膜５０２とが主
に電荷の授受を行う一方、上記シリコン微粒子３０２と
半導体基板１０２とが電荷の授受を殆ど行わないように
している。

【００２８】ここで、シリコン微粒子を含有する絶縁膜
について、シリコン微粒子の上側部分とシリコン微粒子
の下側部分とで材質を異ならせて、上記絶縁膜の下側部
分の電荷に対するポテンシャルを、上側部分よりも高く
してもよい。

【００２９】上記構成のメモリ膜構造に電荷を注入する
場合、第１電極としての半導体基板１０２に対して、第
２電極としてのポリシリコン膜５０２に負電圧を印加す
る。これによって、図２（ａ）の矢印Ａ，Ａ・・・で示
すように、電子がポリシリコン膜５０２からシリコン酸
化膜２０２の上側部分を透過して、シリコン微粒子３０
２に注入される。矢印Ａ，Ａ・・・は、電子がシリコン
微粒子３０２に注入される様子を模式的に示している。

【００３０】図２（ｂ）は、比較のため、シリコン酸化
膜１２０２の表面を平坦に形成したメモリ膜構造を示す
図である。図２（ｂ）のメモリ膜構造では、半導体基板
１１０２に対してポリシリコン膜１５０２に負電荷を印
加すると、ポリシリコン膜１５０２からシリコン微粒子
１３０２に注入される電子は、矢印Ｂで示すように、シ
リコン酸化膜１２０２のポリシリコン膜１５０２とシリ
コン微粒子１３０２との間が最も狭い部分のみを透過す
る。したがって、シリコン微粒子１３０２への電子の注
入に時間がかかる。

【００３１】一方、本実施形態のメモリ膜構造では、図
２（ａ）の矢印Ａ，Ａ・・・で示すように、シリコン酸
化膜２０２のシリコン微粒子３０２の上側の比較的広い
範囲にわたって電子が透過するので、シリコン微粒子３
０２への電子の注入は短時間で行なわれる。

【００３２】上記メモリ膜構造において、シリコン微粒
子３０２から電荷を放出させる場合、上記半導体基板１
０２に対してポリシリコン膜５０２に正電圧を印加す
る。これによって、図２（ａ）の矢印Ａ，Ａ・・・の逆
向きに、上記シリコン酸化膜２０２の上記シリコン微粒
子３０２の上側の比較的広い範囲で、シリコン微粒子３
０２からポリシリコン膜５０２に向って電子が透過す
る。この電子の放出も、電子の注入と同じように短時間
で実行される。

【００３３】上記シリコン微粒子３０２に関して電子を
注入および放出する際、半導体基板１０２に対してポリ
シリコン膜５０２に電圧を印加したときに、上記半導体
基板１０２とシリコン微粒子３０２との間では電荷の出
入りが殆ど起こらない。したがって、上記半導体基板１
０２とシリコン酸化膜２０２との間の界面付近における
欠陥や電荷のトラップが防止できる。また、上記半導体
基板１０２とシリコン微粒子３０２との間に電荷が殆ど
出入しないので、上記ポリシリコン膜５０２とシリコン
微粒子３０２との間の電子の注入・放出が、効率良く実
行できる。したがって、本実施形態のメモリ膜構造は、
動作の高速化と低消費電力化が実現できる。

【００３４】上記メモリ膜構造について、半導体基板１
０２とポリシリコン膜５０２との間の印加電圧を変えた
場合の容量の変化を測定した。具体的には、印加電圧を
＋３Ｖから−３Ｖに減少し、その後、−３Ｖから＋３Ｖ
に増加させた。この場合の容量の変化を測定し、横軸が
印加電圧で縦軸が容量のグラフに示した。その結果、印
加電圧が＋３Ｖから−３Ｖに減少した際に表れる曲線よ
りも、印加電圧が−３Ｖから＋３Ｖに増加した際に表れ
る曲線が、電圧の正方向にシフトして、ヒステリシス特
性を示した。この場合の曲線のシフト量は、最大で約
０．２Ｖに相当する量であった。したがって、ヒステリ
シス特性を示す電圧領域の電圧を印加し、そのときの容
量を測定することによって、情報の書込み状態と消去状
態とを判定することができる。例えば、電子が注入され
ている場合の容量は、電子が放出されている場合の容量
よりも大きいので、測定された容量値が所定値よりも大
きい場合は書き込み状態、測定された容量値が所定値よ
りも小さい場合は消去状態と判断できる。また、上記印
加電圧を−３Ｖから＋３Ｖに変えて容量を測定した結果
から、印加電圧が−３Ｖのときに情報の書込みが行なわ
れ、＋３Ｖのときに情報の消去が行なわれることが分か
った。

【００３５】本実施形態において、上記シリコン酸化膜
の凸状膜部２０２ａは、上記シリコン微粒子３０２の形
状を倣って概略ドーム状をなしたが、シリコン酸化膜の
凸状膜部は、このシリコン酸化膜が含有するシリコン微
粒子の形状に対応して、他の形状を有してもよい。要
は、絶縁膜の凸状膜部は、その絶縁膜に含有された導電
体微粒子の形状に対応する形状をなして、上記導電体微
粒子が上記凸状膜部を介して導電体膜と接する部分が比
較的大面積に、かつ、上記導電体微粒子と導電体膜との
間の距離が所定の距離に形成されていればよい。

【００３６】（第２実施形態）図３（ａ），（ｂ）は、
本発明の第２実施形態のメモリ膜構造を示す断面図であ
る。図３（ａ）は、メモリ膜構造の全体の断面図であ
り、図３（ｂ）は、図３（ａ）のメモリ膜構造の部分の
拡大断面図である。このメモリ膜構造は、第１電極であ
る半導体基板１０３上に、導電体微粒子としてのシリコ
ン微粒子３０３を含有する絶縁膜としてのシリコン酸化
膜２０３と、第２電極である導電体膜としてのポリシリ
コン膜５０３とを形成している。上記ポリシリコン膜５
０３は、上記シリコン微粒子３０３に向ってシリコン酸
化膜２０３側に突出する突出部５０３ａを備える。

【００３７】上記第１電極と第２電極に電位差を与えた
場合、上記ポリシリコン膜の突出部５０３ａに電界集中
を生じさせて、この突出部５０３ａを経て、ポリシリコ
ン膜５０３とシリコン微粒子３０３との間で電子の授受
を行うようにしている。

【００３８】また、上記シリコン微粒子３０３の上側の
表面と、上記ポリシリコン膜の突出部５０３ａとの間の
距離ｄ４と、上記シリコン微粒子３０３の下側の表面
と、半導体基板１０３とシリコン酸化膜２０３の間の境
界面との間の距離ｄ３について、ｄ３＞ｄ４の関係を満
たすようにしている。具体的には、ｄ３を４ｎｍにする
と共に、ｄ４を３ｎｍにしている。これによって、電荷
の授受が、確実にシリコン微粒子３０３とポリシリコン
膜５０３との間で行なわれるようにしている。

【００３９】ここにおいて、上記ｄ３とｄ４を例えば４
ｎｍに略同一に形成した場合でも、上記ポリシリコン膜
５０３は突出部５０３ａを備えるので、このポリシリコ
ン膜５０３と上記シリコン微粒子３０３とで電荷の授受
を行なうことができる。

【００４０】また、上記シリコン微粒子３０３の上側の
表面と、上記ポリシリコン膜の突出部５０３ａとの間の
距離ｄ４は、１ｎｍ〜５ｎｍ程度の比較的広い範囲に形
成できる。これは、上記突出部５０３ａに効果的に電界
集中が生成されるので、ｄ４が多少大きくなった場合で
あっても、ポリシリコン膜５０３からシリコン微粒子３
０３に電荷の注入が行なわれ易い一方、ｄ４が多少小さ
くなった場合であっても、シリコン微粒子３０３からポ
リシリコン膜５０３に電荷の放出が行なわれ難いからで
ある。したがって、上記距離ｄ４が多少ばらついてもメ
モリ膜構造の性能への影響が少ないので、上記距離ｄ４
の許容範囲が比較的広くなって、メモリ膜構造の製造時
の歩留まりが向上できる。

【００４１】上記シリコン微粒子３０３の粒径は、２ｎ
ｍ〜６ｎｍ程度に形成するのが好ましい。この寸法に形
成することによって、量子サイズ効果が適切に奏され
る。また、上記シリコン微粒子３０３の下側の表面と、
半導体基板１０３とシリコン酸化膜２０３の間の境界面
との間の距離ｄ３は、３ｎｍ〜５ｎｍであるのが好まし
い。また、上記シリコン微粒子３０３の上側の表面と、
上記ポリシリコン膜の突出部５０３ａとの間の距離ｄ４
は、２ｎｍ〜３ｎｍ程度であるのが好ましい。

【００４２】上記構成のメモリ膜構造は、以下のように
して電荷の注入・放出を行なう。すなわち、第１電極で
ある半導体基板１０３に対して第２電極であるポリシリ
コン膜５０３に、負電圧を印加する。そうすると、図４
（ａ）の矢印Ｃで示すように、電子が、ポリシリコン膜
の突出部５０３ａからシリコン微粒子３０３に向って、
シリコン酸化膜２０３を介して注入される。このとき、
上記ポリシリコン膜５０３に電界集中が生じるので、電
子が比較的移動し易い。一方、上記半導体基板１０３に
対してポリシリコン膜５０３に正電圧を印加すると、図
４（ａ）の矢印Ｄで示すように、シリコン微粒子３０３
の電子がポリシリコン膜の突出部５０３ａに向って放出
される。このとき、注入時におけるような電界集中は生
じないので、電子は比較的移動し難い。図４（ａ）にお
いて、矢印Ｃと矢印Ｄの長さによって電子の移動し易さ
を示している。図４（ｂ）は、比較のため、ポリシリコ
ン膜１５０３とシリコン酸化膜１２０３の間の境界面を
平坦に形成したメモリ膜構造を示す図である。このメモ
リ膜構造では、半導体基板１１０３に対してポリシリコ
ン膜１５０３に負電荷を印加して、矢印Ｅで示すように
シリコン微粒子１３０３に電子を注入する場合と、半導
体基板１１０３に対してポリシリコン膜１５０３に正電
荷を印加して、矢印Ｆで示すようにシリコン微粒子１３
０３から電子を放出させる場合とで、電子の移動のし易
さは略同じである。したがって、この比較例のメモリ膜
構造は、電子の注入のために比較的高電圧が必要である
一方、電子の放出は比較的低電圧で実行される。すなわ
ち、消費電力が比較的大きく、電子の保持特性が比較的
悪い。

【００４３】また、図４（ａ）に示すように、上記ポリ
シリコン膜の突出部５０３ａの先端を鋭く尖らせるのが
好ましい。これによって、第２電極に負電荷を印加した
時のポリシリコン膜の突出部５０３ａへの電界集中効果
が増大する。

【００４４】以上のように、本実施形態のメモリ膜構造
は、上記ポリシリコン膜の突出部５０３ａでの電界集中
を利用してシリコン微粒子３０３に電子を注入するの
で、低電圧で高速に電子注入が実行できる。したがっ
て、情報の書込み・消去動作の高速化と、低消費電力化
が実現できる。また、上記シリコン微粒子３０３に注入
された電子は比較的放出され難いので、情報の保持特性
の向上が実現できる。

【００４５】また、本実施形態のメモリ膜構造は、上記
半導体基板１０３とシリコン微粒子３０３との間では電
荷が殆ど授受されないので、上記半導体基板１０３とシ
リコン酸化膜２０３との境界面近傍に、電荷の注入・放
出に起因する欠陥が生じたり、電荷のトラップが生じた
りすることが効果的に防止できる。また、上記シリコン
酸化膜２０３は、上記ポリシリコン膜の突出部５０３ａ
が形成された部分以外の部分は、厚みが比較的厚く形成
できるので、第１電極である半導体基板１０３と第２電
極であるポリシリコン膜５０３との間のリーク電流を効
果的に防止できる。その結果、このメモリ膜構造の情報
の保持特性を向上できる。

【００４６】また、本実施形態のメモリ膜構造につい
て、印加電圧を＋３Ｖから−３Ｖに減少し、その後、−
３Ｖから＋３Ｖに増加させた場合の容量の変化を測定
し、その測定結果をグラフに示したところ、第１実施形
態と同様のヒステリシス特性が得られることが分かっ
た。上記印加電圧の低減時の曲線と、印加電圧の増加時
の曲線との間の電圧方向のシフト量は、最大で約０．２
５Ｖに相当する量であった。したがって、ヒステリシス
特性を示す電圧領域の電圧を印加し、そのときの容量を
測定することによって、情報の書込み状態と消去状態と
を判定することができる。

【００４７】（第３実施形態）図５（ａ），（ｂ）は、
本発明の第３実施形態のメモリ膜構造を示す断面図であ
る。本実施形態のメモリ膜構造は、第１実施形態および
第２実施形態のメモリ膜構造と比較して、絶縁膜中の導
電体微粒子よりも半導体基板側に、第２の導電体膜を備
える点が異なる。

【００４８】図５（ａ）のメモリ膜構造は、シリコン微
粒子３０４と半導体基板１０４の間に、絶縁層２０４，
２１４を介して、第２導電体膜としてのシリコン膜３１
４を備える。上記シリコン膜３１４はポリシリコンから
なり、４ｎｍ〜６ｎｍ程度の厚みを有する。このシリコ
ン膜３１４の上側には、上記シリコン微粒子３０４を含
有する絶縁層としての上側シリコン酸化膜２０４が形成
されている。上記シリコン膜３１４の下側には、絶縁層
としての下側シリコン酸化膜２１４が、下面を半導体基
板１０４に接して形成されている。上記上側シリコン酸
化膜２０４は、上記シリコン微粒子３０４を覆うと共に
ポリシリコン膜５０４側に突出する凸状膜部２０４ａを
備える。

【００４９】図５（ｂ）のメモリ膜構造は、シリコン微
粒子３０５と半導体基板１０５の間に、絶縁層２０５，
２１５を介して、第２導電体膜としてのシリコン膜３１
５を備える。このシリコン膜３１５はポリシリコンから
なり、４ｎｍ〜６ｎｍ程度の厚みを有する。このシリコ
ン膜３１５の上側には、上記シリコン微粒子３０５を含
有する絶縁層としての上側シリコン酸化膜２０５が形成
されている。上記シリコン膜３１５の下側には、絶縁層
としての下側シリコン酸化膜２１５が、下面を半導体基
板１０５に接して形成されている。上記ポリシリコン膜
５０５は、上記シリコン微粒子３０５に向って上側シリ
コン酸化膜２０５側に突出する突出部５０５ａを備え
る。

【００５０】図５（ａ），（ｂ）のメモリ膜構造におい
て、上記半導体基板１０４，１０５と、上記ポリシリコ
ン膜５０４，５０５との間に所定の電位差を与える。そ
うすると、図５（ａ）のメモリ膜構造では、上記ポリシ
リコン膜５０４から上記凸状膜部２０４ａを透過してシ
リコン微粒子３０４に電荷が注入され、この注入された
電荷は上記シリコン膜３１４に蓄積される。図５（ｂ）
のメモリ膜構造では、上記ポリシリコン膜５０５から上
記突出部５０５ａを介してシリコン微粒子３０５に電荷
が注入され、この注入された電荷は、上記シリコン膜３
１５に蓄積される。

【００５１】本実施形態のメモリ膜構造では、上記シリ
コン膜３１４，３１５に電荷が略均一に分布するので、
第１および第２実施形態におけるようなシリコン微粒子
３０４，３０５に電荷を蓄積する場合と異なり、微粒子
の分布のばらつきによって電荷の分布にばらつきが生じ
ることが無い。すなわち、本実施形態のメモリ膜構造
は、製造時に分布のばらつきが比較的生じやすい微粒子
には電荷を蓄積しないで、シリコン膜３１４，３１５に
電荷を蓄積するので、安定した特性を有するメモリ膜構
造が、容易かつ安定に製造できる。上記電荷を微粒子に
蓄積する場合、この微粒子の分布のばらつきに起因する
特性のばらつきは、メモリ膜構造の微細化度合いが大き
い程顕著になる。しかしながら、本実施形態のメモリ膜
構造は、微粒子に電荷を蓄積しないでシリコン膜３１
４，３１５に電荷を蓄積するので、微細化が進行して
も、電荷の分布が略均一に保持できる。すなわち、本実
施形態のメモリ膜構造は、特性を劣化させることなく容
易に微細化できる。

【００５２】また、上記シリコン膜３１４，３１５への
電荷の注入・放出は、上記シリコン微粒子３０４，３０
５を介して行なわれると共に、このシリコン微粒子３０
４，３０５はクーロンブロッケイド効果を奏するので、
上記シリコン膜３１４，３１５への電荷の保持特性が良
好になる。したがって、上記シリコン膜３１４，３１５
と、第２電極としてのポリシリコン膜５０４，５０５と
の間にあって、上記シリコン微粒子３０４，３０５が含
有される上側シリコン酸化膜２０４，２０５の厚みを薄
くすると、電荷の保持特性が比較的良好で、しかも、書
込み速度が高速のメモリ膜構造が得られる。

【００５３】本実施形態のメモリ膜構造について、印加
電圧を＋３Ｖから−３Ｖに減少し、その後、−３Ｖから
＋３Ｖに増加させた場合の容量の変化を測定し、その測
定結果をグラフに示したところ、第１実施形態と同様の
ヒステリシス特性が得られた。上記印加電圧の低減時の
曲線と、印加電圧の増加時の曲線との間の電圧方向のシ
フト量は、最大で約０．３５Ｖに相当する量であった。
したがって、ヒステリシス特性を示す電圧領域の電圧を
印加し、そのときの容量を測定することによって、情報
の書込み状態と消去状態とを判定することができる。

【００５４】本実施形態において、上記上側シリコン酸
化膜２０４と下側シリコン酸化膜２１４とは、互いに異
なる材料で形成してもよい。また、上記上側シリコン酸
化膜２０５と下側シリコン酸化膜２１４とは、互いに異
なる材料で形成してもよい。

【００５５】（第４実施形態）図６（ａ），（ｂ）は、
本発明の第４実施形態のメモリ膜構造を示す断面図であ
る。本実施形態のメモリ膜構造は、第１実施形態および
第２実施形態のメモリ膜構造と比較して、絶縁膜中の導
電体微粒子よりも半導体基板側に、第２の導電体微粒子
を備える点が異なる。

【００５６】図６（ａ）のメモリ膜構造は、絶縁膜とし
てのシリコン酸化膜２０６中に、第1のシリコン微粒子
３０６ａと、第２のシリコン微粒子３０６ｂとを含有し
ている。上記第１シリコン微粒子３０６ａは、第２電極
としてのポリシリコン膜５０６の近傍に配置されてお
り、この第１シリコン微粒子３０６ａよりも第１電極と
しての半導体基板１０６側に、上記第２シリコン微粒子
３０６ｂが配置されている。上記シリコン酸化膜２０６
の上記第１シリコン微粒子３０６ａとポリシリコン膜５
０６との間の部分は、上記ポリシリコン膜５０６側に突
出する凸状膜部２０６ａに形成されている。

【００５７】図６（ｂ）のメモリ膜構造は、絶縁膜とし
てのシリコン酸化膜２０７中に、第1のシリコン微粒子
３０７ａと、第２のシリコン微粒子３０７ｂとを含有し
ている。上記第１シリコン微粒子３０７ａは、第２電極
としてのポリシリコン膜５０７の近傍に配置されてお
り、この第１シリコン微粒子３０７ａよりも第１電極と
しての半導体基板１０７側に、上記第２シリコン微粒子
３０７ｂが配置されている。上記ポリシリコン膜５０７
は、上記第１シリコン微粒子３０７ａに向ってシリコン
酸化膜２０７側に突出する突出部５０７ａを備える。

【００５８】図６（ａ），（ｂ）のメモリ膜構造におい
て、上記半導体基板１０６，１０７と、上記ポリシリコ
ン膜５０６，５０７との間に所定の電位差を与える。そ
うすると、図６（ａ）のメモリ構造では、上記シリコン
酸化膜の凸状膜部２０６ａを透過して第１シリコン微粒
子３０６ａに電荷が注入される。図５（ｂ）のメモリ構
造では、上記ポリシリコン膜の突出部５０７ａに電界集
中が生じて、この突出部５０７ａに対向する第１シリコ
ン微粒子３０７ａに電荷が注入される。上記電荷が注入
された第１シリコン微粒子３０６ａ，３０７ａは、上記
第２シリコン微粒子３０６ｂ，３０７ｂに電荷を渡し、
この電荷は第２シリコン微粒子３０６ｂ，３０７ｂに蓄
積される。上記第１シリコン微粒子３０６ａ，３０７ａ
は、クーロンブロッケイド効果を奏するので、上記蓄積
された電荷は容易に放出されない。したがって、このメ
モリ構造は、低電圧で高速に電荷が注入できると共に、
良好な電荷保持特性が得られる。

【００５９】また、上記電荷が保持される第２シリコン
微粒子３０６ｂ，３０７ｂは、離散的に絶縁膜２０７中
に含有されているので、一部に電荷の保持能力が劣る箇
所が生じても、この箇所の近傍に蓄積された電荷がリー
クするのみである。したがって、本実施形態のメモリ膜
構造は、従来のフローティングゲート型メモリにおける
ような一部の欠陥部分を通じて全ての電荷がリークする
ようなことがなくて、高い信頼性が得られる。

【００６０】図７は、図６（ａ）のメモリ膜構造と、図
６（ｂ）のメモリ膜構造とを比較するために、各々のメ
モリ膜構造の一部を拡大して示した比較図である。図７
において、左側が、シリコン酸化膜の凸状膜部２０６ａ
を備える図６（ａ）のメモリ膜構造１の一部であり、右
側が、ポリシリコン膜の突出部５０７ａを備える図６
（ｂ）のメモリ膜構造２の一部である。上記凸状膜部２
０６ａを備えるメモリ膜構造１と、上記突出部５０７ａ
を備えるメモリ膜構造２とは、全体の厚みが略同じに形
成されている。

【００６１】図７から分かるように、上記メモリ膜構造
１の第１電極１０６と第２電極５０６との離隔ｄ７より
も、上記メモリ膜構造２の第１電極１０７と第２電極５
０７との離隔ｄ８のほうが大きい。したがって、上記凸
状膜部２０６ａを備える１のメモリ膜構造よりも、上記
突出部５０７ａを備える２のメモリ膜構造のほうが、第
１および第２電極間の直接リークを効果的に防止でき
る。また、上記メモリ膜構造１の第２電極５０６と第２
シリコン微粒子３０６ｂとの離隔ｄ５よりも、上記メモ
リ膜構造２の第２電極５０７と第２シリコン微粒子３０
７ｂとの離隔ｄ６のほうが大きい。したがって、上記１
のメモリ膜構造よりも、２のメモリ膜構造のほうが、第
２電極と第２シリコン微粒子との間の直接リークを効果
的に防止できる。すなわち、上記凸状膜部２０６ａを備
える１のメモリ膜構造よりも、上記突出部５０７ａを備
える２のメモリ膜構造のほうが、より高い信頼性が得ら
れると言える。

【００６２】本実施形態において、第２シリコン微粒子
３０６ｂ，３０７ｂは、半導体基板１０６，１０７の幅
方向において、第１シリコン微粒子３０６ａ，３０７ａ
と略同じ位置に配置したが、第２シリコン微粒子は、半
導体基板の幅方向において、第１シリコン微粒子と異な
る位置に配置してもよい。すなわち、図８に示すよう
に、半導体基板１１７の幅方向において、ポリシリコン
膜５１７の突出部５１７ａと略同じ位置に第１シリコン
微粒子３１７ａを配置し、この第１シリコン微粒子３１
７ａの半導体基板１１７側に、この半導体基板１１７の
幅方向において、上記第１シリコン微粒子３１７ａとず
らして第２シリコン微粒子３１７ｂを配置してメモリ膜
構造を構成してもよい。このメモリ膜構造によれば、図
６（ｂ）のメモリ膜構造によって得られる効果に加え
て、メモリ膜構造全体の厚みを薄くすることができて、
静電容量を増加できる。したがって、このメモリ膜構造
を電界効果型トランジスタに用いた場合、ゲート絶縁膜
を薄くすることができて、短チャンネル効果を抑制し、
メモリ素子の微細化ができる。

【００６３】（第５実施形態）図９は、本発明の第５実
施形態のメモリ素子を示した図である。このメモリ素子
は、第２実施形態のメモリ膜構造を用いて電界効果型ト
ランジスタを構成している。このメモリ素子は、シリコ
ン基板１０８上に、第２実施形態のメモリ膜構造と同様
にシリコン微粒子３０８を含有するシリコン酸化膜２０
８と、この酸化膜２０８上に形成されて突出部５０８ａ
を有するポリシリコン膜５０８とを備える。上記シリコ
ン基板１０８の表面付近に、ソース領域６０８とドレイ
ン領域７０８が形成されており、このソース領域６０８
とドレイン領域７０８との間のチャネル領域上に、上記
シリコン酸化膜２０８が形成されている。このシリコン
酸化膜２０８はゲート絶縁膜として働き、上記ポリシリ
コン膜５０８はゲート電極として働く。上記シリコン基
板１０８はＰ型の導電型を有し、上記ソース領域６０８
およびドレイン領域７０８はＮ型の導電型を有して、Ｎ
チャネル型の電界効果型トランジスタを構成している。
なお、上記シリコン基板１０８をＮ型の導電型にすると
共に、上記ソース領域６０８およびドレイン領域７０８
をＰ型の導電型にして、Ｐチャネル型の電界効果型トラ
ンジスタを構成してもよい。また、上記ゲート電極は、
ポリシリコンに限らず金属で形成してもよい。

【００６４】本実施形態のメモリ素子は、上記ゲート絶
縁膜としてのシリコン酸化膜２０８が含有するシリコン
微粒子３０８と、このシリコン酸化膜２０８上のゲート
電極としてのポリシリコン膜５０８との間で電荷が授受
される。したがって、従来におけるような半導体基板と
ゲート絶縁膜との界面が電荷の透過によって劣化するこ
とが回避できる。また、上記シリコン基板１０８とシリ
コン酸化膜２０８との間の界面が平坦に形成できるの
で、良好なトランジスタ特性が得られる。したがって、
特に、読出し時において、特性の変動や、チャネル電流
の不足が抑制できるので、高精度な読出しができる。し
たがって、このメモリ素子は、メモリウィンドウを必要
以上に大きくする必要がなく、また、ドレイン電圧の比
較的低くてよいので、低電圧作動、低消費電力化が実現
でき、しかも、高信頼にできる。

【００６５】本実施形態において、第２実施形態のメモ
リ膜構造を用いたが、第１実施形態のメモリ膜構造を用
いてメモリ素子を構成してもよい。この場合、高速書換
え可能なメモリ素子が得られる。また、第３または第４
実施形態のメモリ膜構造を用いてメモリ素子を構成して
もよい。

【００６６】（第６実施形態）図１０は、本発明の第６
実施形態のメモリ素子を示す図である。このメモリ素子
は、ＳＯＩ基板上に、第２実施形態のメモリ膜構造を形
成している。すなわち、シリコン基板１０９上の埋め込
み酸化膜８０９上に、ソース領域６０９、ドレイン領域
７０９およびボディ９０９を形成し、このボディ９０９
の上に、シリコン微粒子３０８を含有するシリコン酸化
膜２０８と、この酸化膜２０８上に形成されて突出部５
０８ａを有するポリシリコン膜５０８とを備える。上記
シリコン酸化膜２０８がゲート絶縁膜として働き、上記
ポリシリコン膜５０８がゲート電極として働く。

【００６７】本実施形態のメモリ素子は、第５実施形態
のメモリ素子で得られる効果に加えて、上記ソース領域
６０９とボディ９０９との接合容量や、上記ドレイン領
域７０９とボディ９０９との接合容量を非常に小さくで
きる。したがって、メモリ素子の動作のさらなる高速
化、低消費電力化が実現できる。また、上記ソース領域
６０９およびドレイン領域７０９は、ＳＯＩ基板上に形
成されるので、厚みを容易に薄くできて、短チャネル効
果の抑制と、メモリ素子のさらなる微細化が実現でき
る。

【００６８】本実施形態において、第１実施形態のメモ
リ膜構造、あるいは第３または第４実施形態のメモリ膜
構造をＳＯＩ基板上に形成してもよい。

【００６９】また、図１０に示すような完全空乏型のメ
モリ素子を形成したが、部分空乏型のメモリ素子を形成
してもよい。

【００７０】（第７実施形態）本発明の第７実施形態
は、第６実施形態のメモリ素子が集積されたメモリ回路
と、ロジック回路とを混載した半導体装置である。図１
１（ａ）は、本実施形態の半導体装置を示す概略平面図
である。この半導体装置は、上記メモリ回路が形成され
たメモリセル領域１００と、ロジック回路としての周辺
回路が形成された周辺回路領域２００と、上記メモリ回
路および周辺回路以外の機能を有する機能回路が形成さ
れた機能回路領域３００とを備える。

【００７１】図１１（ｂ）は、比較のため、従来の半導
体装置を示す概略平面図であり、メモリセル領域１１０
のメモリ回路は、従来のフラッシュメモリが集積されて
いる。この従来の半導体装置は、上記フラッシュメモリ
の駆動電圧がロジック回路の駆動電圧よりも高いので、
周辺回路に昇圧回路や制御回路などが必要になり、ま
た、メモリ回路の高い駆動電圧に耐えるように、周辺回
路のトランジスタのゲート酸化膜を厚くする必要があっ
て、周辺回路領域２１０の面積が大きくなっていた。し
たがって、半導体装置の小型化がし難くかった。また、
上記メモリセル領域１１０および周辺回路領域２１０が
大きいので、他の機能のための機能回路領域３１０を形
成する割合が小さくなっていた。

【００７２】一方、本実施形態の半導体装置は、上記メ
モリセル領域１００のメモリ回路は第６実施形態のメモ
リ素子からなり、低電圧で動作可能であるので、周辺回
路と同じ電源電圧で動作可能である。したがって、上記
メモリ回路と周辺回路とが電源を共有でき、従来の昇圧
回路や制御回路が削除できるので、周辺回路領域２００
の面積が小さくできる。また、上記メモリ回路の駆動電
圧が低いので、周辺回路のトランジスタのゲート酸化膜
が薄くでき、上記周辺回路領域２００の面積が小さくで
きる。さらに、上記メモリ回路は高集積化できるので、
メモリセル領域１００の面積が小さくできる。したがっ
て、本実施形態の半導体装置は、図１１（ａ）に示すよ
うに、従来の図１１（ｂ）の半導体装置よりも小型にで
き、また、メモリ回路および周辺回路以外の回路のため
の領域を多く占めることができて、従来よりも高機能の
半導体装置が構成できる。

【００７３】あるいは、従来と同じ大きさの半導体装置
に、従来よりも多いメモリ素子を集積して、半導体装置
の記憶容量を従来よりも大きくできる。これによって、
大規模なプログラムを一時的に読み込み、電源を切断し
た後もそのプログラムを保持し、電源を再投入した後も
プログラムを実行するといったことが可能になり、か
つ、そのプログラムを他のプログラムと入れ換えること
もできる。

【００７４】（第８実施形態）図１２は、本発明の第８
実施形態の電子機器としての携帯電話器を示す図であ
る。この携帯電話器は、制御回路９１１に、第９実施形
態の半導体装置を組み込んでいる。上記制御回路９１１
に組み込まれた半導体装置は、メモリ回路と論理回路と
を混載したＬＳＩ（大規模集積回路）であり、電池９１
２に電力を供給されて、ＲＦ回路部９１３および表示部
９１４を制御している。９１５はアンテナ部、９１６は
信号線、９１７は電源線である。上記制御回路９１１
は、本実施形態の半導体装置が組み込まれているので、
この携帯電話器を高機能化でき、また、消費電力を低減
して、電池寿命を大幅に延長することができる。

【００７５】本実施形態では、上記半導体装置を用いて
携帯電話器を構成したが、携帯情報端末やゲーム機器な
ど他の電子機器を構成してもよい。

【００７６】

【発明の効果】以上より明らかなように、本発明によれ
ば、導電体微粒子を含有する絶縁膜と、この絶縁膜上に
形成された導電体膜とを備えるメモリ膜構造に関し、上
記導電体微粒子を導電体膜側の近傍に配置し、上記絶縁
膜に、上記導電体微粒子の導電体膜側を覆うと共に導電
体膜側に突出する凸状膜部を備えるので、上記凸状膜部
を介して、導電体微粒子と導電体膜との間で、高速かつ
低電圧で電荷が授受できる。したがって、絶縁膜の劣化
が低減でき、しかも、高速動作で低消費電力のメモリ構
造膜が得られる。

【００７７】また、導電体微粒子を含有する絶縁膜と、
この絶縁膜上に形成されると共に上記導電体微粒子に向
って絶縁膜側に突出する突出部を有する導電体膜とでメ
モリ膜構造を形成したので、上記導電体膜の突出部に生
じる電界集中によって導電体微粒子に低電圧で電荷が注
入でき、しかも、注入された電荷が比較的放出され難く
できる。したがって、高速書込み可能で、しかも、電荷
の保持特性が優れたメモリ膜構造が得られる。

【図面の簡単な説明】

【図１】 図１（ａ）は、本発明の第１実施形態のメモ
リ膜構造の全体の断面図であり、図１（ｂ）は、図１
（ａ）のメモリ膜構造の部分の拡大断面図である。

【図２】 図２（ａ）は、図１（ｂ）のメモリ膜構造に
ついて、電荷が注入される様子を示す図であり、図２
（ｂ）は、シリコン酸化膜の表面を平坦に形成したメモ
リ膜構造を示す比較図である。

【図３】 図３（ａ）は、第２実施形態のメモリ膜構造
の全体断面図であり、図３（ｂ）は、図３（ａ）のメモ
リ膜構造の部分の拡大断面図である。

【図４】 図４（ａ）は、図３（ｂ）のメモリ膜構造に
ついて、電荷の注入・放出の様子を示す図であり、図４
（ｂ）は、シリコン酸化膜の表面を平坦に形成したメモ
リ膜構造を示す比較図である。

【図５】 図５（ａ），（ｂ）は、本発明の第３実施形
態のメモリ膜構造を示す断面図である。

【図６】 図６（ａ），（ｂ）は、本発明の第４実施形
態のメモリ膜構造を示す断面図である。

【図７】 図６（ａ）のメモリ膜構造の一部と、図６
（ｂ）のメモリ膜構造の一部とを各々拡大して示した比
較図である。

【図８】 第４実施形態のメモリ膜構造の変形例を示す
図である。

【図９】 本発明の第５実施形態のメモリ素子を示した
図である。

【図１０】 本発明の第６実施形態のメモリ素子を示す
図である。

【図１１】 図１１（ａ）は、本発明の第７実施形態の
半導体装置を示す概略平面図であり、 図１１（ｂ）
は、従来の半導体装置を示す概略平面図である。

【図１２】 本発明の第８実施形態の電子機器としての
携帯電話器を示す図である。

【図１３】 従来のメモリ素子を示す図である。

【符号の説明】

１０２ 半導体基板 ２０２ シリコン酸化膜 ２０２ａ 凸状膜部 ３０２ シリコン微粒子 ５０２ ポリシリコン膜

フロントページの続き (72)発明者 岩田 浩 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 小倉 孝之 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 足立 浩一郎 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F083 EP01 EP17 EP22 ER07 ER17 ER30 FZ01 GA01 GA05 GA09 HA02 ZA12 5F101 BA54 BB02 BD30 BE05 BE07

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成され、導電体微粒子
   を含有する絶縁膜と、 上記絶縁膜上に形成された導電体膜とを備え、 上記導電体微粒子は上記導電体膜の近傍に配置され、 上記絶縁膜は、上記導電体微粒子の上記導電体膜側を覆
   うと共に上記導電体膜側に突出する凸状膜部を備えるこ
   とを特徴とするメモリ膜構造。
2. 【請求項２】 請求項１に記載のメモリ膜構造におい
   て、 上記絶縁膜の凸状膜部の厚みは、上記絶縁膜の上記導電
   体微粒子よりも半導体基板側の部分の厚みよりも薄く形
   成されていることを特徴とするメモリ膜構造。
3. 【請求項３】 半導体基板上に形成され、導電体微粒子
   を含有する絶縁膜と、 上記絶縁膜上に形成された導電体膜とを備え、 上記導電体膜は、上記導電体微粒子に向って上記絶縁膜
   側に突出する突出部を備えることを特徴とするメモリ膜
   構造。
4. 【請求項４】 請求項１乃至３のいずれか１つに記載の
   メモリ膜構造において、 上記絶縁膜中に、上記導電体微粒子よりも半導体基板側
   に位置するように設けられた第２の導電体膜を備えるこ
   とを特徴とするメモリ膜構造。
5. 【請求項５】 請求項１乃至４のいずれか１つに記載の
   メモリ膜構造において、 上記絶縁膜中に、上記導電体微粒子よりも半導体基板側
   に位置するように設けられた第２の導電体微粒子を備え
   ることを特徴とするメモリ膜構造。
6. 【請求項６】 請求項１乃至５のいずれか１つに記載の
   メモリ膜構造を用いて形成された電界効果型トランジス
   タを備えることを特徴とするメモリ素子。
7. 【請求項７】 請求項６に記載のメモリ素子において、 ＳＯＩ基板上に上記メモリ膜構造を形成したことを特徴
   とするメモリ素子。
8. 【請求項８】 請求項６または７に記載のメモリ素子が
   集積されたメモリ回路を備えることを特徴とする半導体
   装置。
9. 【請求項９】 請求項８に記載の半導体装置において、 ロジック回路と、上記メモリ回路とを混載したことを特
   徴とする半導体装置。
10. 【請求項１０】 請求項９に記載の半導体装置を備える
    電子機器。