CN112669891A - 半导体非易失性存储器的抹除方法 - Google Patents
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Abstract
本发明揭露一种半导体非易失性存储器的抹除方法。为抹除四端点的半导体非易失性存储器装置，施加一高的正电压偏压至控制栅，且源极、基底及漏极电极连接至接地电压，以将电荷储存物质中的储存电荷移至控制栅。通过降低施加电压偏压及降低施加电压期间以改善抹除效率及半导体NVM装置的耐久性寿命，本发明在接近介电层介面设计控制栅的侧面杂质分布剖面，使电荷储存物质至控制栅的穿隧效应发生于介电层介面的控制栅的小侧面区。本发明亦利用半导体非易失性存储器装置电荷储存物质及控制栅之间的耦合介电层的厚度不均匀，导致进行抹除操作的穿隧效应发生于小的薄耦合介电层区。其中，小的薄耦合介电层区内的电场强度最强以进行穿隧抹除操作。
Description
技术领域
本发明有关于半导体非易失性存储器(NVM)的抹除方法，尤有关于利用在电荷储存物质(charge storage material)及控制栅之间的电容性耦合(capacitive coupling)，在预期的位置产生一强大电场以将电荷搬离开该电荷储存物质。
背景技术
电子可抹除可编程唯读存储器(electrical-erasable-programmable read-onlymemory，EEPROM)是可以被电性编程化(programmed)及电性抹除的半导体NVM装置。一旦电力切断时，非易失性特性使得存储装置可以继续保留储存的数字信息，而代表该数字信息的是储存于该电荷储存物质(如导电的浮栅(floating gate)、电荷捕捉介电膜(chargetrapping dielectric films)或纳米晶体(nano-crystal grains))中的电荷量。隔离介电层物质永远包围该电荷储存物质以保存代表该储存非挥发信息的电荷很长一段时间，通常超过十年。藉由将各NVM单元设定为一编程化状态及将该NVM单元重置(reset)为一抹除状态的方式，来将非易失性数据以二进制格式(binary format)储存于NVM单元中。通常利用电子穿隧(tunneling)通过隔离介电层(dielectric)或注入高动力能量电子通过隔离介电层的方式，来将电子储存于该电荷储存物质内来完成编程化NVM单元的操作。而通常利用电子穿隧通过隔离介电层或注入高动力能量电洞通过隔离介电层，来将电子从该电荷储存物质中移除的方式来完成抹除EEPROM单元的操作。
在被包围的隔离介电层中，必须有足够强的电场来使电子穿隧进入/离开该电荷储存物质。例如，氧化层(介电层)中的佛勒-诺德翰穿隧(Fowler-Nordheim tunneling)电流以下列方程式来表示：
以及，电荷捕捉介电层中的法兰克-朴而放射(Frankel-Pool emission)以下列方程式来表示：
其中，E代表电场，而常数a及b和电场无关。由于上述方程式中的指数项，藉由施加不同电压偏压至半导体NVM装置端点(terminal)而产生的电场必须够强大，以便在隔离介电层中产生够大的移动电流。图1显示现有半导体NVM装置的穿隧氧化层中进行的佛勒-诺德翰穿隧抹除操作，是通过施加接地电压至控制栅101及耦接一高的正电压Vh至其他端点(源极电极102/漏极电极103/基板电极104)。根据经验法则(rule of thumb)，氧化层中进行佛勒-诺德翰穿隧的电场强度约107V/cm，等同于施加一10V的电压差至厚度为
的氧化层。当半导体NVM装置的浮栅105及基板104间的穿隧氧化层内产生该强大的电场(>107V/cm)，储存于浮栅105的大量电子会穿隧离开浮栅105，而进入源极区102/漏极区103/基板区104。
因此，现有技术中抹除效率较低，半导体NVM装置的耐久性寿命较短。
发明内容
本发明实施例提供了一种抹除一半导体非易失性存储器的方法，以改善抹除效率及半导体NVM装置的耐久性寿命。
本发明实施例提供了一种抹除一半导体非易失性存储器的方法，位于一基底上的该半导体非易失性存储器装置包含一源极电极、一漏极电极、一电荷储存物质以及一控制栅该方法包含：
施加一第一电压至该源极电极、该漏极电极以及该基底的电极；以及
施加一第二电压至该控制栅的电极，使得多个电子从该电荷储存物质穿隧进入该控制栅；
其中，该第一电压小于或等于0V以及该第二电压大于或等于0V。
一实施例中，若一控制栅至电荷储存物质的电容值是最小化，则该控制栅及该电荷储存物质之间的一电压差是最大化。
一实施例中，该控制栅具有一第一表面及一第二表面，并包含一第一杂质区及N个第二杂质区与该电荷储存物质相重叠，其中一穿隧介电膜介于该电荷储存物质及该控制栅之间，以及其中该N个第二杂质区的杂质浓度高于该第一杂质区，且N>1。
一实施例中，该施加该第二电压至该控制栅的电极的步骤包含：
施加该第二电压至位于该第二表面上的该控制栅的电极，使得所述多个电子从该电荷储存物质，通过该穿隧介电膜的一部分，穿隧进入该N个第二杂质区，以及在该第一杂质区内，从该第一表面形成一电荷空乏区，其中该第一表面与该穿隧介电膜接触。
一实施例中，该电荷空乏区从该第一表面往该控制栅延伸的深度取决于该第一杂质区的杂质浓度及该第二电压的大小。
一实施例中，当该控制栅中该电荷空乏区的深度的增加时，一控制栅至电荷储存物质的电容值随之缩小。
一实施例中，该电荷空乏区并未形成在该N个第二杂质区内。
一实施例中，若该控制栅是嵌入至该基底，则该第二电压的最大值是该控制栅及该基底之间的接面的崩溃电压。
一实施例中，若符合条件Ccg＝Ccgm+N×Ccge≈N×Ccge<<CS+Csub+CD，则该控制栅及该电荷储存物质之间的一电压差会被最大化，其中Ccg代表一控制栅至电荷储存物质的电容值、Ccgm代表一第一杂质区至电荷储存物质的电容值、Ccge代表一第二杂质区至电荷储存物质的电容值、CS代表一源极至电荷储存物质的电容值、CD代表一漏极至电荷储存物质的电容值以及Csub代表一基底至电荷储存物质的电容值。
一实施例中，Ccg及Ccgm是该第二电压的函数。
一实施例中，该半导体非易失性存储器装置更包含：一穿隧介电膜，是介在该电荷储存物质及该控制栅之间，其中该穿隧介电膜包含一第一介电区以及一第二介电区，以及该第一介电区的厚度比该第二介电区更厚，以及其中该施加该第二电压至该控制栅的电极的步骤包含：
施加该第二电压至位于该第二表面上的该控制栅的电极，使得所述多个电子从该电荷储存物质，通过该第二介电区，穿隧进入该控制栅。
一实施例中，若符合条件：Ccg＝Ccg1+Ccg2<<CS+Csub+CD，则该控制栅及该电荷储存物质之间的一电压差会被最大化，其中Ccg代表一控制栅至电荷储存物质的电容值、Ccg1代表在该控制栅及该电荷储存物质之间的该穿隧介电膜的该第一介电区的一第一电容值、Ccg2代表在该控制栅及该电荷储存物质之间的该穿隧介电膜的该第二介电区的一第二电容值、CS代表一源极至电荷储存物质的电容值、CD代表一漏极至电荷储存物质的电容值以及Csub代表一基底至电荷储存物质的电容值。
一实施例中，当该第一介电区的厚度增加时，Ccg随之减少。
一实施例中，当该第一介电区对该第二介电区的面积比率增加时，Ccg随之减少。
一实施例中，该第一介电区的面积大于该第二介电区的面积。
一实施例中，从该控制栅、通过该第一介电区至该电荷储存物质的一第一电场的量值，小于从该控制栅、通过该第二介电区至该电荷储存物质的一第二电场的量值。
一实施例中，该第二介电区的氧化层厚度范围是
一实施例中，该电荷储存物质为导电的浮栅、电荷捕捉介电膜以及纳米晶体的其一。
利用本发明，可以改善抹除效率及半导体NVM装置的耐久性寿命。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1显示现有半导体NVM装置的穿隧氧化层中进行的佛勒-诺德翰穿隧抹除操作的示意图。
图2是根据本发明的一实施例，显示佛勒-诺德翰穿隧发生在具有不均匀侧面杂质浓度分布剖面的控制栅的二个棱角，其中高杂质浓度位于控制栅的二个棱角区，而低杂质浓度位于控制栅的中间区域。
图3是图2的半导体NVM装置的电路图。
图4显示具有低均匀杂质浓度的控制栅的穿隧介电层中电场的降低。
图5是根据本发明另一实施例，显示在控制栅及浮栅之间具有二种介电层厚度的浮栅NVM装置的示意图。
图6a及图6b显示将现有浮栅(堆叠的双栅)NVM装置转换成SGLNVM装置的概念。
图7a显示SGLNVM装置的俯视图。
图7b显示图7a中SGLNVM装置中N型控制栅(字线AA’)的杂质分布剖面的横切面图。
图8是根据本发明一实施例，利用本发明的抹除方法显示被编程化SGLNVM装置及被抹除SGLNVM装置的电气的特性曲线。
图9a显示传统浮栅快闪存储装置的俯视图，其中该浮栅快闪存储装置在浮栅及控制栅之间具有厚与薄的穿隧介电层。
图9b显示图9a中沿着一字线AA’的控制栅的横切面图。
附图标号：
101、201a、301、401a、501、601a、601b 控制栅电极
102、202、302、402、502、602a、602b 源极电极
103、203、303、403、503、603a、603b 漏极电极
104、204、304、404、504、604a、604b 基板电极
201、401、930 控制栅
201c 介电层界面
201d、401d 电荷空乏区
205、305、505、605a、605b、710、960 浮栅
60a 现有浮栅NVM装置
60b N型SGLNVM装置
606a、606b 耦合介电层
607a、607b 穿隧氧化层
712 高杂质浓度延伸尖端
910 薄穿隧氧化层
920 共源极
940 位线
具体实施方式
以下详细说明仅为示例，而非限制。应了解的是，可使用其他实施例，且对结构可进行各种变形或变更，均应落入本发明请求项的范围。而且，应了解的是，本说明书使用的语法及术语仅为进行说明，而不应被视为限制。在此使用”包含”或其变形的用词是用来涵盖列举于后的项目、其均等物及其附加的项目。
通过降低施加端点电压偏压及降低施加电压期间以改善抹除效率及半导体NVM装置的耐久性寿命(endurance life)，申请人在半导体NVM装置的电荷储存物质及控制栅之间设计一精细的电容耦合。
为使从电荷储存物质至控制栅的穿隧抹除操作达到高效率，本发明在接近介电层界面附近的控制栅内，设计一种侧面杂质分布剖面(lateral impurity profile)，如图2所示，低杂质浓度位于中间区域内，高杂质浓度位于二个小棱角区域(edge region)内。当施加一高的正电压Vh(>＝0)至控制栅电极201a且其他端点(源极电极202/漏极电极203/基板电极204)连接至一接地电压(或一个小于0V的电压)时，会在控制栅201内，从介电层界面201c朝向控制栅电极201a的方向上，形成一电荷空乏区201d，是因低杂质浓度所造成，如图2所示。控制栅201的中间区域中的空乏深度d取决于从控制栅201的介电层界面201c开始的低杂质浓度深度轮廓(depth profile)及施加至该控制栅电极201a的电压偏压Vcg的大小。中间区域的杂质浓度越低且施加的控制栅电压Vcg越高，由介电层界面201c往控制栅电极201a的方向可以穿透的空乏深度d越深。因为该空乏深度d的增加，控制栅201及浮栅205之间的控制栅至浮栅电容值(control gate-to-floating gate capacitance)会下降。
为方便进一步说明本发明的原理，请参考图3中一浮栅半导体NVM装置的示意图。该浮栅半导体NVM装置为一个四端点的MOSFET装置，具有一控制栅电极301、一源极电极302、一漏极电极303及一基板电极304，用以施加电压偏压。浮栅305电气隔离该控制栅电极301、该源极电极302、该漏极电极303及该基板电极304，以分别形成一控制栅至浮栅的总电容值Ccg(Vcg)＝Ccgm(Vcg)+2Ccge、一源极至浮栅电容值Cs、一漏极至浮栅电容值CD及一基板至浮栅电容值Csub。其中，藉由增加施加控制栅电压Vcg来增加低杂质浓度深度轮廓区域的空乏深度，进而降低中间空乏电容值Ccgm(Vcg)，以及Ccge代表具高杂质浓度的二个非空乏区域的有棱角的电容值(edged capacitance)。其中，Ccg(Vcg)表示Ccg是Vcg的函数，而Ccgm(Vcg)表示Ccgm是Vcg的函数。因此，浮栅305的电压Vf可以下列方程式表示：
其中，VS、Vsub、VD及Vcg为施加至该源极电极302、该基板电极304、该漏极电极303及该控制栅电极301的电压偏压。当施加一高电压Vh(>＝0)于该半导体NVM装置的控制栅电极301且其他端点连接至一接地电压(即VS＝Vsub＝VD＝0V)(或一个小于0V的电压)时，浮栅电压可进一步简化为：
其中，Ccg(Vh)表示Ccg是Vh的函数。在浮栅305及控制栅电极301之间产生的电场Ecg表示如下：
对于一给定的控制栅电压Vh，最大化跨越在该控制栅电极301及浮栅305之间的电压差的条件是Cs+Csub+CD>>Ccg(Vh)，此情况亦表示全部的施加电压差Vh几乎跨在该控制栅电极301及浮栅305之间。然而，虽然藉由增加该空乏深度来降低控制栅至浮栅的总电容值Ccg(Vh)可达到最大化跨越在该控制栅电极301及浮栅305之间的电压差的目的，但对于一均匀低杂质浓度控制栅，也会减弱在穿隧介电层中的穿隧能力，如图4所示。这是因为一均匀低杂质浓度控制栅的控制栅至浮栅电容值Ccg(Vcg)等同于介电层厚度为tox的介电层电容值Cox及该控制栅中空乏厚度为td的空乏电容值Cd的串联总电容值，通过该空乏电容值Cd，会大幅降低在介电层中进行穿隧的电场
为解决以下两难问题，即：降低控制栅至浮栅的总电容值以达到最大化跨越在该控制栅电极301及浮栅305之间的电压差的目的，同时也要维持介电层中的穿隧能力，本发明设计控制栅的杂质分布剖面，使得该控制栅内具高杂质浓度的小部分(如图2控制栅的棱角部分)不会因为施加的控制栅电压Vh而耗尽(deplete into)该控制栅，而该控制栅中具低介面杂质浓度的主要部分(如图2控制栅的中间部分)则耗尽该控制栅，造成总电容值降低以符合以下条件：Ccg(Vh)＝Ccgm(Vh)+2Ccge≈2Ccge<<CS+Csub+CD。因为位于该控制栅的非空乏部分下方的介电层接收全部的电场强度以达到介电层内最大化的电压差Vh，进行抹除操作的穿隧效应会发生在图2的此二个非空乏部分。
请注意，图2的控制栅201内有二个部分具有高介面杂质浓度仅为示例，而非本发明的限制。实际实施时，图2的控制栅201内可以有其他数目的部分是具有高介面杂质浓度，且均包含在本发明的范围内。
为了有最大电压差跨越在该控制栅电极301及浮栅305之间而不耗尽该控制栅，极小化控制栅至浮栅电容值的另一个方法是增加控制栅主要部分的介电层厚度。图5显示在控制栅501及浮栅505之间具有二种介电层厚度的浮栅NVM装置的示意图。控制栅至浮栅的总电容值Ccg＝Ccg1+Ccg2，其中，Ccg1表示具厚度t1的厚穿隧介电层的电容值，而Ccg2表示具厚度t2的薄穿隧介电层的电容值。在Cs+Csub+CD>>Ccg的条件下，为了最大化跨越在该控制栅电极501及浮栅505之间的电压差Vh，可通过增加厚穿隧介电层的厚度t1及增加在重叠的控制栅表面区下方厚穿隧介电层对薄穿隧介电层的面积比率A1/A2，来降低Ccg，其中，A1及A2分别表示厚穿隧介电层区及薄穿隧介电层区的面积，且A1>A2。因此，在介电层厚度t1及t2中的电场分别表示如下：
因为t1>t2时，Ecg2>Ecg1，在控制栅至浮栅之间的重叠区内厚度为t2的薄介电层中发生穿隧效应，如图5所示。
在一实施例中，申请人将抹除方法应用于中国发明专利授权公告第CN104303310B号(上述专利的内容在此被整体引用作为本说明书内容的一部份)的可缩放栅逻辑NVM(scalable gate logic NVM，SGLNVM)装置。该SGLNVM装置类似于现有浮栅NVM装置，具有如浮栅的单层多晶硅闸(single poly-gate)且控制栅嵌入至硅基底的构造，是以传统CMOS逻辑工艺技术制造。图6b显示将现有浮栅NVM装置(图6a)的控制栅被折入硅基底的SGLNVM装置的电容耦合的概念。参考图6b，一N型SGLNVM装置60b包含一控制栅601b、一源极电极602b、一基底电极604b、一浮栅605b、一漏极电极603b、一耦合介电层606b及一穿隧氧化层607b。对于该N型SGLNVM装置60b，其N型半导体控制栅601b被嵌入(embedded)至P型半导体基底604b。参考图6a，现有浮栅NVM装置60a包含一控制栅601a、一源极电极602a、一基底电极604a、一浮栅605a、一漏极电极603a、一耦合介电层606a及一穿隧氧化层607a。相较于现有浮栅NVM装置60a的抹除操作是施加一负电压(<＝0V)至该控制栅601a及一正电压(>＝0V)至该源极电极602a、该基底电极604a及该漏极电极603a，施加一负的高电压至该N型SGLNVM装置60b的控制栅601b且连接一正电压(>＝0V)至该源极电极602b、该基底电极604b及该漏极电极603b是不允许的，这是因为嵌入式的N型控制栅601b及P型半导体基底604b之间的接面有正向偏压(forward biasing)。要对该N型SGLNVM装置60b的控制栅601b施加一偏压的唯一选择是施加一高的正电压(>＝0V)至该N型SGLNVM装置60b的控制栅601b且连接一负电压或接地电压至其他端点(源极/基底/漏极)，以产生反向偏压的接面。为进行抹除，施加控制栅电压偏压的最大值是嵌入式N型控制栅601b及P型半导体基底604b之间的接面的崩溃(breakdown)电压。为进行佛勒-诺德翰穿隧抹除，施加一个低于接面崩溃电压的正电压于嵌入式N型控制栅而产生低接面渗漏电流是必须的，用以由电荷帮浦(pumping)电路的负载维持该施加的正电压。期望施加一较低控制栅电压而在嵌入式N型控制栅601b及P型半导体基底604b之间产生很低的接面渗漏电流，来达成抹除操作。为了能有一较低的控制栅电压，必须让大部分的施加电压差产生在浮栅605b及控制栅601b之间的耦合介电层606b中。为达此目标，申请人在浮栅710的二个棱角下方的嵌入式N型控制栅中，通过加入额外的高杂质浓度延伸尖端(tip)712，在接近基底表面设计该嵌入式控制栅的杂质分布剖面，如图7b所示。
图7a显示SGLNVM装置的俯视图。图7b显示图7a中SGLNVM装置中N型控制栅(字线AA’)的杂质分布剖面的横切面图。无需增加新工艺，利用于深次微米(deepsubmicron)CMOS逻辑工艺技术中与传统N型金属氧化物半导体场效电晶体(N-typeMetal OxideSemiconductor Field Effect Transistor，NMOSFET)装置的高度掺杂N型延伸(highlydoped N-type extension)相同的工艺，来形成图7b中控制栅具高杂质浓度延伸尖端712的N型杂质分布剖面。通常在形成装置间隙壁(spacer)之前，利用一低能量及高剂量砷布植(arsenic implant)来完成深次微米CMOS逻辑工艺技术中传统NMOSFET装置的高度掺杂N型延伸的工艺。图8显示以晶圆厂的40nm CMOS逻辑工艺技术制造的被编程化SGLNVM装置及被抹除SGLNVM装置的电气特性曲线，其中，佛勒-诺德翰穿隧操作只能利用本发明的抹除方法来完成。
在另一实施例中，在浮栅(堆叠的双栅)半导体NVM单元的控制栅的主要区域上，增加介电层厚度，以降低该控制栅至浮栅的总电容值Ccg，进而达到CS+Csub+CD>>Ccg。图9a显示传统浮栅NOR型快闪存储器阵列的俯视图。图9b显示图9a中沿着一字线AA’的控制栅的横切面图。在传统浮栅NVM工艺中，在沉积第二多晶硅膜(poly-silicon film)之前，会将第一介电膜沉积在浮栅960的上方，以形成耦合介电层。在此实施例中，移除亮色调遮罩(cleartone mask)的虚线内部区域的第一介电膜，如图9a所示。之后，生长或沉积具氧化层厚度范围
的薄穿隧氧化层于该第一介电膜的移除区上，以形成穿隧氧化层区910的薄穿隧氧化层。当施加一高的正电压于一行(row)的控制栅且共源极920、位线(多个漏极电极)940及基底连接至接地电压(0V)时，穿隧抹除发生在浮栅960与控制栅930之间的薄穿隧氧化层910中。
虽然在上述实施例与例子中是以浮栅为例来说明电荷储存物质，应理解的是本发明不因此受限，本发明亦可应用于任何类型的电荷储存物质，例如：电荷捕捉介电膜及纳米晶体。
以上提供的较佳实施例仅用以说明本发明，而非要限定本发明至一明确的类型或示范的实施例。因此，本说明书应视为说明性，而非限制性。显然地，各种变形或变更，对熟悉本领域者是显而易见的。以上提供的较佳实施例是为了有效说明本发明的要旨及其最佳模式可实施应用，藉以让熟悉本领域者了解本发明的各实施例及各种变更，以适应于特定使用或实施目的。本发明的范围由权利要求及其相等物(equivalent)来定义，其中所有的名称(term)皆意指最广泛合理的涵义，除非另有特别指明。因此，「本发明」等类似的用语，并未限缩请求项的范围至一特定实施例，而且，本发明特定较佳实施例的任何参考文献并不意味着限制本发明，以及没有如此的限制会被推定。本发明仅被后附的请求项的范围及精神来定义。依据法规的要求而提供本发明的摘要，以便搜寻者能从本说明书核准的任何专利快速确认此技术揭露书的主题(subject matter)，并非用来诠释或限制请求项的范围及涵义。任何优点及益处可能无法适用于本发明所有的实施例。应了解的是，该行业者可进行各种变形或变更，均应落入权利要求所定义的本发明的范围。再者，无论权利要求中是否列举这些元件及构件，本说明书中的所有元件及构件(component)都没有献给大众的意图。
Claims (18)
1.一种抹除一半导体非易失性存储器的方法，位于一基底上的该半导体非易失性存储器装置包含一源极电极、一漏极电极、一电荷储存物质以及一控制栅，其特征在于，该方法包含：
施加一第一电压至该源极电极、该漏极电极以及该基底的电极；以及
施加一第二电压至该控制栅的电极，使得多个电子从该电荷储存物质穿隧进入该控制栅；
其中，该第一电压小于或等于0V以及该第二电压大于或等于0V。
2.如权利要求1所述的方法，其特征在于，若一控制栅至电荷储存物质的电容值是最小化，则该控制栅及该电荷储存物质之间的一电压差是最大化。
3.如权利要求1所述的方法，其特征在于，该控制栅具有一第一表面及一第二表面，并包含一第一杂质区及N个第二杂质区与该电荷储存物质相重叠，其中一穿隧介电膜介于该电荷储存物质及该控制栅之间，以及其中该N个第二杂质区的杂质浓度高于该第一杂质区，且N>1。
4.如权利要求3所述的方法，其特征在于，该施加该第二电压至该控制栅的电极的步骤包含：
施加该第二电压至位于该第二表面上的该控制栅的电极，使得所述多个电子从该电荷储存物质，通过该穿隧介电膜的一部分，穿隧进入该N个第二杂质区，以及在该第一杂质区内，从该第一表面形成一电荷空乏区，其中该第一表面与该穿隧介电膜接触。
5.如权利要求4所述的方法，其特征在于，该电荷空乏区从该第一表面往该控制栅延伸的深度取决于该第一杂质区的杂质浓度及该第二电压的大小。
6.如权利要求5所述的方法，其特征在于，当该控制栅中该电荷空乏区的深度的增加时，一控制栅至电荷储存物质的电容值随之缩小。
7.如权利要求4所述的方法，其特征在于，该电荷空乏区并未形成在该N个第二杂质区内。
8.如权利要求4所述的方法，其特征在于，若该控制栅是嵌入至该基底，则该第二电压的最大值是该控制栅及该基底之间的接面的崩溃电压。
9.如权利要求4所述的方法，其特征在于，若符合条件Ccg＝Ccgm+N×Ccge≈N×Ccge<<CS+Csub+CD，则该控制栅及该电荷储存物质之间的一电压差会被最大化，其中Ccg代表一控制栅至电荷储存物质的电容值、Ccgm代表一第一杂质区至电荷储存物质的电容值、Ccge代表一第二杂质区至电荷储存物质的电容值、CS代表一源极至电荷储存物质的电容值、CD代表一漏极至电荷储存物质的电容值以及Csub代表一基底至电荷储存物质的电容值。
10.如权利要求9所述的方法，其特征在于，Ccg及Ccgm是该第二电压的函数。
11.如权利要求1所述的方法，其特征在于，该半导体非易失性存储器装置更包含：一穿隧介电膜，是介在该电荷储存物质及该控制栅之间，其中该穿隧介电膜包含一第一介电区以及一第二介电区，以及该第一介电区的厚度比该第二介电区更厚，以及其中该施加该第二电压至该控制栅的电极的步骤包含：
施加该第二电压至该控制栅的电极，使得所述多个电子从该电荷储存物质，通过该第二介电区，穿隧进入该控制栅。
12.如权利要求11所述的方法，其特征在于，若符合条件：Ccg＝Ccg1+Ccg2<<CS+Csub+CD，则该控制栅及该电荷储存物质之间的一电压差会被最大化，其中Ccg代表一控制栅至电荷储存物质的电容值、Ccg1代表在该控制栅及该电荷储存物质之间的该穿隧介电膜的该第一介电区的一第一电容值、Ccg2代表在该控制栅及该电荷储存物质之间的该穿隧介电膜的该第二介电区的一第二电容值、CS代表一源极至电荷储存物质的电容值、CD代表一漏极至电荷储存物质的电容值以及Csub代表一基底至电荷储存物质的电容值。
13.如权利要求12所述的方法，其特征在于，当该第一介电区的厚度增加时，Ccg随之减少。
14.如权利要求12所述的方法，其特征在于，当该第一介电区对该第二介电区的面积比率增加时，Ccg随之减少。
15.如权利要求11所述的方法，其特征在于，该第一介电区的面积大于该第二介电区的面积。
16.如权利要求11所述的方法，其特征在于，从该控制栅、通过该第一介电区至该电荷储存物质的一第一电场的量值，小于从该控制栅、通过该第二介电区至该电荷储存物质的一第二电场的量值。
17.如权利要求11所述的方法，其特征在于，该第二介电区的氧化层厚度范围是
18.如权利要求1所述的方法，其特征在于，该电荷储存物质为导电的浮栅、电荷捕捉介电膜以及纳米晶体的其一。
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