KR19990048989A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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최용주
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윤종용
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 개시되어 있다. 상기 장치는, 제1 도전형의 반도체 기판의 상부에 제1 절연막을 개재하여 형성된 제1 게이트 전극; 상기 제1 게이트 전극의 상부에 제2 절연막을 개재하여 자기정합적으로 적층된 제2 게이트 전극; 및 상기 적층 게이트 전극의 양 측면의 반도체 기판 중에서 그 일 측면에 형성된 제2 도전형의 제1 불순물 영역과 다른 측면에 형성된 제2 도전형의 제2 불순물 영역을 구비한다. 상기 제1 불순물 영역과 제2 불순물 영역의 접합 깊이와 불순물 농도가 같고, 상기 제2 불순물 영역이 제1 불순물 영역보다 상기 게이트 전극에 더 많이 오버랩된다. 소오스 접합과 게이트 간의 오버랩 캐패시턴스가 감소하여 동일한 게이트 길이에서 프로그램 효율의 감소없이 소거 효율을 개선할 수 있으며, 소오스 접합과 게이트 간의 오버랩 면적의 감소 길이만큼 셀의 게이트 길이를 축소시킬 수 있다.

Description

비휘발성 메모리 장치 및 그 제조 방법
본 발명은 비휘발성 메모리 장치(non-volatile memory device) 및 그 제조 방법에 관한 것으로, 보다 상세하게는 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)의 적층 게이트 구조를 갖는 NOR형 플래쉬(flash) 메모리 장치의 소오스/드레인 접합(junction) 구조 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM), 및 EEPROM(electrically EPROM)으로 분류할 수 있든데, 이 중에서 전기적 방법으로 데이터를 프로그램 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다. 상기한 EEPROM 셀이나 일괄 소거 기능을 갖는 플래쉬 메모리 셀은 플로팅 게이트와 컨트롤 게이트의 적층 게이트 구조를 갖는다.
플래쉬 메모리 셀을 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. 상기 NAND형은 고집적화에 유리한 반면, NOR형은 고속 동작에 유리하다.
기본적인 NOR형 플래쉬 메모리 셀의 구조 및 그 동작 방식이 미합중국 특허 공보 제4,698,787호에 개시되어 있으며, 이를 도면을 참조하여 설명하고자 한다.
도 1은 상기 NOR형 플래쉬 메모리 장치에 있어서, 단위 셀의 단면도이다. 여기서, 참조 부호 10은 반도체 기판, 12는 터널 산화막, 14는 플로팅 게이트, 16은 층간 유전막, 18은 컨트롤 게이트, 20 및 22는 소오스 및 드레인 접합, 그리고 24는 절연층을 각각 나타낸다.
도 1을 참조하면, 종래의 NOR형 플래쉬 메모리 장치는 플로팅 게이트(14)와 기판(10) 사이에 터널 산화막(12)이 형성되고, 상기 플로팅 게이트(14)와 워드라인으로 제공되는 컨트롤 게이트(18)의 사이에 층간 유전막(16)이 형성된다. 또한, 상기 적층 게이트에 자기정합되어(self-aligned) 소오스/드레인 접합(20,22)이 형성된다. 상기 플로팅 게이트(14)는 액티브 영역과 상기 액티브 영역 양측의 필드 영역 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀의 플로팅 게이트(14)와 격리된다. 상기 컨트롤 게이트(18)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(14)를 포함하여 이웃한 셀의 컨트롤 게이트(18)와 연결됨으로써 워드라인을 형성한다.
상기한 NOR형 플래쉬 메모리 셀의 동작은 채널 열전자(channel hot electron; CHE) 주입 방식을 이용하여 프로그램하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 이용하여 소오스나 벌크 기판을 통해 소거한다.
먼저, 프로그램 동작은 플로팅 게이트(14)에 전자를 저장하여 셀의 문턱 전압(threshold voltage; Vth)을 초기 Vth 값인 2V 내외에서 7V 정도로 증가시키는 동작이다. 즉, 드레인(Vd)에 6∼7V, 컨트롤 게이트(Vg)에 10∼12V의 전압을 인가하고 소오스(Vs) 및 벌크 기판에 0V를 인가하면, 게이트와 드레인 바이어스에 의해 발생한 셀 전류로 인하여 채널 열전자가 생성되고, 상기 채널 열전자 중에서 일부가 게이트 전계에 의해 터널 산화막(12)을 통해 플로팅 게이트(14)에 주입됨으로써 프로그램이 이루어진다.
소거 동작은 플로팅 게이트(14)의 전자를 소거하여 셀의 문턱 전압을 초기 값인 2V 내외로 낮추는 동작이다. 즉, 소오스(Vs)에 12∼15V의 전압을 인가하고 게이트(Vg)와 벌크 기판에 0V를 인가하면, 플로팅 게이트(14)와 소오스 접합(20) 사이의 전계에 의하여 100Å 내외의 터널 산화막(12)을 통한 F-N 터널링 방식으로 플로팅 게이트(14) 내의 전자가 소오스 접합(20)으로 소거된다.
판독 동작은 드레인(Vd)에 1V 내외의 전압을 인가하고 게이트(Vg)에 4∼5V의 전압을 인가하여 소거 및 프로그램 셀을 통한 전류 경로의 발생 유·무를 감지하는 동작이다.
일반적으로 상기한 소거 동작시의 소오스 전압(Vs)이 프로그램 동작시의 드레인 전압(Vd)보다 높기 때문에, 소오스 접합(20)이 드레인 접합(22)보다 높은 항복 전압(breakdown voltage)을 갖게 하도록 상기 소오스 접합(20)을 이중 확산 접합(double diffused junction; 이하 "DD 접합"이라 한다) 구조로 형성한다. 이와 같이 소오스 접합(20)이 DD 구조로 형성되는 NOR형 플래쉬 메모리 셀에서 채널 길이를 감소시킬 경우에는, 상기 소오스 접합(20)과 드레인 접합(22) 간의 펀치쓰루우(punchthrough) 특성이 열화되어 프로그램, 소거 및 판독 동작시 여러 가지 문제를 발생시키게 된다. 따라서, 상기한 구조의 NOR형 플래쉬 메모리 셀은 스케일 다운(scale down)의 한계를 갖게 된다.
이러한 스케일 다운 문제를 해결할 수 있는 NOR형 플래쉬 메모리 셀이 미합중국 특허 공보 제4,652,897호에 개시되었다.
도 2는 상기 NOR형 플래쉬 메모리 셀의 단면도이다. 여기서, 참조 부호 50은 반도체 기판, 52는 터널 산화막, 54는 플로팅 게이트, 56은 층간 유전막, 58은 컨트롤 게이트, 60a는 소오스 접합, 60b는 LDS 영역, 62는 드레인 접합, 65는 채널 영역, 그리고 66은 공핍 영역(depletion region)을 나타낸다.
도 2를 참조하면, 상기 NOR형 플래쉬 메모리 셀의 드레인 접합(62)은 도 1에 도시한 셀의 드레인 접합과 동일한 구조로 형성된다. 이에 반하여, 도 2에 도시한 셀의 소오스 접합(60a)은 저농도 영역(60b)을 갖는 LDS(lightly doped source) 구조로 형성된다. 따라서, 소오스 접합(60a)과 게이트(54, 58) 간의 오버랩 영역이 상기 LDS 영역(60b)에 의해 연결됨으로써, 셀의 채널 길이를 최대한 증가시켜 스케일 다운에 유리하다.
그러나, 상기한 구조를 갖는 셀은 소오스 접합(60a)과 게이트(54, 58) 간의 오버랩 영역이 N-불순물로 이루어진 LDS 영역(60b)으로 형성되어 있으므로, 소오스 소거를 실시할 경우 공핍 영역(66)이 N+불순물로 이루어진 소오스 접합(60b)의 내부로 확산됨으로써 게이트(54, 58)와 상기 N+접합(60b)과의 오버랩 영역이 존재하지 않게 된다. 따라서, 터널링 효율이 감소하여 소오스 소거가 불가능해지거나, 장시간·고전압의 소거 전압이 필요하게 됨으로써 소오스 소거 방식을 사용하기가 어려워진다. 이에 따라, 상기한 구조를 갖는 셀은 전기적 프로그램을 실시하고 자외선 베이크(U.V bake) 방식으로 소거를 실시하는 EPROM 셀에만 사용된다.
따라서, 본 발명은 상술한 종래 방법의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 전기적 소거가 가능하고 채널 길이의 스케일 다운이 가능한 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 비휘발성 메모리 장치를 제조하는데 특히 적합한 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 NOR형 플래쉬 메모리 셀의 단면도이다.
도 2는 종래의 다른 방법에 의한 NOR형 플래쉬 메모리 셀의 단면도이다.
도 3은 본 발명에 의한 NOR형 플래쉬 메모리 셀의 단면도이다.
도 4는 프로그램 특성을 측정하기 위한 샘플용 NOR형 플래쉬 메모리 셀의 단면도이다.
도 5는 드레인 접합이 DD 구조인 셀의 프로그램 속도 특성을 도시한 그래프이다.
도 6은 소오스 접합이 DD 구조인 셀의 프로그램 속도 특성을 도시한 그래프이다.
도 7 내지 도 9는 본 발명의 일 실시예에 의한 NOR형 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 다른 실시예에 의한 NOR형 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 202 : 터널 산화막
204 : 플로팅 게이트 206 : 층간 유전막
208 : 컨트롤 게이트 209 : 제4 절연막
210 : 스페이서막 212 : 소오스 접합
214 : 드레인 접합
상기 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체 기판의 상부에 제1 절연막을 개재하여 형성된 제1 게이트 전극; 상기 제1 게이트 전극의 상부에 제2 절연막을 개재하여 자기정합적으로 적층된 제2 게이트 전극; 및 상기 적층 게이트 전극의 양 측면의 반도체 기판 중에서 그 일 측면에 형성된 제2 도전형의 제1 불순물 영역과 다른 측면에 형성된 제2 도전형의 제2 불순물 영역을 구비하고, 상기 제1 불순물 영역과 제2 불순물 영역의 접합 깊이와 불순물 농도가 같고, 상기 제2 불순물 영역이 제1 불순물 영역보다 상기 게이트 전극에 더 많이 오버랩된 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 제1 불순물 영역은 소오스 영역이고 상기 제2 불순물 영역은 드레인 영역이다. 상기 제1 불순물 영역과 제2 불순물 영역은 각각, 상기 적층 게이트 전극의 일 측면 및 다른 측면에 자기정합되어 형성된다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체 기판의 상부에 제1 절연막을 개재하여 형성된 제1 게이트 전극; 상기 제1 게이트 전극의 상부에 제2 절연막을 개재하여 자기정합적으로 적층된 제2 게이트 전극; 상기 적층 게이트 전극의 한쪽 측면에만 형성된 제3 절연막; 및 상기 제3 절연막에 자기정합되어 형성된 제2 도전형의 제1 불순물 영역과 상기 적층 게이트 전극의 다른쪽 측면에 자기정합되어 형성된 제2 도전형의 제2 불순물 영역을 구비하고, 상기 제1 불순물 영역과 제2 불순물 영역의 접합 깊이와 불순물 농도가 같고, 상기 제2 불순물 영역이 제1 불순물 영역보다 상기 게이트 전극에 더 많이 오버랩된 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 제3 절연막은 산화막, 질화막 또는 폴리실리콘막이다.
상기 다른 목적을 달성하기 위하여 본 발명은, 액티브 영역과 필드 영역으로 구분되어진 제1 도전형의 반도체 기판의 상부에 제1 절연막을 형성하는 단계; 상기 제1 절연막이 형성된 결과물의 상부에 제1 도전층을 형성하는 단계; 상기 제1 도전층이 형성된 결과물의 상부에 제2 절연막 및 제2 도전층을 차례로 형성하는 단계; 상기 제2 도전층, 제2 절연막 및 제1 도전층을 식각하여, 상기 제1 도전층과 제2 도전층이 자기정합된 적층 게이트 전극을 형성하는 단계; 상기 적층 게이트 전극이 형성된 결과물의 상부에 제3 절연막을 형성하는 단계; 상기 제3 절연막을 식각하여 상기 적층 게이트 전극의 양 측면에 상기 제3 절연막으로 이루어진 스페이서막을 형성하는 단계; 상기 적층 게이트 전극의 한쪽 측면의 스페이서막을 제거하는 단계; 및 남아있는 스페이서막을 마스크로 이용하여 제2 도전형의 소오스/드레인용 불순물을 이온주입하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.
상기 제1 절연막이 형성된 결과물의 상부에 제1 도전층을 형성하는 단계 후, 상기 필드 영역의 소정 부위 상에 있는 제1 도전층을 식각하는 단계를 더 구비할 수 있다.
상기 남아있는 스페이서막을 마스크로 이용하여 제2 도전형의 소오스/드레인용 불순물을 이온주입하는 단계에서, 상기 적층 게이트의 스페이서막이 제거된 측면에 자기정합되어 드레인 영역이 형성되고 상기 남아있는 스페이서막에 자기정합되어 소오스 영역이 형성된다.
상기 적층 게이트 전극이 형성된 결과물의 상부에 제3 절연막을 형성하는 단계 전에, 상기 적층 게이트 전극이 형성된 결과물의 상부에 상기 제3 절연막과 다른 식각율을 갖는 제4 절연막을 형성하는 단계를 더 구비할 수 있다. 바람직하게는, 상기 제4 절연막은 산화막 또는 질화막 중의 어느 하나로 형성한다. 상기 제4 절연막은 상기 제2 도전형의 소오스/드레인용 불순물을 이온주입하는 단계 전에 제거한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치에 의하면, 소오스 및 드레인 접합을 동일한 불순물 농도와 동일한 접합 깊이로 형성하면서, 상기 소오스 접합보다 드레인 접합이 게이트 전극에 더 많이 오버랩되도록 형성한다. 따라서, 소오스 접합과 게이트 간의 오버랩 캐패시턴스가 감소하여 동일한 게이트 길이에서 프로그램 효율의 감소없이 소거 효율을 개선할 수 있다. 또한, 소오스 접합과 게이트 간의 오버랩 면적의 감소 길이만큼 셀의 게이트 길이를 축소시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 3은 본 발명에 의한 NOR형 플래쉬 메모리 셀의 단면도이다. 여기서, 참조 부호 200은 반도체 기판, 202는 터널 산화막, 204는 플로팅 게이트, 206은 층간 유전막, 208은 컨트롤 게이트, 210은 스페이서막, 그리고 212 및 214는 소오스 및 드레인 접합을 각각 나타낸다.
도 3을 참조하면, 본 발명의 NOR형 플래쉬 메모리 장치는 액티브 영역과 필드 영역이 구분되어진 P형 반도체 기판(200)과 플로팅 게이트(204) 사이에 터널 산화막(202)이 형성되고, 상기 플로팅 게이트(204)와 워드라인으로 제공되는 컨트롤 게이트(208)의 사이에 층간 유전막(206)이 형성된다. 상기 플로팅 게이트(204)는 액티브 영역과 상기 액티브 영역 양측의 필드 영역 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀의 플로팅 게이트(204)와 격리된다. 상기 컨트롤 게이트(208)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(204)를 포함하여 이웃한 셀의 컨트롤 게이트(208)와 연결됨으로써 워드라인을 형성한다.
상기 적층 게이트 전극(204, 208)의 한쪽 측면에만 스페이서막(210)이 형성되고, 상기 스페이서막(210)에 자기정합되어 형성된 N+형의 소오스 접합(212)이 형성된다. N+형 드레인 접합(214)은 상기 스페이서막(210)이 형성되지 않는 적층 게이트 전극(204, 208)의 다른쪽 측면에 자기정합되어 형성된다. 따라서, 상기 N+소오스/드레인 접합(212, 214)은 동일한 불순물 농도 및 동일한 접합 깊이를 가지지만, 상기 N+드레인 접합(214)이 N+소오스 접합(212)에 비해 게이트 전극(204, 208)과의 오버랩 영역이 길다. 이것은 셀의 프로그램 특성과 관계된 것으로, 프로그램 동작시 드레인 접합(214)의 공핍 영역에서 발생된 열전자들이 드레인 콘택을 통해 비트라인으로 빠져 나가는 경로 중에서 게이트 전극(204, 208)과 오버랩되는 면적을 확대시켜 상기 게이트 전극으로 주입되는 확률을 높이기 위한 것이다.
이러한 효과를 확인하기 위하여 도 4에 도시된 바와 같은 NOR형 플래쉬 메모리 셀을 실험 제작하여 그것의 프로그램 속도 특성을 측정하였으며, 그 결과를 도 5 및 도 6에 도시하였다. 상기한 실험에서, 드레인 전압은 6V이고 게이트 전압(Vg)을 10V, 11V 및 12V로 각각 변화시켜 그때의 셀의 문턱 전압(Vth)을 시간에 따라 측정하였다.
도 4에서, 참조 부호 100은 반도체 기판, 102는 터널 산화막, 104는 플로팅 게이트, 106은 층간 유전막, 108은 컨트롤 게이트, 112는 스페이서막, 110 및 114는 DD 구조의 소오스 접합, 그리고 116은 드레인 접합을 각각 나타낸다.
도 5는 소오스 접합이 DD 구조인 셀의 프로그램 속도 특성을 도시한 그래프로서, 드레인 접합의 게이트 오버랩 길이가 소오스 접합의 것보다 큰 경우를 나타낸다. 또한, 동일한 채널 길이에서 드레인 접합의 게이트 오버랩이 소오스 접합의 것보다 작은 셀의 동작 특성을 살펴보기 위하여, 상기 도 4에 도시한 셀 구조에서 소오스 접합과 드레인 접합을 서로 바꾸어 제작하였으며 그 결과를 도 6에 도시하였다. 즉, 도 6은 드레인 접합이 DD 구조인 셀의 프로그램 속도 특성을 도시한 그래프로서, 소오스 접합의 게이트 오버랩 길이가 드레인 접합의 것보다 큰 경우를 나타낸다.
도 5 및 도 6을 참조하면, 동일한 채널 길이를 갖는 셀에 있어서, 드레인 접합의 게이트 오버랩이 소오스 접합의 게이트 오버랩에 비하여 큰 경우 프로그램 속도가 개선됨을 알 수 있다. 이것은 전술한 바와 같이, 프로그램 동작시 드레인 접합과 게이트 전극 간의 오버랩 영역에서 채널 열전자가 게이트 전극으로 주입될 확률이 높아졌기 때문이다.
한편, 소오스 소거 동작은 소오스 접합의 공핍 영역이 상기 소오스 접합과 게이트 전극 간의 오버랩 영역 내에 존재하여 실제적으로 소오스 접합과 게이트 간에 오버랩 영역이 있는 경우에만 가능하다.
일반적으로, F-N 터널링 소거 방식에서 터널링 속도는 터널링 면적과 터널링 막질의 양단에 걸리는 전계의 세기에 좌우된다. 따라서, 소오스 접합과 게이트 전극 간의 오버랩 면적이 종래의 DD 구조 셀에 비해 작아져서 터널링 면적의 감소로 인하여 소거 속도가 느려지는 문제를 상기 소오스 접합과 게이트 전극 간의 오버랩 캐패시턴스의 감소로써 해결할 수 있다. 즉, 소오스 접합과 게이트 전극 간의 오버랩 캐패시턴스가 감소하면, 소오스 접합에 바이어스를 가할 때 플로팅 게이트에 유도되는 전압(즉, 소오스 커플링 전압)을 낮출 수 있어 실제 터널링에 필요한 전계의 세기를 증가시킴으로써 소거 속도를 유지할 수 있게 된다. 또한, 낮아진 소오스 소거 전압은 소오스 접합의 내압 특성을 개선시킬 수 있으므로 상기 소오스 접합을 통상적인 단일 접합 구조로 형성할 수 있게 된다.
일반적으로, F-N 터널링 소거시 터널링 막질의 양단에 걸리는 전계를 다음의 식으로 표현된다.
전계 = 소오스 바이어스 - 플로팅 게이트 바이어스
=
여기서, Cs는 소오스 접합과 게이트 전극 간의 오버랩 캐패시턴스이고, Cg는 게이트 전극과 벌크 기판과의 오버랩 캐패시턴스이며, Ci는 플로팅 게이트와 컨트롤 게이트와의 오버랩 캐패시턴스이다.
상기한 식으로부터 알 수 있듯이, 셀 면적이 같을 경우 "Cs + Cg + Ci"가 동일한 반면, Cs가 작을수록 전계의 세기가 증가한다. 따라서, 도 3에 도시한 본 발명의 NOR형 플래쉬 메모리 셀에 의하면, 동일한 게이트 길이에서 프로그램 효율의 감소없이 소거 효율을 개선할 수 있고, 소오스 접합과 게이트 전극 간의 오버랩 면적의 감소 길이만큼 실제 셀의 게이트 길이도 소거 동작에 필요한 전계가 허용하는 범위 내에서 축소시킬 수 있다.
한편, 최근에는 게이트에 네거티브 전압을 인가하는 네거티브 게이트 벌크 소거(negative gate bulk erase) 방식이 주로 사용되고 있는데, 상기 벌크 소거 방식에 의하면 소오스 접합에 인가되는 전압을 낮출 수 있어 일반적인 단일 접합 구조를 사용할 수 있다. 따라서, 상기 벌크 소거 방식은 셀의 동작 특성을 개선할 수 있고 셀 면적을 축소할 수 있어 고집적화에 유리하다.
이하, 본 발명에 의한 NOR형 플래쉬 메모리 셀의 제조 방법을 도면을 참조하여 설명하고자 한다.
도 7 내지 도 9는 본 발명의 일 실시예에 의한 NOR형 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 셀의 적층 게이트를 형성하는 단계를 도시한다. 먼저, 도시하지는 않았으나, P형의 반도체 기판(200)의 표면에 사진 및 이온주입 공정을 사용하여 n형 불순물을 주입한 후 고온 열처리를 통해 상기 N형 불순물을 원하는 깊이까지 확산시킴으로써 N형 웰을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 N형 웰을 제외한 기판 표면 및 상기 N형 웰 내의 셀 어레이 영역에 P형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 P형 웰을 형성한다. 통상적으로, 주변 회로부의 PMOS 트랜지스터가 형성되어질 웰을 P형 웰이라 칭하고, 상기 N형 웰 내의 셀 어레이 영역에 형성되어질 웰을 포켓 P형 웰(pocket p-well)이라 한다.
이어서, 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 또는 버퍼 폴리실리콘 LOCOS(polysilicon buffered LOCOS; PBL) 공정을 실시하여 상기 기판(200)의 상부에 5000∼6000Å 두께의 필드 산화막(도시하지 않음)을 형성하여 기판(200)을 액티브 영역과 필드 영역으로 구분한다. 다음에, 상기 액티브 영역과 필드 영역의 경계 부분에 생긴 불필요한 막들을 제거하기 위하여 희생 산화막을 형성한 후, 습식 식각 공정으로 상기 희생 산화막을 모두 제거한다.
이어서, 상기 액티브 영역의 상부에 제1 절연막으로, 예컨대 산화막 또는 산질화막을 100Å 내외의 두께로 얇게 성장시킴으로써 셀의 터널 산화막(202)을 형성한다. 이때, 셀의 문턱 전압을 조절하기 위하여 상기 필드 산화막을 형성한 후, 사진 공정으로 셀 영역을 한정하고 P형 불순물을 이온주입하는 단계를 추가할 수 있다. 또한, 상기 셀의 터널 산화막(202)은 전기적 소거를 실시하지 않는 EPROM의 경우 200Å 내외의 두께로 형성한다.
다음에, 상기 터널 산화막(202)이 형성된 결과물의 상부에 플로팅 게이트로 사용될 제1 도전층(204)으로, 예컨대 폴리실리콘층을 증착한 후, 인(P)을 다량 함유한 POCl3을 침적하여 상기 제1 도전층(204)을 N+형으로 도핑시킨다. 다음에, 사진식각 공정을 통해 셀 영역의 필드 산화막 상부의 제1 도전층(204)을 이방성 식각으로 제거함으로써, 비트라인을 따라 이웃한 셀 간의 플로팅 게이트를 서로 분리시킨다. 즉, 상기 플로팅 게이트용 제1 도전층(204)은 셀의 액티브 영역과 필드 영역의 일부 영역을 덮고 상기 필드 산화막의 일부 영역에서 분리되어 비트라인 방향으로 신장되는 패턴으로 형성된다.
이어서, 상기 결과물의 상부에 플로팅 게이트와 컨트롤 게이트를 절연시키기 위하여 제2 절연막으로, 예컨대 ONO(oxide/nitride/oxide)막을 형성하여 층간 유전막(206)을 제공한다. 즉, 상기 제1 도전층(204)을 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후, 그 위에 약 130Å 두께의 질화막을 증착하고 상기 질화막을 산화시켜 40Å 정도의 두께의 제2 산화막을 성장시킴으로써, ONO로 이루어진 층간 유전막(206)을 형성한다. 바람직하게는, 상기 층간 유전막(206)은 산화막으로 환산하여 130∼180Å 정도의 두께를 갖도록 형성한다.
이어서, 상기 층간 유전막(206)이 형성된 결과물의 상부에 컨트롤 게이트로 사용될 제2 도전층(208)으로, 예컨대 N+형으로 도핑된 폴리실리콘층과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층을 차례로 적층하여 폴리사이드층을 형성한다. 다음에, 사진식각 공정을 통해 상기 제2 도전층(208), 층간 유전막(206) 및 제1 도전층(204)을 차례로 식각함으로써, 자기정합되는 컨트롤 게이트(208)와 플로팅 게이트(204)로 이루어진 셀의 적층 게이트 전극을 형성한다.
도 8은 스페이서막(210)을 형성하는 단계를 도시한다. 상기와 같이 셀의 적층 게이트 전극(204, 208)을 형성한 후, 결과물의 상부에 제3 절연막으로서, 예컨대 산화막, 질화막 또는 폴리실리콘막을 증착한다. 이어서, 상기 제3 절연막을 에치백(etch-back)하여 적층 게이트 전극(204, 208)의 양 측면에 스페이서막(210)을 형성한다.
계속해서, 사진식각 공정을 통해 상기 적층 게이트 전극(204, 208)의 드레인 쪽 측면의 스페이서막(210)을 제거한다.
도 9는 소오스/드레인 접합(212, 214)을 형성하는 단계를 도시한다. 상기와 같이 적층 게이트 전극(204, 208)의 소오스 쪽 측면의 스페이서막(210)이 남아있는 상태에서 N형 불순물을 이온주입하여 N+형의 소오스/드레인 접합(212, 214)을 형성한다. 즉, 상기 N+소오스 접합(212)은 스페이서막(210)에 자기정합되어 형성되고, 상기 N+드레인 접합(214)은 게이트 전극의 스페이서막(210)이 제거된 쪽의 측면에 자기정합되어 형성된다. 또한, 상기 N+소오스/드레인 접합(212, 214)은 동일한 불순물 농도 및 동일한 접합 깊이를 가지지만, 상기 N+드레인 접합(214)과 N+소오스 접합(212)에 주입된 불순물이 후속하는 확산 공정에 의해 게이트 전극(204, 208)과의 오버랩 면적이 달라지게 된다.
이어서, 도시하지는 않았으나, 결과물의 상부에 절연층으로서, 예컨대 고온 산화막(high temperature oxide; HTO)과 BPSG(borophosphosilicate glass)막을 각각 1000Å과 5000Å의 두께로 형성한다. 이어서, 900℃에서 리플로우(reflow) 공정을 진행하여 상기 BPSG막을 평탄화시킨 후, 사진식각 공정을 통해 상기 절연층을 식각하여 금속 콘택을 형성한다. 다음에, 상기 금속 콘택이 형성된 결과물의 상부에 금속층, 예컨대 금속 실리사이드나 폴리사이드를 증착하고 사진식각 공정을 통해 상기 금속층을 패터닝한다. 이어서, 다층 배선이 필요한 경우 금속 콘택 및 금속층의 형성 공정을 추가한 후, 결과물의 상부에 보호층(passivation layer)을 형성하여 NOR형 플래쉬 메모리 장치를 완성한다.
도 10은 본 발명의 다른 실시예에 의한 NOR형 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 상기 도 7에서 설명한 공정들을 동일하게 진행한 후, 적층 게이트 전극(204, 208)이 형성된 결과물의 상부에 제4 절연막(209)을 500Å 이하의 두께로 증착한다. 바람직하게는, 상기 제4 절연막(209)은 후속 공정에서 형성될 스페이서막(210)과는 서로 다른 식각율을 갖는 물질, 예컨대 산화막 또는 질화막으로 형성한다.
이어서, 상기 제4 절연막(209)이 형성된 결과물의 상부에 제3 절연막으로서, 예컨대 산화막, 질화막 또는 폴리실리콘막을 증착한다. 예컨대, 상기 제3 절연막을 산화막으로 형성할 경우, 상기 제4 절연막(209)은 질화막으로 형성한다.
그리고, 상기 제3 절연막을 에치백하여 적층 게이트 전극(204, 208)의 양 측면에 스페이서막(210)을 형성한 후, 상기 적층 게이트 전극(204, 208)의 드레인 쪽 측면의 스페이서막(210)을 그 하부의 제4 절연막(209)을 식각 마스크로 이용하여 습식 식각으로 제거한다. 따라서, 셀의 층간 유전막(206)이나 터널 산화막(202)의 손상없이 적층 게이트 전극(204, 208)의 소오스 쪽 측면에만 스페이서막(210)을 남길 수 있다.
이어서, 상기 적층 게이트 전극(204, 208)의 소오스 쪽 측면의 스페이서막(210)이 남아있는 상태에서 N형 불순물을 이온주입하여 N+형의 소오스/드레인 접합(212, 214)을 형성한다. 또는, 노출된 제4 절연막(209)을 건식 식각으로 제거한 후 상기 소오스/드레인용 이온주입을 실시할 수도 있다.
상술한 바와 같이 본 발명에 따른 NOR형 플래쉬 메모리 셀에 의하면, 소오스 및 드레인 접합을 동일한 불순물 농도와 동일한 접합 깊이로 형성하면서, 상기 소오스 접합보다 드레인 접합이 게이트 전극에 더 많이 오버랩되도록 형성한다. 따라서, 소오스 접합과 게이트 간의 오버랩 캐패시턴스가 감소하여 동일한 게이트 길이에서 프로그램 효율의 감소없이 소거 효율을 개선할 수 있다. 또한, 소오스 접합과 게이트 간의 오버랩 면적의 감소 길이만큼 셀의 게이트 길이를 축소시킬 수 있다.
상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 제1 도전형의 반도체 기판의 상부에 제1 절연막을 개재하여 형성된 제1 게이트 전극;
    상기 제1 게이트 전극의 상부에 제2 절연막을 개재하여 자기정합적으로 적층된 제2 게이트 전극; 및
    상기 적층 게이트 전극의 양 측면의 반도체 기판 중에서 그 일 측면에 형성된 제2 도전형의 제1 불순물 영역과 다른 측면에 형성된 제2 도전형의 제2 불순물 영역을 구비하고,
    상기 제1 불순물 영역과 제2 불순물 영역의 접합 깊이와 불순물 농도가 같고, 상기 제2 불순물 영역이 제1 불순물 영역보다 상기 게이트 전극에 더 많이 오버랩된 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 제1 불순물 영역은 소오스 영역이고 상기 제2 불순물 영역은 드레인 영역인 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 제1 불순물 영역과 제2 불순물 영역은 각각, 상기 적층 게이트 전극의 일 측면 및 다른 측면에 자기정합되어 형성된 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 게이트 전극의 일 측면에 제3 절연막이 형성된 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 제3 절연막은 산화막, 질화막 또는 폴리실리콘막인 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 제1 불순물 영역은 소오스 영역이고 상기 제2 불순물 영역은 드레인 영역인 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 액티브 영역과 필드 영역으로 구분되어진 제1 도전형의 반도체 기판의 상부에 제1 절연막을 형성하는 단계;
    상기 제1 절연막이 형성된 결과물의 상부에 제1 도전층을 형성하는 단계;
    상기 제1 도전층이 형성된 결과물의 상부에 제2 절연막 및 제2 도전층을 차례로 형성하는 단계;
    상기 제2 도전층, 제2 절연막 및 제1 도전층을 식각하여, 상기 제1 도전층과 제2 도전층이 자기정합된 적층 게이트 전극을 형성하는 단계;
    상기 적층 게이트 전극이 형성된 결과물의 상부에 제3 절연막을 형성하는 단계;
    상기 제3 절연막을 식각하여 상기 적층 게이트 전극의 양 측면에 상기 제3 절연막으로 이루어진 스페이서막을 형성하는 단계;
    상기 적층 게이트 전극의 한쪽 측면의 스페이서막을 제거하는 단계; 및
    남아있는 스페이서막을 마스크로 이용하여 제2 도전형의 소오스/드레인용 불순물을 이온주입하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제1 절연막이 형성된 결과물의 상부에 제1 도전층을 형성하는 단계 후, 상기 필드 영역의 소정 부위 상에 있는 제1 도전층을 식각하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  9. 제7항에 있어서, 상기 제3 절연막은 산화막, 질화막 또는 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  10. 제7항에 있어서, 상기 남아있는 스페이서막을 마스크로 이용하여 제2 도전형의 소오스/드레인용 불순물을 이온주입하는 단계에서, 상기 적층 게이트의 스페이서막이 제거된 측면에 자기정합되어 드레인 영역이 형성되고 상기 남아있는 스페이서막에 자기정합되어 소오스 영역이 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  11. 제7항에 있어서, 상기 적층 게이트 전극이 형성된 결과물의 상부에 제3 절연막을 형성하는 단계 전에, 상기 적층 게이트 전극이 형성된 결과물의 상부에 상기 제3 절연막과 다른 식각율을 갖는 제4 절연막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 제4 절연막은 산화막 또는 질화막 중의 어느 하나로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  13. 제11항에 있어서, 상기 제4 절연막은 상기 제2 도전형의 소오스/드레인용 불순물을 이온주입하는 단계 전에 제거하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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