KR100849992B1 - 플래시 기억 소자 및 그 제조 방법 - Google Patents

플래시 기억 소자 및 그 제조 방법 Download PDF

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KR100849992B1
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김태환
푸샨 리
정재훈
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한양대학교 산학협력단
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Abstract

플래시 기억 소자 및 그 제조 방법이 개시된다. 본 발명의 실시예에 따르면, 소스 영역 및 드레인 영역을 가지는 반도체 기판; 상기 소스 영역 및 상기 드레인 영역 사이의 중간 영역 상에 형성되는 고분자 박막; 상기 고분자 박막의 내부에 분포하는 CdSe 나노 입자; 상기 소스 영역 상에 형성된 소스 전극; 상기 드레인 영역 상에 형성된 드레인 전극; 및 상기 고분자 박막 상에 형성된 게이트 전극을 포함하는 플래시 기억 소자가 제공된다. 본 발명에 플래시 기억 소자에 의하면, 우수한 재현성 및 신뢰성, 제조 비용의 절감 및 생산성 향상이 가능하며, 디스크형 저장 장치는 물론 휴대폰, PMP 등의 휴대용 전자기기의 대용량, 고용량의 저장 장치로서도 활용이 가능한 효과가 있다.
플래시 기억 소자, 플로팅 게이트, PVK, CdSe 나노 입자

Description

플래시 기억 소자 및 그 제조 방법{Flash memory device and fabrication method thereof}
도 1은 본 발명의 일 실시예에 따른 플래시 기억 소자의 구조를 개략적으로 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 플래시 기억 소자의 제조 방법을 나타낸 도면.
도 3은 본 발명의 플래시 기억 소자에 있어서 CdSe 나노 입자에 의한 전자 포획 특성을 관측하기 위해 제작된 실험 소자의 구조를 나타낸 도면.
도 4a 및 도 4b는 도 3의 실험 소자를 통해 측정된 정전용량과 전압간의 관계를 나타낸 도면.
도 5는 본 발명의 플래시 기억 소자에서 인가된 게이트 전압에 따른 플로팅 게이트의 정전용량 및 채널의 문턱 전압의 변화를 예시한 그래프.
도 6은 상태 '1'인 초기 상태에서 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면.
도 7은 상태 '0'의 쓰기 동작을 위해 쓰기 전압을 인가하였을 때의 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면.
도 8은 소거 동작을 위해 소거 전압을 인가하였을 때의 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면.
<도면의 주요부분에 대한 부호의 설명>
110 : 반도체 기판 112 : 소스 영역
114 : 드레인 영역 120 : 터널 절연막
130 : 고분자 박막 140 : CdSe 나노 입자
150 : 게이트 전극 160 : 소스 전극
165 : 드레인 전극
본 발명은 반도체 기억 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 그 내부에 CdSe 나노 입자들이 형성되어 있는 고분자 박막을 플로팅 게이트로서 사용하는 플래시 기억 소자 및 그 제조 방법에 관한 것이다.
플래시 기억 소자는 소비 전력이 작고, 전원이 꺼지더라도 저장된 정보가 사라지지 않은 채 유지되는 특성을 지닌 기억 장치이다. 따라서 디램(DRAM)과 달리 전원이 끊기더라도 저장된 정보를 그대로 보존할 수 있을 뿐만 아니라 정보의 입출력(쓰기, 지우기 및 읽기)도 자유로워 현재 디지털 텔레비전, 디지털 캠코더, 디지 털 카메라, 휴대폰, MP3 플레이어 등에 널리 이용되고 있다. 플래시 기억 소자는 일반적인 모스 트랜지스터(MOS transistor) 구조에 전하를 축적할 수 있는 플로팅 게이트(floating gate)를 포함함으로써, 플로팅 게이트에 축적된 전하량에 상응하여 상태'0'또는 상태'1'등의 프로그래밍(기억)을 할 수 있게 된다.
그러나 구동 전압에 따른 소자의 전도도를 변화시켜 기억 소자로 활용하는 종래의 저항 형태의 기억 소자에 의하면, 소자의 전도 특성이 전극으로 사용되는 금속의 전기적 특성에 매우 민감하여, 제조 공정 중에 금속 전극의 확산으로 인한 불순물 준위의 형성에 의해 소자의 기억 특성이 변화하는 문제점이 있었다. 따라서, 이와 같이 제작된 기억 소자마다의 기억 특성이 상이해지는 경우에는 상태 기억을 위하여 각 소자마다 구동 전압을 달리해야 하므로, 소자 재현성이 극히 부족하여 상용화에 어려운 문제점이 있다.
따라서, 본 발명은 우수한 재현성 및 신뢰성을 가지며, 제조 비용의 절감 및 생산성 향상이 가능한 플래시 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명은 스핀 코팅과 열을 가하는 공정과 같은 간단한 제조 공정을 통해 플로팅 게이트를 제작함으로써, 소자의 제조 공정을 간소화할 수 있는 플래시 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명은 플로팅 게이트의 제작에 있어서 CdSe 나노 입자와 고분자 물질의 혼합비를 간단히 조정함으로써, 고분자 박막 내에 형성되는 CdSe 나노 입자 의 크기 및 밀도를 정밀하게 조절할 수 있는 플래시 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명은 디스크형 저장 장치는 물론 휴대폰, PMP 등의 휴대용 전자기기의 대용량, 고용량의 저장 장치로서도 활용이 가능한 플래시 기억 소자 및 제조 방법을 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 소스 영역 및 드레인 영역을 가지는 반도체 기판; 상기 소스 영역 및 상기 드레인 영역 사이의 중간 영역 상에 형성되는 고분자 박막; 상기 고분자 박막의 내부에 분포하는 CdSe 나노 입자; 상기 소스 영역 상에 형성된 소스 전극; 상기 드레인 영역 상에 형성된 드레인 전극; 및 상기 고분자 박막 상에 형성된 게이트 전극을 포함하는 플래시 기억 소자가 제공될 수 있다.
여기서, 상기 고분자 박막은 폴리비닐카바졸(PVK) 박막일 수 있다.
또한, 본 발명의 플래시 기억 소자는 상기 반도체 기판과 상기 고분자 박막의 사이에 터널 절연막을 더 포함할 수 있다. 이때, 상기 터널 절연막은 SiO2막으로 형성될 수 있다.
본 발명의 다른 측면에 따르면, (a) 반도체 기판 상에 터널 절연막을 형성하 는 단계; (b) 상기 터널 절연막 상에 내부에 CdSe 나노 입자가 분포된 고분자 박막을 형성하는 단계; (c) 상기 반도체 기판의 양 측부에 소스 영역 및 드레인 영역을 형성하는 단계; 및 (d) 상기 소스 영역, 상기 드레인 영역, 상기 고분자 박막 상에 각각 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계를 포함하는 플래시 기억 소자의 제조 방법이 제공될 수 있다.
여기서, 상기 단계 (a)에서 형성되는 상기 터널 절연막은 SiO2막일 수 있다.
여기서, 상기 단계 (b)는, (b1) 상기 고분자 박막을 형성할 물질과 CdSe 나노 입자를 용매에 녹여 혼합한 혼합 용액을 상기 터널 절연막 상에 스핀 코팅하는 단계; 및 (b2) 상기 용매를 제거하여 상기 고분자 박막 및 상기 고분자 박막의 내부에 분포된 CdSe 나노 입자를 형성하는 단계를 포함할 수 있다.
여기서, 상기 단계 (b1)의 고분자 박막을 형성할 상기 물질은 폴리비닐카바졸(PVK)일 수 있다.
여기서, 상기 단계 (b1)에서 사용되는 상기 용매는 1,2-dichloroethane일 수 있다.
여기서, 상기 단계 (b2)에서, 상기 용매의 제거는 100℃에서 2분 동안 열을 가하는 공정에 의할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 플래시 기억 소자 및 그 제조 방법을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략 하기로 한다. 그리고 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
또한, 이하에서 사용될 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
또한, 어떤 구성요소가 다른 구성요소 상에 "형성되어" 있다거나 "적층되어" 있다고 언급된 때에는, 그 다른 구성요소의 표면 상의 전면 또는 일면에 직접 부착되어 형성되어 있거나 또는 적층되어 있을 수도 있지만, 중간에 다른 구성요소가 더 존재할 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 플래시 기억 소자의 구조를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 플래시 기억 소자는 소스 영역(112) 및 드레인 영역(114)를 가지는 반도체 기판(110), 터널 절연막(120), 내부에 CdSe 나노 입자(140)가 분포되어 있는 고분자 박막(130), 고분자 박막(130) 상 에 형성된 게이트 전극(150), 소스 영역(112) 상에 형성된 소스 전극(160) 및 드레인 영역(114) 상에 형성된 드레인 전극(165)을 포함한다. 이때, 게이트 전극(150)과 반도체 기판(110) 간은 제1 구동 회로(170)에 의해 연결되고, 소스 전극(160)과 드레인 전극(165) 간은 제2 구동 회로(180)에 의해 연결될 수 있다. 여기서, 내부에 CdSe 나노 입자(140)가 분포되어 있는 고분자 박막(130)은 본 발명의 플래시 기억 소자에 있어서 플로팅 게이트(floating gate)로서의 역할을 수행한다. 또한, 게이트 전극(150), 소스 전극(160) 및 드레인 전극(165)는 플래시 기억 소자에 있어 일반적인 구성 요소인바, 이하 그 구체적인 설명은 생략하기로 한다.
반도체 기판(110)은 일반적인 반도체 소자용 기판이 이용될 수 있으며, 소스 영역(112)과 드레인 영역(114)은 반도체 기판(110)의 소정 부분을 도핑 처리함으로써 형성할 수 있다. 예를 들어, 반도체 기판(110)으로서 P형 실리콘 기판이 사용되는 경우에는 반도체 기판(110)의 양측의 각각의 일 영역을 5족 원소(예를 들어, 인(P) 등)를 이용하여 도핑 처리함으로써 N형의 소스 영역(112) 및 드레인 영역(114)을 형성할 수 있다.
고분자 박막(130)은 본 발명의 플래시 기억 소자에 쓰기 전압이 인가됨에 따라 CdSe 나노 입자(140)에 포획된 전자가 외부로 유출되지 않도록 하는 저장 공간을 제공하는 역할을 수행한다. 이때, 고분자 박막(130)은 반도체 기판(110) 중 소스 영역(112)과 드레인 영역(114)이 형성되어 있는 영역을 제외한 그 사이 영역(이하, 이를 중간 영역이라 함)의 상부에 형성될 수 있다. 이와 같이 고분자 박막(130)을 중간 영역 상에 형성시키는 이유는 기억 소자에 인가하는 인가 전압에 따라 이러한 중간 영역을 통하여 전자의 흐름에 의한 채널이 형성될 수 있기 때문이다. 따라서, 고분자 박막(130)이 형성될 수 있는 위치는 반도체 기판(110)에 있어서 인가 전압에 따라 채널이 형성될 수 있는 소정의 위치에 상응하여 달라질 수 있음은 물론이다. 이러한 고분자 박막(130)으로는 예를 들어 폴리비닐카바졸(PVK, Polyvinylcabazole) 등의 고분자 물질이 이용될 수 있다.
이때, 반도체 기판(110)(보다 정확하게는 반도체 기판(110)의 중간 영역)과 고분자 박막(130)의 사이에는 터널 절연막(120)이 더 개재될 수 있다. 여기서, 터널 절연막(120)은 반도체 기판(110)과 플로팅 게이트(즉, 내부에 CdSe 나노 입자(140)가 분포된 고분자 박막(130)) 간을 전기적으로 절연시키는 기능을 수행한다. 이러한 터널 절연막(120)으로는 SiO2막 등이 이용될 수 있다. 그러나 터널 절연막(120)은 본 발명의 플래시 기억 소자에 있어서 반드시 구비되어야 하는 것은 아니며, 본 발명에서 플로팅 게이트로 이용되는 고분자 박막(130) 자체가 절연성이 뛰어난 물질로 형성되는 경우에는 생략될 수도 있음은 물론이다. 다만, 이하의 모든 도면에 대한 설명에서는 도 1과 같이 본 발명의 플래시 기억 소자에 있어서 터널 절연막(120)이 별도로 구비되어 있는 것으로 가정한다.
CdSe 나노 입자(140)는 고분자 박막(130)의 내부에 분포되어 본 발명의 플래시 기억 소자에 인가되는 쓰기 전압에 따라 반도체 기판(110)의 소정 영역에 형성되는 채널을 통해 이동하는 전자들 중의 일부를 포획하는 전자 포획의 중심점으로서의 역할을 수행한다. 이와 같은 CdSe 나노 입자(140)의 전자 포획 특성에 대한 보다 상세한 설명은 이하 도 3, 도 4a 및 도 4b를 통하여 후술하기로 한다. 이러한 CdSe 나노 입자(140)의 표면은 ZnS 껍질에 의해 둘러싸여 있을 수도 있다. 다만, 본 명세서의 모든 도면에서는 도면 도시의 편의상 CdSe 나노 입자(140)만을 도시하였다.
도 2는 본 발명의 일 실시예에 따른 플래시 기억 소자의 제조 방법을 나타낸 도면이다.
도 2의 단계 (a)를 참조하면, 반도체 기판(110) 상에 터널 절연막(120)을 형성한다. 예를 들어, P형 실리콘(Si) 기판 상에 터널 절연막(120)으로서 SiO2 박막을 열처리 공정을 통하여 10nm 두께로 형성할 수 있다.
도 2의 단계 (b)를 참조하면, 터널 절연막(120) 상에 내부에 CdSe 나노 입자(140)가 분포되어 있는 고분자 박막(130)을 형성한다. 본 단계를 보다 세분화하여 설명하면 다음과 같다.
먼저, 고분자 박막을 형성할 물질과 CdSe 나노 입자(140)를 소정의 용매에 녹여 혼합한 혼합 용액을 터널 절연막(120) 상에 스핀 코팅한다. 예를 들어, 고분자 박막을 형성할 물질로서 상술한 바와 같은 폴리비닐카바졸(PVK)이 이용되는 경우, 1,2-dichloroethane을 용매로 하여 PVK에 CdSe 나노 입자(140)를 0.2%의 부피비로 혼합한 혼합 용액을 터널 절연막(120) 상에 스핀 코팅함으로써 박막을 형성할 수 있다. 이때, CdSe 나노 입자(140)는 CdSe 나노 입자의 분말 형태로 용매에 섞여 PVK와 혼합될 수 있다. 이후, 터널 절연막(120) 상에 스핀 코팅된 박막으로부터 용매를 제거해냄으로써 고분자 박막(130) 및 고분자 박막(130)의 내부에 분포된 CdSe 나노 입자(140)를 형성한다. 여기서, 용매의 제거는 100℃에서 2분 동안 열을 가하는 공정에 의할 수 있다.
이때, 제작되는 플래시 기억 소자에서의 전기적 특성은 형성되는 고분자 박막(130)의 두께, 그 내부에 존재하는 CdSe 나노 입자(140)의 개수, 밀도 등에 따라 적절히 조절될 수 있으며, 이는 고분자 박막을 형성할 물질 및 CdSe 나노 입자의 혼합 비율(부피비)을 변화시킴에 따라 조절할 수 있다. 또한, 터널 절연막(120) 상에 형성되는 고분자 박막(130)의 두께는 용매와 고분자 박막을 형성할 물질간의 농도비, 스핀 코팅 과정에서의 회전 속도 및 회전 시간을 적절히 조절함으로써 정교히 제어할 수 있다. 이와 같이 본 발명은 플로팅 게이트(즉, 내부에 CdSe 나노 입자(140)가 분포된 고분자 박막(130))를 제작함에 있어서, CdSe 나노 입자와 고분자 박막을 형성할 물질의 혼합비를 간단히 조정하는 방법으로써, 고분자 박막(130)의 두께, 그 내부에 형성되는 전자 포획을 위한 입자로서 CdSe 나노 입자(140)의 크기, 개수 및 밀도를 정밀하고 균일하게 조절할 수 있는 이점이 있다. 이와 같이 고분자 박막(130)의 두께, CdSe 나노 입자(140)의 크기, 개수 및 밀도를 균일하게 조절하게 되면 포획되는 전자의 수 또한 균일하게 조절할 수 있게 되며, 동일한 전기적 특성을 갖는 플래시 기억 소자를 제작할 수 있어서 기억 소자의 재현성 및 그 수율을 향상시킬 수 있다. 또한, 본 발명은 스핀 코팅과 열을 가하는 공정과 같은 간단한 제조 공정을 통해 플로팅 게이트를 제작함으로써, 소자의 제조 공정을 간소 화할 수 있음은 물론 그 제조 비용을 절감할 수 있으며, 기억 소자의 전기적 특성이 게이트 전극으로 이용되는 금속의 특성에 따라 영향을 받던 종래 기술의 문제점을 해소할 수 있게 된다.
도 2의 단계 (c)를 참조하면, 반도체 기판(110) 상에 형성된 터널 절연막(120) 및 고분자 박막(130)의 일부를 제거한다.
본 단계의 터널 절연막(120) 및 고분자 박막(130)의 일부 제거 공정은 다음 단계(도 2의 단계 (d)의 소스 영역(112) 및 드레인 영역(114)의 형성 단계)의 전제 단계로서 진행되는 것이므로, 터널 절연막(120) 및 고분자 박막(130)에서 일부 제거되는 부분은 반도체 기판(110) 중 소스 영역(112) 및 드레인 영역(114)이 형성될 부분에 대응되는 부분인 것이 바람직하다. 이러한 일부 제거 공정을 위하여 소정의 마스킹(masking) 과정이 선행될 수 있음은 자명하며, 일부 제거 공정에는 건식 식각법(dry etching) 등을 포함하여 특별한 제한 없이 다양한 식각 방법이 이용될 수 있음은 물론이다.
도 2의 단계 (d)를 참조하면, 반도체 기판(110)의 각각의 소정 부분에 소스 영역(112) 및 드레인 영역(114)을 형성한다.
예를 들어, 반도체 기판(110)으로서 P형 기판이 사용되는 경우에는 반도체 기판(110)의 양 측부 각각에 5족 원소(인(P) 등)를 주입하는 방법으로 도핑 처리함으로써 N형의 소스 영역(112) 및 드레인 영역(114)을 형성할 수 있다.
도 2의 단계 (e)를 참조하면, 소스 영역(112), 드레인 영역(114), 고분자 박막(130) 상에 각각 소스 전극(160), 드레인 전극(165), 게이트 전극(150)을 형성한 다.
이때, 소스 전극(160), 드레인 전극(165), 게이트 전극(150)으로는 전극 재료로 기능할 수 있는 물질이라면 특별한 제한 없이 이용될 수 있으며, 공정상의 편의(예를 들어, 제조 공정의 단순화, 시간 단축 등)를 고려하여 모두 동일한 전극 재료(예를 들어, 모두 알루미늄(Al)으로 형성)가 이용될 수 있음은 물론이다.
또한, 도 2의 단계 (e)를 통해 소스 전극(160), 드레인 전극(165), 게이트 전극(150)이 형성된 이후에는 도 1에 도시된 바와 같이 게이트 전극(150)과 반도체 기판(110) 간에는 제1 구동 회로(170)를, 소스 전극(160)과 드레인 전극(165) 간에는 제2 구동 회로(180)를 연결하는 공정이 더 포함됨은 물론이나, 이는 당업자에게 자명한 사항이므로 그 상세한 설명은 생략하기로 한다.
도 3은 본 발명의 플래시 기억 소자에 있어서 CdSe 나노 입자에 의한 전자 포획 특성을 관측하기 위해 제작된 실험 소자의 구조를 나타낸 도면이고, 도 4a 및 도 4b는 도 3의 실험 소자를 통해 측정된 정전용량과 전압간의 관계를 나타낸 도면이다.
CdSe 나노 입자(140)에 의한 전자 포획 특성을 도면을 참조하여 설명하면 다음과 같다. 먼저, CdSe 나노 입자(140)의 전자 포획 특성을 관측하기 위하여 도 3의 실험 소자는 유리 기판(210), 제1 전극(220), 내부에 CdSe 나노 입자(140)가 분포된 고분자 박막(130), 제2 전극(230) 및 구동 회로(240)로 구성된 평판 캐패시터 구조로 제작되었고, 이때 제1 전극(220)으로는 ITO 전극을, 제2 전극(230)으로는 알루미늄(Al) 전극을, 고분자 박막(130)으로는 PVK 박막을 사용하였다.
이와 같이 제작된 실험 소자에 있어서 구동 회로(240)를 통해 제1 전극(220)을 (+)극, 제2 전극(230)을 (-)극으로 하는 구동 전압이 인가되면, 제1 전극(220)과 제2 전극(230) 사이에 제2 전극(230) 쪽을 향하는 전계(전기장)가 형성된다. 이때, 제1 전극(220)에 존재하는 정공(hole)은 소자에 형성된 전계와 동일한 방향으로 인력을 받게 되며, 인가된 구동 전압이 소정 크기 이상이 되면 고분자 박막(130)을 터널링(tunneling)하여 고분자 박막(130) 내에 분포된 CdSe 나노 입자(140)에 포획되게 된다. 물론 이와는 반대로 소자에 제1 전극(220)을 (-)극, 제2 전극(230)을 (+)극으로 하는 구동 전압이 인가되는 경우에는 CdSe 나노 입자(140)에 포획됐던 정공이 다시 고분자 박막(130)의 밖으로 방출될 것이다. 다만 여기서, 후술할 도 7 및 도 8과는 달리 고분자 박막(130) 내의 CdSe 나노 입자(140)에 전자가 아닌 정공이 포획되는 이유는 ITO 전극의 페르미 준위와 PVK 박막의 HOMO 준위 간의 에너지 장벽이 ITO 전극의 페르미 준위와 PVK 박막의 LUMO 준위의 에너지 장벽보다 낮기 때문이다. 즉, 도 3의 실험 소자의 구조는 본 발명과 같은 플래시 기억 소자에서의 일반적인 구조인 반도체 기판/터널 절연막/플로팅 게이트/게이트 전극의 구조와는 상이하기 때문에, 이러한 구조의 차이(즉, 에너지 대역의 차이)에 의해 도 3의 실험 소자에서는 CdSe 나노 입자(140)에 전자가 아닌 정공이 포획되고 있는 것에 불과함을 명확히 이해하여야 할 것이다.
이와 같이 소자에 인가되는 구동 전압의 변화(즉, 소자에 형성되는 전계의 크기 및 방향의 변화)에 따른 정공의 포획 및 방출 과정은 실험 소자에서의 정전용 량(즉, 소자에 축적되는 전하량)의 변화를 가져오며, 결국 실험 소자에서의 정전용량은 도 4a 및 도 4b의 그래프와 같은 히스테리시스(hysterisis) 특성을 나타내게 된다. 여기서, 도 4a는 도 3의 실험 소자에 있어서 PVK 박막의 두께가 500nm인 경우의 정전용량과 구동 전압간의 관계를 나타낸 그래프이고, 도 4b는 도 3의 실험 소자에 있어서 PVK 박막의 두께가 900nm인 경우의 정전용량과 구동 전압간의 관계를 나타낸 그래프이다. 도 4a와 도 4b를 비교하여 살펴보면, PVK 박막의 두께를 달리함에 따라서 실험 소자의 정전용량의 변화를 나타내는 히스테리시스 곡선의 형태도 조금씩 상이해지고 있음을 알 수 있다. 이와 같이 PVK 박막의 두께 변화에 따라 정전용량의 변화에 따른 히스테리시스 곡선이 변화하는 이유는 PVK 박막 양단에 걸리는 전계의 크기, PVK 박막 내부에 분포(존재)하는 CdSe 나노 입자(140)의 개수, 밀도 등이 변화하기 때문이다. 결국, 이는 PVK 박막의 두께, 그 내부에 존재하는 CdSe 나노 입자(140)의 개수, 밀도 등을 적절히 조절함으로써 제작된 플래시 기억 소자의 전기적 특성(또는 히스테리시스 특성)을 의도하는 바대로 변화시킬 수 있음을 의미한다. 이러한 전기적 특성의 변화는 곧 본 발명의 플래시 기억 소자에 있어서 각각의 기억 상태로 구별되어 정의될 수 있는 것이다. 다만, 도 4a 및 도 4b의 히스테리시스 곡선은 후술할 도 5에 도시될 히스테리시스 곡선과 그 형태가 반드시 일치하지 않을 수도 있으며, 이는 상술한 바와 같이 도 3의 실험 소자의 구조가 본 발명의 플래시 기억 소자의 구조와 상이하기 때문이다.
도 5는 본 발명의 플래시 기억 소자에서 인가된 게이트 전압에 따른 플로팅 게이트의 정전용량 및 채널의 문턱 전압의 변화를 예시한 그래프이다. 여기서, 게이트 전압(VG)은 제1 구동 회로(170)에 따라 게이트 전극(150)과 반도체 기판(110) 간에 인가되는 전압을 의미하는 것으로 한다. 또한, 도 5의 그래프를 통해 표시된 각각의 게이트 전압(VG) 및 정전 용량은 각각의 값들의 대소 관계를 중심으로 도시된 것이며, 각 값간의 간격과 각 값의 크기는 반드시 비례되는 관계에 있는 것이 아님을 유의하여야 할 것이다. 또한, 이하에서는 CdSe 나노 입자(140)에 전자가 포획되어 있지 않은 초기 상태를 상태 '1'로, 전자가 포획되어 있는 상태를 상태 '0'으로 정의하지만, 이와 반대로 정의될 수도 있음은 물론이다.
본 발명의 플래시 기억 소자에 소정의 게이트 전압이 인가됨에 따라 인가된 게이트 전압과 플로팅 게이트에 축적되는 정전 용량(electric capacity) 간의 관계는 도 5의 그래프와 같은 히스테리시스 곡선(hysterisis curve, 추이(推移) 곡선 또는 이력(履歷) 곡선) 특성을 나타내고 있다. 즉, 소자에 쓰기 전압(VW)을 인가한 경우 본 발명의 플래시 기억 소자에서 플로팅 게이트에 축적되는 정전 용량은 제1 곡선(10)을 따라 증가하며, 소자에 소거 전압(VE)을 인가한 경우 플로팅 게이트의 정전 용량은 제2 곡선(11)을 따라 감소하게 된다. 또한 이때, 소자에 쓰기 전압(VW)이 인가되는 경우 플로팅 게이트의 정전 용량의 변화에 상응하여 본 발명의 플래시 기억 소자에서의 문턱 전압(VTH, Threshold Voltage)도 초기 상태에서의 문턱 전압(VTH(1))으로부터 VTH(0)로 증가하게 되며, 소자에 소거 전압(VE)이 인가되면 문턱 전압은 다시 VTH(1)으로 복귀(감소)하게 된다. 여기서, VTH(1)은 초기 상태인 상태 '1'에서의 소자의 문턱 전압을 의미하고, VTH(0)는 상태 '0'에서의 소자의 문턱 전압을 의미한다.
이러한 문턱 전압의 변화에 따라 본 발명의 플래시 기억 소자에서의 읽기 동작은 예를 들어 다음의 방법에 의해 제어될 수 있다. 이하에서는 기억 소자에서의 모든 상태의 읽기 동작을 위하여 제2 구동 회로(180)에 의해 연결된 드레인 전극(165)과 소스 전극(160) 간에 일정 크기의 전압을 인가한 경우를 전제하여 설명하기로 한다.
게이트 전극(150)과 반도체 기판(110)간에 읽기 전압(VR)을 인가한다. 이때, 소스 영역(112)과 드레인 영역(114)간에 전류(즉, 드레인 전류)가 흐르면 소자는 플로팅 게이트에 전하가 축적되어 있지 않은(즉, CdSe 나노 입자(140)에 전자가 전혀 포획되어 있지 않은) 초기 상태(즉, 상태 '1')에 있는 것으로 판단될 수 있다. 왜냐하면, 도 5를 통해 도시되는 바와 같이 읽기 전압(VR)은 초기 상태의 문턱 전압(VTH(1))보다 크고 상태 '0'의 문턱 전압(VTH(0))보다 작은 값으로 설정되므로, 읽기 전압(VR)을 인가하였을 때 소자에 전류가 흐른다는 것은 소자의 문턱 전압이 VTH(1)인 상태, 즉 소자가 초기 상태에 있다는 것을 의미하기 때문이다. 반대로 읽기 전압(VR)을 인가하였을 때 소자에 전류가 흐르지 않는다는 것은 소자가 초기 상태가 아닌 다른 상태(즉, 상태 '0')에 있음을 의미하게 되는 것이다. 따라서, 읽기 전 압(VR)을 인가하였을 때 소자에 드레인 전류가 흐르는지 유무를 판별하는 방법에 의하여 본 발명의 플래시 기억 소자에서의 각 기억 상태에 따른 읽기(기억 상태의 판단)가 가능할 수 있다.
도 6은 상태 '1'인 초기 상태에서 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면이다. 여기서, 고분자 박막(130)은 전체로서 하나의 박막으로 기능하는 것이지만, 이하에서는 도면 설명의 편의를 위해 CdSe 나노 입자(140)를 기준하여 반도체 기판(110) 쪽에 가깝게 도시된 고분자 박막을 제1 고분자 박막(130-1), 게이트 전극(150) 쪽에 가깝게 도시된 고분자 박막을 제2 고분자 박막(130-2)로 명명하기로 한다.
도 6을 참조하여 본 발명의 플래시 기억 소자에서 전극간 전압이 인가되지 않은 초기 상태(상태 '1')에서의 에너지 대역도를 살펴보면, 반도체 기판(110)과 게이트 전극(150)의 사이에 순서대로 위치하는 터널 절연막(120), 제1 고분자 박막(130-1), CdSe 나노 입자(140) 및 제2 고분자 박막(130-2)에 따른 에너지 대역이 평형 상태를 유지하고 있다. 즉, 상태 '1'에서는 고분자 박막(130)의 내부에 분포하는 CdSe 나노 입자(140)에 전자가 포획되어 있지 않다. 여기서, EF(150) 및 EF(110)은 각각 게이트 전극(150)과 반도체 기판(110)의 페르미 준위(Fermi level)를 의미하고, EV(110), EV(120) 및 EV(140)은 각각 반도체 기판(110), 터널 절연막(120) 및 CdSe 나노 입자(140)의 가전자대(valence band)에서 가장 높은 에너지 준위를 의미하며, EC(110), EC(120) 및 EC(140)은 각각 반도체 기판(110), 터널 절연막(120) 및 CdSe 나노 입자(140)의 전도대(conduction band)에서 가장 낮은 에너지 준위를 의미한다. 또한, ELUMO(130)은 고분자 박막(130)의 LUMO(lowest unoccupied molecular orbital, 최저 비점유 분자 궤도), 즉 고분자 박막(130)의 분자 궤도에서 전자가 비어 있는 에너지 준위 중 가장 낮은 에너지 준위를 의미한다. EHOMO(130)은 고분자 박막(130)의 HOMO(highest occupied molecular orbital, 최고 점유 분자 궤도), 즉 고분자 박막(130)의 분자 궤도에서 전자가 채워져 있는 에너지 준위 중 가장 높은 에너지 준위를 의미한다.
도 7은 상태 '0'의 쓰기 동작을 위해 쓰기 전압을 인가하였을 때의 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면이다.
도 7을 참조하면, 본 발명의 플래시 기억 소자에 상태 '0'을 기억(쓰기)시키기 위해 게이트 전극(150)과 반도체 기판(110) 간에 양의 값을 갖는 소정 크기의 게이트 전압(즉, 쓰기 전압(VW))을 인가한다. 이때, 쓰기 동작을 위해서는 드레인 전극(165)과 소스 전극(160)간에는 전기적으로 차단시킨다. 여기서, 게이트 전압이 양의 값을 갖는다는 것은 게이트 전극(150) 쪽에 (+)극, 반도체 기판(110) 쪽에 (-)극을 연결한 것을 의미하고, 반대로 음의 값을 갖는다는 것은 게이트 전극(150) 쪽에 (-)극, 반도체 기판(110) 쪽에 (+)극을 연결한 것을 의미하는 것으로 한다. 이와 같이 쓰기 전압(VW)이 인가되면 소자의 에너지 대역이 기울어져 반도체 기판(110)쪽이 위로 올라가게 되며, 반도체 기판(110)으로부터 전자(111)가 터널 절연막(120) 및 제1 고분자 박막(130-1)을 터널링(tunneling)하여 CdSe 나노 입자(140)에 포획되게 된다. 이를 보다 상세하게 설명하면, 쓰기 전압(VW)이 인가됨에 따라 소자에 형성된 외부 전계(전기장)에 따른 영향으로 반도체 기판(110)에 존재(상세하게는 반도체 기판(110)과 터널 절연막(120)의 계면에 형성되는 반전층에 존재)하던 전자(111)는 터널 절연막(120) 및 제1 고분자 박막(130-1)을 F-N 터널링(Fowler-Nordheim tunneling)하게 되며, 고분자 박막(130) 내에 분포된 CdSe 나노 입자(140)에 포획되게 되는 것이다. 이와 같이 전자(111)가 고분자 박막(130) 내에 분포된 CdSe 나노 입자(140)에 포획되도록 게이트 전압을 인가하는 것이 본 발명의 플래시 기억 소자에서의 상태 '0'의 쓰기 동작에 해당한다.
상술한 바와 같이 소자에 쓰기 전압(VW)을 인가함에 따라 CdSe 나노 입자(140)에 전자(111)가 포획되게 되면, 포획된 전자(111)에 의해 소자에는 내부 전계가 발생(유도)된다. 또한, 유도된 내부 전계에 의한 영향으로 상태 '0'에서의 정전용량과 전압 간의 관계는 도 5의 제1 곡선(10)과 같은 히스테리시스 특성이 나타나게 되며, 소자의 문턱 전압(Threshold Voltage)도 초기 상태의 문턱 전압인 VTH(1)에서 VTH(0)으로 상승하게 된다.
도 8은 소거 동작을 위해 소거 전압을 인가하였을 때의 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면이다.
도 8을 참조하면, 본 발명의 플래시 기억 소자의 기억 상태를 제거(소거)하기 위하여 게이트 전극(150)과 반도체 기판(110) 간에 음의 값을 갖는 소정 크기의 게이트 전압(즉, 소거 전압(VE))을 인가한다. 이와 같이 소자에 소거 전압(VE)이 인가되면 반도체 기판(110)으로부터 게이트 전극(150) 방향으로의 외부 전계가 형성되며, 소자의 에너지 대역은 게이트 전극(150)쪽이 올라가는 방향으로 기울어지게 된다. 따라서, CdSe 나노 입자(140)에 포획되었던 전자(111)는 형성된 외부 전계에 반대 방향으로 제1 고분자 박막(130-1) 및 터널 절연막(120)을 터널링하여 반도체 기판(110) 쪽으로 전부 방출(유출)된다. 즉, 소거 전압(VE)이 인가되면 소자는 다시 초기화되어 상태 '1'으로 복귀하게 되며, 소자의 정전용량과 전압 간의 관계는 도 5의 초기 상태 곡선(11)으로 복귀하게 되므로 소자의 문턱 전압도 VTH (1)로 다시 낮아지게 된다.
상술한 바와 같이, 본 발명에 따른 플래시 기억 소자 및 그 제조 방법에 의하면, 우수한 재현성 및 신뢰성을 가지며, 제조 비용의 절감 및 생산성 향상이 가능한 효과가 있다.
또한, 본 발명은 스핀 코팅과 열을 가하는 공정과 같은 간단한 제조 공정을 통해 플로팅 게이트를 제작함으로써, 소자의 제조 공정을 간소화할 수 있는 효과가 있다.
또한, 본 발명은 플로팅 게이트의 제작에 있어서 CdSe 나노 입자와 고분자 물질의 혼합비를 간단히 조정함으로써, 고분자 박막 내에 형성되는 CdSe 나노 입자의 크기 및 밀도를 정밀하게 조절할 수 있는 효과가 있다.
또한, 본 발명은 디스크형 저장 장치는 물론 휴대폰, PMP 등의 휴대용 전자기기의 대용량, 고용량의 저장 장치로서도 활용이 가능한 효과가 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.

Claims (10)

  1. 소스 영역 및 드레인 영역을 가지는 반도체 기판;
    상기 소스 영역 상에 위치하는 소스 전극;
    상기 드레인 영역 상에 위치하는 드레인 전극;
    상기 소스 영역과 상기 드레인 영역 사이의 반도체 기판의 상부에 위치하는 게이트 전극; 및
    상기 반도체 기판과 상기 게이트 전극 사이에 개재되어, 상기 반도체 기판과 상기 게이트 전극 간에 인가된 쓰기 전압에 따라 상기 반도체 기판에 형성된 반전층으로부터 전하를 축적하고, 상기 반도체 기판과 상기 게이트 전극 간에 인가된 소거 전압에 따라 상기 축적된 전하를 상기 반도체 기판으로 방출함으로써, 상기 반도체 기판과 상기 게이트 전극 간에 읽기 전압의 인가시 상기 전하의 축적 유무에 따라 상기 반도체 기판에서 상기 소스 영역으로부터 상기 드레인 영역으로 향하는 드레인 전류의 존부를 결정짓게 하는 플로팅 게이트를 포함하되,
    상기 플로팅 게이트는 내부에 CdSe 나노 입자가 분포된 고분자 박막으로 형성되고, 상기 CdSe 나노 입자는 상기 전하 축적을 위해 상기 반전층으로부터 생성된 전하의 포획을 담당하는 것을 특징으로 하는 플래시 기억 소자.
  2. 제1항에 있어서,
    상기 고분자 박막은 폴리비닐카바졸(PVK) 박막인 것을 특징으로 하는 플래시 기억 소자.
  3. 제1항에 있어서,
    상기 반도체 기판과 상기 플로팅 게이트 사이에 터널 절연막이 더 개재되는 것을 특징으로 하는 플래시 기억 소자.
  4. 제3항에 있어서,
    상기 터널 절연막은 SiO2막인 것을 특징으로 하는 플래시 기억 소자.
  5. (a) 반도체 기판 상에 터널 절연막을 형성하는 단계;
    (b) 고분자 박막을 형성할 물질과 CdSe 나노 입자를 용매에 녹여 혼합한 혼합 용액을 상기 터널 절연막 상에 스핀 코팅하는 단계;
    (c) 가열 공정을 통해 상기 용매를 제거함으로써, 상기 CdSe 나노 입자가 분포된 고분자 박막에 의한 플로팅 게이트를 형성하는 단계;
    (d) 상기 반도체 기판의 양 측부에 소스 영역 및 드레인 영역을 형성하는 단계; 및
    (e) 상기 소스 영역, 상기 드레인 영역, 상기 플로팅 게이트 상에 각각 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계를 포함하는 플래시 기억 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 단계 (a)의 상기 터널 절연막은 SiO2막인 것을 특징으로 하는 플래시 기억 소자의 제조 방법.
  7. 삭제
  8. 제5항에 있어서,
    상기 단계 (b)의 고분자 박막을 형성할 상기 물질은 폴리비닐카바졸(PVK)인 것을 특징으로 하는 플래시 기억 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 단계 (b)의 상기 용매는 1,2-dichloroethane인 것을 특징으로 하는 플래시 기억 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 단계 (c)에서,
    상기 용매의 제거는 100℃에서 2분 동안 열을 가하는 공정에 의하는 것을 특징으로 하는 플래시 기억 소자의 제조 방법.
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