TWI497508B - 半導體記憶裝置 - Google Patents
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Description
本發明是有關於一種半導體記憶裝置，且特別是有關於一種有關NAND型快閃記憶體的位元線選擇的半導體記憶裝置。
【專利文獻1】特開平11-176177號公報
NAND型快閃記憶體由包括多個以矩陣方式配置的NAND串的記憶體陣列所構成。NAND串由包括串聯耦接的多個記憶胞與其兩端耦接的選擇電晶體所構成，其中一端透過選擇電晶體與位元線耦接，另一端則透過選擇電晶體與源極線耦接。資料的讀取與程式化(寫入)為透過與NAND串耦接的位元線執行。
圖1為一習知之快閃記憶體的位元線選擇電路的示意圖。其中所示之偶數位元線BLe與奇數位元線BLo為一對位元線。位元線選擇電路300具有，包括將偶數位元線BLe或奇數位元線BLo與感測放大器330(S/A)耦接的電晶體BLC的第一選擇部310，選擇性地施加偏壓電壓VPRE至偶數位元線BLe以及奇數位元線BLo的電晶體BIASe、BIASo，以及包括將偶數位元線BLe以及奇數位元線BLo與第一選擇部310耦接的電晶體BLSe、BLSo的第二選擇部320。
為了在進行程式化動作時將禁止寫入的位元線預充
電至規定的偏壓電壓，或是在進行抹除動作時將所有的位元線預充電至消除電壓以將其施加至記憶胞井區(cell well)，第二選擇部320的偏壓電晶體BIASe、BIASo以及選擇電晶體BLSe、BLSo為以具有閘極氧化模厚且閘極長度長的高電壓的電晶體所構成。
自快閃記憶體讀取頁(page)時，為以交替地讀取偶數位元線形成的頁(以下，為簡化說明，將其稱為偶數頁)或奇數位元線形成的頁(以下，為簡化說明，將其稱為奇數頁)的方式來進行讀取。選擇偶數頁時，偶數頁被耦接至感測放大器而被進行讀取，與此同時，未被選擇的奇數頁被感測放大器分離，且對奇數位元線供給接地準位(0V)等的屏蔽電位，藉由相鄰位元線間的電容耦合減低雜訊，亦即進行所謂的位元線屏蔽(專利文獻1)。
感測放大器包括感測自位元線讀取出的電壓或電流的感測電路、保存讀取資料或寫入資料的閂鎖電路等。感測放大器的感測電路/閂鎖電路為由一條偶數位元線和一條奇數位元線選擇性地被共用，因此感測放大器具有一頁份的感測電路/閂鎖電路，另一方面，記憶體陣列上的一條字元線則耦接至具有兩頁份(偶數頁與奇數頁)的記憶胞。一個感測電路/閂鎖電路分配兩條位元線(偶數位元線和奇數位元線)，由於交替地讀取偶數頁與奇數頁，雖字元線具有2個頁的架構但並非同時讀取2個頁，因此必然地無法獲得高速化的效果。程式化時亦同樣地以偶數頁或奇數頁為單位進行。
然後，亦發展出在記憶體陣列兩側配置一對感測放大器，其中一感測放大器耦接偶數位元線，另一感測放大器耦接奇數位元線，一條位元線分配一個感測電路/閂鎖電路，同時可讀取或程式化偶數頁與奇數頁2個頁的快閃記憶體。
然而，如上述之快閃記憶體，由於其偶數位元線端和奇數位元線端為藉由各感測放大器進行驅動，隨著高密度化而使字元線數量增加的結果，單一條位元線的電容變大，對感測器放大器之驅動能力的要求也變高。由於要增大感測放大器的驅動能力，高電壓而相對尺寸較大的電晶體變為必要，如此在記憶體胞兩側配置感測放大器必定不利於節省空間。
另外，在執行偶數頁或奇數頁的交互的頁的讀取或程式化的快閃記憶體中，可取代位元線屏蔽的技術而改善自記憶體陣列中讀取資料的速度，由於感測放大器的數量少，將有利於記憶的高集成化。
本發明的目的為提供一種可藉由小型化的感測電路進行高速讀取的半導體記憶裝置。
本發明進一步的目的為提供一種可代替習知位元線屏蔽的方法進行讀取或程式化的半導體記憶裝置。
本發明的半導體記憶裝置包括，由多個記憶胞單元以矩陣的方式配置所形成的記憶體陣列，其中各記憶胞單元
由多個電子可重寫的記憶元件串聯耦接而成、與記憶胞單元的汲極側耦接的位元線、與偶數編號的記憶胞單元的源極側耦接的第一源極線、與奇數編號的記憶胞單元的源極側耦接的第二源極線、選擇記憶胞單元內列方向的記憶元件的列選擇機構、選擇與感測電路耦接的偶數位元線或奇數位元線的第一選擇機構、選擇與電壓供給源耦接的偶數位元線或奇數位元線的第二選擇機構，以及供給第一源極線以及第二源極線電壓的源極電壓供給機構。其中藉由第一選擇機構選擇偶數位元線時，藉由第二選擇機構選擇奇數位元線，藉由第一選擇機構選擇奇數位元線時，藉由第二選擇機構選擇偶數位元線，藉由第一選擇機構選擇偶數位元線時，供給偶數位元線來自感測電路的第一電壓，藉由源極電壓供給機構供給第一源極線基準電壓，奇數位元線由來自電壓供給源的第二電壓供給，藉由源極電壓供給機構供給第二源極線第三電壓，第三電壓等於第二電壓，藉由第一選擇機構選擇奇數位元線時，供給奇數位元線來自感測電路的第一電壓，藉由該源極電壓供給機構供給該第二源極線該基準電壓，偶數位元線由來自電壓供給源的第二電壓供給，藉由源極電壓供給機構供給第一源極線第三電壓。
藉由本發明，由於與被選擇的偶數位元線以及奇數位元線耦接的記憶胞單元為從感測放大器電路側以及源極線側等兩側操作的方式進行，因此可縮短對位元線至記憶胞單元的預充電時間。同時，由於感測放大器電路為偶數位
元線與奇數位元線所共用，因此可配置於記憶胞陣列的一側，可抑制佔有面積的增加。在本發明中，進行讀取時，由於固定未選擇的位元線的電位，即使不如習知的位元線屏蔽將未選擇的位元線降至接地準位，亦可抑制由相鄰的位元線的電容耦合引起的雜訊影響。再者，由於未選擇的位元線已被充電，下次讀取未選擇的位元線時，不需花費時間對位元線在進行充電，可達到高速化讀取速度以及降低電能消耗的目的。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
接著，將參照圖示針對本發明的實施例進行詳細的說明。本發明舉例說明NAND型快閃記憶體作為較佳的實施形態。再者，為使圖示易於理解，將各部份以強調的方式表示，應注意其與實際裝置的比例有所不同。
圖2繪示為典型的快閃記憶體的方塊圖。在此所示之快閃記憶體的架構僅為一示範性的實施例，本發明並不以此架構為限。
本實施例之快閃記憶體10包括，具有以矩陣方式配置的多個記憶胞的記憶體陣列100、耦接外部輸入輸出端I/O以保存輸入輸出資料的輸入輸出緩衝器110、自輸入輸出緩衝器110接收位址資料的位址暫存器120、保存輸入輸出資料的資料暫存器130、基於來自輸入輸出緩衝器110
的指令資料與外部控制信號而供給控制各部的控制信號C1、C2、C3等的控制器140、解碼來自位址暫存器120的列位址資訊Ax並依據解碼的結果執行區塊的選擇以及字元線的選擇的字元線選擇電路150、保存藉由字元線選擇電路150自選擇的頁讀取出的資料以及寫入被選擇的頁的寫入資料的頁緩衝器/感測電路160、解碼來自位址暫存器120的行位址資訊Ay並依據解碼的結果選擇頁緩衝器內的行資料的行選擇電路170，以及產生為了讀取、程式化以及消除資料所必要的電壓(程式化電壓Vpgm、通過電壓Vpass、讀取通過電壓Vread、消除電壓Vers)的內部電壓產生電路180。
記憶體陣列100具有配置在行方向上的記憶體區塊BLK(0)、BLK(1)、‧‧‧、BLK(m)。圖3繪示為記憶體區塊內形成的NAND串的架構的電路圖。在一個記憶體區塊中，多個由記憶胞串聯的NAND串(以下稱為記憶胞單元NU)被形成，此些記憶胞單元NU沿列方向配置排列。在圖3中，一個記憶體區塊內沿列方向配置排列n+1個記憶胞單元NU。
記憶胞單元NU的架構包括，串聯耦接的多個記憶胞MCi(i=0、1、‧‧‧、31)、與記憶胞單元NU其中一端的記憶胞MC31的汲極側耦接的選擇電晶體TR1、與記憶胞單元NU的另一端的記憶胞MC0的源極側耦接的選擇電晶體TR2。在此需注意的是，選擇電晶體TR1的汲極為對應耦接到位元線GBL，偶數編號的記憶胞單元NU的選擇電
晶體TR2的源極耦接至共同偶數源極線SL_e，奇數編號的記憶胞單元NU的選擇電晶體TR2的源極耦接至共同奇數源極線SL_o。
記憶胞MCi的控制閘極耦接至字元線WLi，選擇電晶體TR1、TR2的閘極耦接至與字元線WL平行的選擇閘極線SGD、SGS。字元線選擇電路150依據列位址資訊Ax選擇記憶體區塊時，透過該記憶體區塊的選擇閘極線SGS、SGD選擇性地驅動選擇電晶體TR1、TR2。
記憶胞典型地具有包括下列構造的金氧半(MOS)電晶體，MOS電晶體包括形成N型擴散區域的源極/汲極、源極/汲極間在通道上形成的通道氧化膜、形成於通道氧化膜上的累積電荷的浮動柵極(電荷累積層)、在浮動柵極上藉由介電膜形成的控制閘極。
浮動柵極未累積電荷時，亦即資料「1」被保存或抹除時，閥值為負的狀態，記憶胞為常通(normally on)狀態。浮動柵極累積電荷時，亦即資料「0」被寫入時，閥值轉為正的狀態，記憶胞為常關(normally off)狀態。
與記憶胞單元NU耦接的位元線GBL0、GBL1、‧‧‧、GBLn經由位元線選擇電路耦接至頁緩衝器/感測電路160。位元線選擇電路在讀取和程式化時，選擇偶數位元線或奇數位元線，並將被選擇到的偶數位元線或奇數位元線耦接至頁緩衝器/感測電路160。
圖4為說明本實施例之記憶體陣列和頁緩衝器/感測電路的具體電路架構圖。在此，例示性地將偶數位元線
GBL_e與奇數位元線GBL_o作為一對位元線，頁緩衝器/感測電路160為一對的偶數位元線GBL_e與奇數位元線GBL_o所共用，若與一條字元線耦接的偶數位元線以及奇數位元線分別構成一個頁，頁緩衝器/感測電路160包括一頁份的頁緩衝器/感測電路160。
頁緩衝器/感測電路160包括，在讀取時感測偶數位元線GBL_e或奇數位元線GBL_o的電位的感測放大器160A，以及保存被讀出的資料或程式化的資料的閂鎖電路160B。頁緩衝器/感測電路160更透過一對MOS電晶體TR3、TR4耦接輸入輸出線I/O、或資料暫存器130，電晶體TR3、TR4的閘極耦接來自行選擇電路170的行選擇閘極線CSEL。藉由開啟電晶體TR3、TR4，將來自輸入輸出線1/0、或資料暫存器130的程式化資料輸入至閂鎖電路160B，或者將閂鎖電路160B保存的讀取資料傳送至輸入輸出線1/0、或資料暫存器130。
位元線選擇電路200的架構包括，將偶數位元線GBL_e和奇數位元線GBL_o耦接至頁緩衝器/感測電路160的第一選擇部210，以及將規定的偏壓電壓施加至偶數位元線GBL_e與奇數位元線GBL_o的第二選擇部220。
第一選擇部210包括，耦接偶數位元線GBL_e的偶數選擇電晶體SEL_e、耦接奇數位元線GBL_o的奇數選擇電晶體SEL_o、耦接於偶數選擇電晶體SEL_e與奇數選擇電晶體SEL_o的共同接點N1和頁緩衝器/感測電路160之間的位元線選擇電晶體BLS。構成第一選擇部210的電晶
體SEL_e、SEL_o、BLS為N型的MOS電晶體，在構成頁緩衝器/感測電路160等的周邊電路的P型井內形成可在高電壓(HV)下工作的高電壓電晶體。
偶數選擇電晶體SEL_e以及奇數選擇電晶體、SEL_o，以及位元線選擇電晶體BLS的閘極被施加來自控制器140的控制信號，此些電晶體在讀取、程式化、抹除時選擇性地被驅動。例如，在執行選擇的頁的讀取的情形下，偶數位元線GBL_e被選擇時，奇數位元線GBL_o未被選擇，偶數選擇電晶體SEL_e、位元線選擇電晶體BLS為開啟狀態，奇數選擇電晶體SEL_o為關閉狀態。又，奇數位元線GBL_o被選擇時，偶數位元線GBL_e未被選擇，奇數選擇電晶體SEL_o、位元線選擇電晶體BLS為開啟狀態，偶數選擇電晶體SEL_e為關閉狀態。如此一來，一個頁緩衝器/感測電路160的一個感測放大器160A與閂鎖電路160B，為兩條位元線GBL_e與GBL_o所共用。
第二選擇部220包括，耦接於偶數位元線GBL_e與虛擬電位VPRE'之間的偶數偏壓選擇電晶體YSEL_e，以及耦接於奇數位元線GBL_o與虛擬電位VPRE'之間的奇數偏壓選擇電晶體YSEL_o。偶數偏壓選擇電晶體YSEL_e以及奇數偏壓選擇電晶體YSEL_o為以N型MOS電晶體構成，較佳為於形成記憶體單元或記憶體區塊的P型井內形成。構成第二選擇部220的電晶體與構成第一選擇部210的電晶體並不相同，其可為在低電壓(LV)下工作的低電壓電晶體。
偶數偏壓選擇電晶體YSEL_e以及奇數偏壓選擇電晶體YSEL_o的閘極被施加來自控制器140的控制信號，此些電晶體在讀取、程式化、抹除時被選擇性地驅動。又，藉由控制器140的控制來自內部電壓產生電路180的反應動作狀態的種種偏壓電壓或預充電電壓被供給至虛擬電位VPRE'。例如，在讀取頁時，偶數位元線GBL_e被選擇，而奇數位元線GBL_o未被選擇時，偶數偏壓電晶體YSEL_e為關閉狀態，而奇數偏壓電晶體YSEL_o為開啟狀態，藉由虛擬電位VPRE'供給預充電電位至奇數位元線GBL_o。又偶數位元線GBL_e未被選擇，而奇數位元線GBL_o被選擇時，偶數偏壓電晶體YSEL_e為開啟狀態，而奇數偏壓電晶體YSEL_o為關閉狀態，藉由虛擬電位VPRE'供給預充電電位至偶數位元線GBL_e。在程式化時，提供程式化禁止電壓給虛擬電位VPRE'，未選擇的位元線的記憶胞的通道被偏壓至寫入禁止電壓或被預充電。
本實施例中的一個特徵為，在讀取頁時，偶數位元線或偶數頁被選擇時，來自頁緩衝器/感測電路160的預充電電壓經由位元線選擇電晶體BLS以及偶數選擇電晶體SEL_e被供給至偶數位元線GBL_e一端，同時，來自虛擬電位VPRE'的預充電電壓經由奇數偏壓選擇電晶體YSEL_o被供給至奇數位元線GBL_o一端。
又，如上所述，偶數編號的記憶胞單元NU的源極側的選擇電晶體TR2的源極耦接共同偶數源極線SL_e，奇數編號的的記憶胞單元NU的源極側的選擇電晶體TR2的
源極耦接共同奇數源極線SL_o。共同偶數源極線SL_e經由偶數源極線選擇電晶體SSLE_e與源極電壓供給部230耦接，共同奇數源極線SL_o經由奇數源極線選擇電晶體SSEL_o與源極電壓供給部230耦接。源極電壓供給部230在控制器140的控制下，將反應動作狀態的電壓供給至共同偶數源極線SL_e以及共同奇數源極線SL_o。
圖5繪示為本實施例之快閃記憶體在各動作模式時各部的電壓關係示意圖。在此所示的例子中，偶數位元線GBL_e、共同偶數源極線SL_e被選擇，奇數位元線GBL_o、共同奇數源極線SL_o未被選擇。
在進行讀取動作(Read)時，被選擇的偶數位元線GBL_e藉由頁緩衝器/感測電路160被供給預充電電壓(例如1.1V)，共同偶數源極線SL_e藉由偶數源極線選擇電晶體SSEL_e被供給0V。另一方面，未選擇的奇數位元線GBL_o藉由虛擬電位VPRE'被供給預充電電壓(例如1.1V)，共同奇數源極線SL_o藉由源極電壓供給部230供給預充電電壓(例如1.1V)。
之後，藉由字元線選擇電路150進行記憶體區塊的選擇以及字元線的選擇，選擇電晶體TR1、TR2被開啟，選擇的字元線被施加0V，未選擇的字元線被施加4.5V(Vread)。若選擇記憶胞中保存資料「1」，由於選擇記憶胞為導通狀態，約0.2μA的電流自偶數位元線GBL_e流向共同偶數源極線SL_e，此情形可藉由感測放大器160A偵測得知。若選擇記憶胞中保存資料「0」，由於選
擇記憶胞為非導通狀態，將不會有電流自偶數位元線GBL_e流向共同偶數源極線SL_e，此情形可藉由感測放大器160A偵測得知。
未選擇的奇數編號的記憶胞單元NU的其中一端(汲極側)經由奇數位元線GBL_o被供給來自虛擬電位VPRE'的預充電電壓，另一端(源極側)則經由共同奇數源極線SL_o被供給預充電電壓。記憶胞單元NU內若不存在資料「0」的記憶胞，記憶胞單元NU為導通狀態，全部的記憶胞單元NU皆為處於預充電電壓的狀態。即使記憶胞單元NU內存在資料「0」，由於自汲極側與源極側被供給預充電電壓，記憶胞單元NU可被視為處於預充電電壓的狀態。如此，奇數位元線GBL_o的位元線電位VBL被固定在預充電電壓。因此，被選擇的偶數位元線GBL_e在進行讀取時，藉由與相鄰的奇數位元線的電容耦合而不被影響。
偶數位元線GBL_e的讀取結束後，接著，奇數位元線GBL_e被選擇。此時，由於奇數位元線GBL_o已為預充電電壓，頁緩衝器/感測電路160幾乎不消耗功率來對奇數位元線GBL_o進行再充電，再充電的時間縮短。又，共同奇數源極線SL_o的充電電壓經由奇數源極線選擇電晶體SSEL_o而被放電至接地準位。另一方面，共同偶數源極線SL_e經由偶數源極線選擇電晶體SSEL_e而被供給預充電電壓。
接著，針對抹除後的驗證動作(R-Read)進行說明。以區塊為單元進行記憶胞的批量刪除後，偶數位元線GBL_e
的電位被放電至0V。接著，關閉偶數選擇電晶體SEL_e，使偶數位元線GBL_e處於浮動狀態，接著，藉由源極電壓供給部230經由偶數源極線選擇電晶體SSEL_e將電源電壓Vdd供給至共同偶數源極線SL_e。接著，開啟偶數選擇電晶體SEL_e，藉由感測電路160進行偶數位元線GBL_e的驗證的感測。若所有的記憶胞被抹除(若資料「1」被保存)，由於偶數位元線GBL_e藉由電源電壓Vdd而被充電，偶數位元線GBL_e上可偵測出一定值以上的電流或基準電壓以上的電壓。若一部份的記憶胞的抹除未完全，由於記憶胞為不導通的狀態，偶數位元線GBL_e為浮動狀態，感測電路160無法偵測出電流，或偵測出基準電壓以下的電壓。針對奇數位元線GBL_o亦為同樣的情形。
在程式化(Pgm)中，偶數位元線GBL_e被選擇時，施加電源電壓Vdd至共同偶數源極線SSL_e以及共同奇數源極線SL_o，藉由感測電路160施加0V至寫入資料「0」的偶數位元線GBL_e，寫入禁止的偶數位元線GBL_e被供給電源電壓Vdd。又，在抹除(Erase)中，如圖5所示之各部份被設為浮動狀態，P型井(P well)被施加約20V的電壓。此程式化與抹除的動作相對於習知的動作並無特別的改變。
圖6繪示為本發明一實施例之記憶體陣列的佈局示意圖，圖7為圖6的Y1-Y1線以及Y2-Y2線的剖面圖。在此，僅繪示8位元的位元線GBL0~GBL8。較佳的態樣下，記憶體陣列100為在N型的矽半導體基板或是N型井內形
成的P型井內形成。為了使記憶體區塊可以區塊為單元進行批量抹除，一個記憶體區塊於一個P型井內形成。記憶胞單元NU藉由在行方向延伸的絕緣溝槽被分離開來，進而定義出活性區域。在活性區域上，藉由沿列方向延伸的2層多晶矽層形成字元線WL0~WL31。又，形成與字元線WL31相鄰且在列方向延伸的選擇電晶體TR1的選擇閘極線SGD_0，形成與字元線WL0相鄰且在列方向延伸的選擇電晶體TR2的選擇閘極線SGS_1。
形成記憶胞以及選擇電晶體後，形成層間絕緣膜，選擇電晶體TR2(選擇閘極線SGD_0)的N+源極區域經由源極接觸SCO耦接共同偶數源極線SL_e、共同奇數源極線SL_o。
在較佳的實施例中，對於共同偶數源極線SL_e與共同奇數源極線SL_o的源極接觸SCO，為以交替或交錯排列的方式形成於層間絕緣膜內。藉此，共同偶數源極線SL_e以及共同奇數源極線SL_o在列方向上相互平行地延伸。共同偶數源極線SL_e以及共同奇數源極線SL_o可例如以鋁(Al)或銅(Cu)等金屬層(Metal-1)所構成。
又，選擇電晶體TR1(選擇閘極線SGD_0)的N+汲極極區域經由位元接觸BCO與偶數位元線GBL_e或奇數位元線GBL_o耦接。偶數位元線GBL_e以及奇數位元線GBL_o在記憶胞上沿行方向延伸，且由鋁(Al)或銅(Cu)等金屬層(Metal-2)所構成。
由圖6可明顯得知，形成金屬層Metal-1、Metal-2的
金屬配線前，可將位元接觸BCO以及源極接觸SCO以對稱或相同排列的方式形成。在此情形下，可共用形成接觸的光罩圖案。假設，在位元接觸BCO側形成共同偶數源極線SL_e以及共同奇數源極線SL_o的情形下，可在源極接觸SCO側形成偶數位元線GBL_e、奇數位元線GBL_o的接觸。
上述實施例已詳述本發明較佳的實施形態，然其並非用以將本發明限定於特定的實施形態，在專利請求範圍內所記載的本發明的精神範圍內，亦有其他種種的變形或變更的可能。
在上實施例中，進行讀取頁時，源極電壓供給部230雖將與來自頁緩衝器/感測電路160以及虛擬電位VPRE'的預充電電相等的電壓供給至偶數源極線或奇數源極線，然在不妨礙讀取動作的範圍內亦可改變來自源極電壓供給部230的供給電壓。又在上述實施例中，雖僅舉例說明一個記憶體陣列100，然快閃記憶體亦可具備多個記憶體陣列。
10‧‧‧快閃記憶體
100‧‧‧記憶體陣列
110‧‧‧輸入輸出緩衝器
120‧‧‧位址暫存器
130‧‧‧資料暫存器
140‧‧‧控制器
150‧‧‧字元線選擇電路
160‧‧‧頁緩衝器/感測電路
160A‧‧‧感測放大器
160B‧‧‧閂鎖電路
170‧‧‧行選擇電路
180‧‧‧內部電壓產生電路
300‧‧‧位元線選擇電路
200‧‧‧位元線選擇電路
210、310‧‧‧第一選擇部
220、320‧‧‧第二選擇部
230‧‧‧源極電壓供給部
330‧‧‧感測放大器
BLe‧‧‧偶數位元線
BLo‧‧‧奇數位元線
BLC、BIASe、BIASo、BLSe、BLSo‧‧‧電晶體
VPRE‧‧‧偏壓電壓
C1、C2、C3‧‧‧控制信號
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
Vpgm‧‧‧程式化電壓
Vpass‧‧‧通過電壓
Vread‧‧‧讀取通過電壓
Ver‧‧‧消除電壓
BLK(0)、BLK(1)、‧‧‧、BLK(m)‧‧‧記憶體區塊
NU‧‧‧記憶胞單元
MC0~MC31‧‧‧記憶胞
TR1~TR4‧‧‧選擇電晶體
GBL0~GBLn‧‧‧位元線
SL_e‧‧‧共同偶數源極線
SL_o‧‧‧共同奇數源極線
WL0~WL31‧‧‧字元線
SGD、SGS、SGD_0、SGS_0、SGS_1‧‧‧選擇閘極線
GBL_e‧‧‧偶數位元線
GBL_o‧‧‧奇數位元線
I/O、‧‧‧輸入輸出線
CSEL‧‧‧行選擇閘極線
SEL_e‧‧‧偶數選擇電晶體
SEL_o‧‧‧奇數選擇電晶體
N1‧‧‧接點
BLS‧‧‧位元線選擇電晶體
VPRE'‧‧‧虛擬電位
YSEL_e‧‧‧偶數偏壓選擇電晶體
YSEL_o‧‧‧奇數偏壓選擇電晶體
SSEL_e‧‧‧偶數源極線選擇電晶體
SSEL_o‧‧‧奇數源極線選擇電晶體
Vdd‧‧‧電源電壓
Y1-Y1、Y2-Y2‧‧‧剖面線
GBL0~GBL8‧‧‧位元線
SCO‧‧‧源極接觸
BCO‧‧‧位元接觸
Metal-1、Metal-2‧‧‧金屬層
圖1為一習知之快閃記憶體的位元線選擇電路的架構示意圖。
圖2繪示為本發明實施例關於快閃記憶體的架構的方塊示意圖。
圖3繪示為本發明實施例關於NAND串的架構的電路
示意圖。
圖4繪示為本實施例關於共同偶數源極線、共同奇數源極線以及NAND串的關係的示意圖。
圖5為本發明實施例關於快閃記憶體在各動作模式時各部份的電壓的關係示意圖。
圖6繪示為本發明實施例關於NAND、串共同偶數源極線以及共同奇數源極線的佈局的平面示意圖。
圖7為圖6所示的佈局的Y1-Y1線剖面圖以及Y2-Y2線剖面圖。
160‧‧‧頁緩衝器/感測電路
160A‧‧‧感測放大器
160B‧‧‧閂鎖電路
200‧‧‧位元線選擇電路
210‧‧‧第一選擇部
210‧‧‧第一選擇部
220‧‧‧第二選擇部
230‧‧‧源極電壓供給部
GBL_e‧‧‧偶數位元線
GBL_o‧‧‧奇數位元線
TR3、TR4‧‧‧電晶體
I/O、‧‧‧輸入輸出線
CSEL‧‧‧行選擇閘極線
SEL_e‧‧‧偶數選擇電晶體
SEL_o‧‧‧奇數選擇電晶體
N1‧‧‧接點
BLS‧‧‧位元線選擇電晶體
VPRE'‧‧‧虛擬電位
YSEL_e‧‧‧偶數偏壓選擇電晶體
YSEL_o‧‧‧奇數偏壓選擇電晶體
NU‧‧‧記憶胞單元
SL_e‧‧‧共同偶數源極線
SL_o‧‧‧共同奇數源極線
SSEL_e‧‧‧偶數源極線選擇電晶體
SSEL_o‧‧‧奇數源極線選擇電晶體
Claims (5)
- 一種半導體記憶裝置，包括：記憶體陣列，由多個記憶胞單元以矩陣的方式配置所形成，其中各該記憶胞單元由多個電子可重寫的記憶元件串聯耦接而成；位元線，耦接該些記憶胞單元的汲極側；第一源極線，耦接偶數編號的該些記憶胞單元的源極側；第二源極線，耦接奇數編號的該些記憶胞單元的源極側；列選擇機構，選擇該些記憶胞單元內列方向的該些記憶元件；第一選擇機構，選擇與一感測電路耦接的偶數位元線或奇數位元線；第二選擇機構，選擇與一電壓供給源耦接的該偶數位元線或該奇數位元線；以及源極電壓供給機構，供給該第一源極線以及該第二源極線電壓，其中藉由該第一選擇機構選擇該偶數位元線時，藉由該第二選擇機構選擇該奇數位元線，藉由該第一選擇機構選擇該奇數位元線時，藉由該第二選擇機構選擇該偶數位元線，藉由該第一選擇機構選擇該偶數位元線時，供給該偶數位元線來自該感測電路的一第一電壓，藉由該源極電壓 供給機構供給該第一源極線一基準電壓，該奇數位元線由來自該電壓供給源的一第二電壓供給，藉由該源極電壓供給機構供給該第二源極線一第三電壓，該第三電壓等於該第二電壓，藉由該第一選擇機構選擇該奇數位元線時，供給該奇數位元線來自該感測電路的該第一電壓，藉由該源極電壓供給機構供給該第二源極線該基準電壓，該偶數位元線由來自該電壓供給源的該第二電壓供給，藉由該源極電壓供給機構供給該第一源極線該第三電壓，該第一電壓等於該第二電壓，構成該第一選擇機構的第一電晶體為在與構成該些記憶胞單元的第二井不同的第一井內形成，構成該第二選擇機構的第二電晶體為在該第二井內形成，該第一電晶體相較於該第二電晶體為在高電壓下工作的電晶體。
- 如申請專利範圍第1項所述之半導體記憶裝置，其中該第二電壓為預充電電壓。
- 如申請專利範圍第1項所述之半導體記憶裝置，其中該第一源極線的接觸區域與該第二源極線的接觸區域為以交錯排列的方式配置，該第一源極線以及該第二源極線包括在相互平行的方向延伸的部份。
- 如申請專利範圍第1項所述之半導體記憶裝置，其中該第一源極線的接觸區域的排列圖案以及該第二源極線的接觸區域的排列圖案中，該偶數位元線的接觸區域的排 列圖案與該奇數位元線的接觸區域的排列圖案相同。
- 如申請專利範圍第1項所述之半導體記憶裝置，其中該第一源極線以及該第二源極線為下層金屬佈線，該偶數位元線與該奇數位元線為上層金屬佈線。
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