JPS61287272A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、電気的に情報の書替えが可能な不揮発性記憶機能を
有する半導体集積回路装置（以下、ＥＥＰＲＯＭという
）に適用して有効な技術に関するものである。

［背景技術］ Ｅ　Ｅ　Ｐ　ＲＯＭを構成するメモリセルは、ＭＮＯＳ
（Ｍｅｔａｌ　Ｎ１ｔｒｉｄｅ　０ｘｉｄｅ　Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ）構造の電界効果トランジスタ（Ｆ
ＥＴ）で構成されている。このメモリセルは、ゲート絶
縁膜となる酸化シリコン膜と窒化シリコン膜との界面部
に、情報となるキャリアをトラップさせるように構成さ
れている。これにより、電界効果トランジスタのしきい
値電圧（Ｖｔ、ｈ）を変化させ、′ｌ″　Ｉｔ　Ｑ　Ｉ
Ｉの情報を構成するようになっている。

選択されたメモリセルへの情報の書込動作は。

電界効果トランジスタのソース領域及びドレイン領域と
ウェル領域とに高い書込電圧ｖｐｐ　（例えば、−１０
［Ｖ］程度）を印加し、そのゲート電極に電源電圧ｖＣ
Ｃ（例えば、５［ｖ］程度）を印加することでなされる
。

このように、ゲート電極とチャネル領域との間に高電圧
（例えば、１５［Ｖ］程度）を印加して書込動作をする
ＥＥＰＲＯＭにおいて１本発明者は、次のような問題点
を生じることを見出した。すなわち、ゲート電極は所定
の方向に延在してワード線を構成しているので１分離用
絶縁膜（フィールド絶縁膜）上で寄生ＭＩＳＦＥＴを構
成する。つまり、分離用絶縁膜をゲート絶縁膜とし、そ
の上部に延在するワード線をゲート電極とし、ゲート電
極の両側部の選択されたメモリセルと隣接する非選択の
メモリセルの一方の半導体領域とをソース領域又はドレ
イン領域とする寄生ＭＩＳＦＥＴが構成される０本発明
者の実験によれば、この寄生ＭＩＳＦＥＴは、５〜７［
ｖ］程度の低いしきい値電圧でしかないことを確認して
いる。特に。

寄生ＭＩＳＦＥＴのゲート絶縁膜は、メモリセルと同一
の工程で製造されるため誘電率が高い窒化シリコン膜を
有しているので、そのしきい値電圧が極めて低くなる。

このため、情報の書込動作に際して、寄生チャネルによ
る選択及び非選択のメモリセル間でのリークを生じるの
で、誤動作により電気的信頼性を低下する。

また、寄生ＭＩＳＦＥＴのゲート電極下部に。

しきい値電圧に達しないそれより低い電圧（例えば、−
１０［Ｖ］程度）が印加される導電層を設け。

寄生ＭＩＳＦＥＴによる前記問題点を防止することが考
えられる。しかしながら、この導電層よりも大きな寸法
の分離用絶縁膜を必要とするので、メモリセルアレイ面
積が増大し、高集積化の妨げになるという新たなる問題
点を生じる。

なお、ＥＥＰＲＯＭについては１例えば、特願［６０−
３４３３１号に記載されている。

［発明の目的コ 本発明の目的は、情報の書替えが可能な不揮発性記憶機
能を有する半導体集積回路装置において、寄生Ｍ　Ｉ　
Ｓ　ＦＥＴによる誤動作を防止し、電気的信頼性を向上
することが可能な技術を提供することにある。

本発明の他の目的は、情報の書替えが可能な不揮発性記
憶機能を有する半導体集積回路装置において、高集積化
を図ることが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ウェル領域に複数のメモリセルが設けられた
情報の書替えが可能な不揮発性記憶機能を有する半導体
集積回路装置において、隣接するメモリセルのそれぞれ
一方の半導体領域をソース領域及びドレイン領域とする
寄生ＭＩＳＦＥＴの前記ソース領域と前記ウェル領域と
を、情報の書込動作時に逆バイアスになるように構成す
る。

これにより、寄生ＭＩＳＦＥＴのしきい値電圧を高め、
寄生チャネルの発生を防止してメモリセル間のリークを
防止することができるので、誤動作を防止し、電気的信
頼性を向上することができる。また、寄生ＭＩＳＦＥＴ
のゲート電極下部に、寄生Ｍ、ｌ５ＦＥＴのしきい値電
圧に達しない低い電圧が印加される導電層を設ける必要
がなくなるので、メモリセル間の分離用絶縁膜の寸法を
縮小し、高集積化を図ることができる。

以下、本発明の構成について、本発明を、ＥＥＰ　ＲＯ
Ｍに適用した一実施例とともに説明する。

［実施例］ 第１図乃至第３図は、本発明の一実施例を説明するため
のＥＥＰＲＯＭを示す図であり、第１図は、概略構成を
示す等価回路図、第２図は、第１図におけるメモリセル
部と周辺回路部との具体的な構成を示す要部平面図、第
３図は、第２図の■−■切断線における断面図である。

なお、第２図は、本実施例の構成をわかり易くするため
に、各導電層間に設けられるフィールド絶縁膜以外の絶
縁膜は図示しない。

また、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図において、１はＥＥＰＲＯＭ、２Ａ乃至２Ｄは周
辺回路であり、ＥＥＰＲＯＭＩの周辺部に設けられてい
る。周辺回路２Ａは、書込み禁止回路及び入出力回路に
よって構成されている０周辺回路２Ｂは、センス回路、
入出力回路及びデコーダ回路によって構成されている６
周辺回路２Ｃは、入出力回路及びデコーダ回路によって
構成されている。周辺回路２Ｄは、入出力回路及びデコ
ーダ回路によって構成されている。

ＱｎはｎチャネルＭＩＳＦＥＴ、ＱｐはＰチャネルＭＩ
ＳＦＥＴである。Ｖｓｓは電源電圧端子（例えば、０［
Ｖ］）、Ｖｃｃは電源電圧端子（例えば、　５　［Ｖ］
　）、ＶＰＰは書込み電圧端子（例えば、−１０［Ｖ］
　）である。

Ｍはメモリセルであり、ＥＥＰＲＯＭＩの中央部に、行
列状に複数配置されて所定のバイト構成のメモリマット
ＭＭを構成している。メモリマットＭＭは、バイト数に
応じて複数配置されて設けられている。

メモリセルＭは、スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　ｓと、情報となる電荷を蓄積するＭＮＯ８構造の電
界効果トランジスタＱｍとの直列回路で構成されされて
いる。

このメモリセルＭは、同一方向に延在する一対のワード
線ＷＬｓ　＝　ＷＬ２と、それと交差して同一方向に延
在する一対のデータｌ１ｌＤＬｔ　、ＤＬ２との交差部
に設けられている。ワード線ＷＬ１及びデータ線Ｄ　Ｌ
　２は、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓに接続され、
ワード線ＷＬ２及びデータ線Ｄ　Ｌ　ｔは、電界効果１
ヘランジスタＱｍに接続されるようになっている。

２Ｅはバックバイアス発生回路であり、スイッチ素子Ｓ
Ｗを介してメモリマットＭＭを構成する複数のウェル領
域Ｗ　ｅ　１１にそれぞれ接続されている。このバック
バイアス発生回路２Ｅは、周知の種々の昇圧回路によっ
て構成することができる。

回路２Ｅは、書込み電圧ＶＰＰを受けて、これにより絶
対値が大きい負電圧（Ｖｐｐ’）を出力する。これによ
って、情報書込動作時に、選択されたメモリセルＭと接
続されるデータ線Ｄ　Ｌ　Ｉに印加される書込電圧Ｖｐ
ｐ（例えば、−１（ＤＶＩ程度）に比べて、より低い書
込電圧Ｖｐｐ’（例えば、　−１２〜−１３［Ｖ］程度
）がウェル領域Ｗ　ｅ　１１に印加される６すなわち１
選択されたメモリセルＭにおいて、データ線Ｄ　Ｌ　ｒ
と接続される電界効果トランジスタＱｍの一方の半導体
領域と、ウェル領域Ｗ　ｅ　１１とを、逆バイアスにな
るように構成されている。後述するが、このように逆バ
イアスにすることにより、前記一方の半導体領域をソー
ス領域とし、書込禁止状態にある隣接するメモリセルの
電界効果トランジスタＱｍの他の一方の半導体領域をド
レイン領域とする寄生ＭＩＳＦＥＴのしきい値電圧を高
めることができる。

次に、第２図及び第３図を用い、本実施例の具体的な構
成について説明する。

３は単結晶シリコンからなるｉ型の半導体基板、４はＰ
−型のウェル領域Ｗ　ｅ　１１であり、半導体基板３の
所定の主面部に複数設けられている。ウェル領域４は、
その領域内にＭ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱ　ｓ　、　Ｑｍ
。

Ｑｎを形成するようになっている。また、メモリマット
ＭＭを構成するウェル領域４は、情報書込動作、書込禁
止動作、情報消去動作及び情報読出動作の各モードに対
応して、バックバイアス回路２Ｅ等で所定の電圧が印加
されるように構成されている。

５はフィールド絶縁膜であり、半導体基′Ｆｉ３又はウ
ェル領域４の主面上部に設けられている。フィールド絶
縁膜５は、半導体素子間を電気的に分離するように構成
されている。また、特に、メモリセルＭ間に設けられた
フィールド絶縁膜５は、不要な寄生Ｍ　Ｉ　Ｓ　ＦＥＴ
のゲート絶縁膜を構成するようになっている。

６は絶縁膜であり、半導体基板３又はウェル領域４の主
面上部・に設けられている。絶縁膜６は、主として、Ｍ
ＩＳＦＥＴのゲート絶縁膜を構成するようになっている
。

７Ａ乃至７Ｃは導電層であり、フィールド絶縁膜５又は
絶縁膜６の所定の上部に設けられている。

導電層７Ａは、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのゲー
ト電極を構成するようになっている。

導電層７Ｂは、所定の方向に設けられた導電層７Ａと一
体化して構成され、ワード線Ｗ　Ｌ　ｌを構成するよう
になっている。

導電層７Ｃは、ＭＩＳＦＥＴＱＰ、Ｑｎ等のゲート電極
を構成するようになっている。

導電層７Ａ乃至７Ｃは、製造工程における第１層目の導
電層形成工程によって形成され、例えば、多結晶シリコ
ン膜、高融点金属膜（Ｍｏ、　Ｔｉ、　Ｔａ。

Ｗ）、高融点金属のシリサイド膜（Ｍ　ｏ　Ｓ　ｉ２１
　Ｔ　ｌＳｉ２．ＴａＳｉ２．ＷＳｉ２）又はそれらの
組合せ膜で形成する。

８Ａ乃至８Ｃは絶縁膜である。絶縁膜８Ａは、導電層７
Ａ乃至７Ｃを覆うように設けられ、絶縁膜８Ｂは、５０
０［λ］程度の膜厚を有し、所定のウェル領域４の主面
部に設けられている。絶縁膜８Ｃは、電界効果トランジ
スタＱｍのゲート絶縁膜を構成する例えば２０［λ］程
度と薄い酸化シリコン膜（ＳｉＯ２膜）であり、１〜ン
ネル絶縁膜を構成するようになっている。なお、図中、
絶縁膜８Ｂと８Ｃとは同一膜厚として示している。

９は絶縁膜例えば窒化シリコン膜であり、絶縁膜８Ｃの
所定の上部に設けられている。絶縁膜９は、電界効果ト
ランジスタＱｍのゲート絶縁膜を構成するようになって
いる。

前記絶縁膜８Ａ、８Ｂ、８Ｃは、例えば、熱酸化技術に
よって形成した酸化シリコン膜を用い、絶縁膜９は、例
えば、ＣＶＤ技術で形成した窒化シリコン膜を用いる。

１０Ａ、ＩＯＢは導電層であり、絶縁膜９の上部に設け
られている。

導電層１０Ａは、電界効果トランジスタＱｍのゲート電
極を構成するようになっている。

導電層１０Ｂは、所定の方向に設けられた導電層１０Ａ
と一体化して設けられ、ワードＩＪ　Ｗ　Ｌ　２と不要
な寄生ＭＩＳＦＥＴＱのゲート電極を構成するようにな
っている。

導電層１０Ａ、ＩＯＢは、製造工程における第２層目の
導電層形成工程によって形成され、例えば、前記導電層
７Ａ乃至７Ｃと同様な導電性材料で構成すればよい。ま
た、導を層１０Ａ、ＩＯＢも例えばＳｉＯ２膜からなる
絶縁膜でその表面が覆われている。

１１はｎ′″型の半導体領域であり、導電層７Ａ。

７Ｃ及び導電層１０Ａの両側部のウェル領域４の主面部
に設けられている。半導体領域１１は１ＭＩ　５ＦＥＴ
Ｑｓ、Ｑｎ及び電界効果トランジスタＱｍのソース領域
又はドレイン領域を構成するようになっている。

１２はｐ３型の半導体領域であり、導電層７ｃの両側部
となる半導体基板３の主面部に設けられている。半導体
領域１２は、ＭＩＳＦＥＴＱＰのソース領域又はドレイ
ン領域を構成するようになっている。

ＭＩＳＦＥＴＱｓは、主として、ウェル領域４、絶縁膜
６、導電層７Ａ及び一対の半導体領域１１によって構成
されている。

電界効果トランジスタＱｍは、主として、ウェル領域４
、絶縁膜８Ｃ９９、導電層１０Ａ及び一対の半導体領域
１１によって構成されている。

メモリセルＭは、ＭＩ　５ＦＥＴＱｓとＭＩＳＦＥ　Ｔ
　Ｑ　ｍとの直列接続によって構成されている。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、主として、ウェル
領域４゜絶縁膜６、導電層７Ｃ及び一対の半導体領域１
１によって構成されている。

ＭＩＳＦＥＴＱｐは、主として、半導体基板３、絶縁膜
６、導電層７Ｃ及び一対の半導体領域工２によって構成
されている。

そして、特に、書込動作時において問題となる寄生ＭＩ
ＳＦＥＴＱは、ウェル領域４．絶縁膜５゜９、導電層（
ＷＬ２　）　１０　Ｂ及びデータ、ａＤＬ。

に接続される半導体領域１１によって構成される。

この寄生ＭＩＳＦＥＴＱは、書込動作時に選択された電
界効果トランジスタＱｍの一方の半導体領域１１をソー
ス領域とし、書込禁止状態どなる隣接する非選択の電界
効果トランジスタＱｍの一方の半導体領域１１をドレイ
ン領域として構成される。

このように構成される寄生ＭＩＳＦＥＴは、書込動作時
にソース領域となる半導体領域１１．ウェル領域４に高
い電圧が印加される。そして、書込動作時に半導体領域
１１とウェル領域４とを逆バイアスになるように構成す
ることにより、寄生ＭＩ　５ＦＥＴＱは、しきい値電圧
を高めて寄生チャネルの発生を防止することができるの
で、メモリセルＭ間のリークを防止し、誤動作（誤書込
動作）を防止することができる。

第４図に、半導体領域１１に印加される書込電圧を一定
として、半導体領域１１とウェル領域４との逆バイアス
による寄生ＭＩ　５ＦＥＴＱのしきい値電圧の変化を示
す。

第４図において、横軸は、逆バイアスの度合（ｄ下７１
■τ−に１７：Φ１・・・フェルミレベル。

ＶＢ・・・ウェル領域のソース領域から見た電位）、縦
軸は、寄生ＭＩＳＦＥＴＱのしきい値電圧を示す、符号
１０Ｂは、寄生ＭＩ　５ＦＥＴＱのゲート電極を導電層
１０Ｂで構成したときのしきい値電　・圧、符号７Ｂは
、寄生ＭＩＳＦＥＴＱのゲート電極を導電層７Ｂで構成
したときのしきい値電圧を示す。

第４図かられかるように、寄生ＭＩＳＦＥＴＱは、′Ｊ
ｌ！バイアスの度合を高めることにより、しきい値電圧
を高めることができる。本発明者の実験によれば、例え
ば、半導体領域１１に−１０［Ｖｌ、ウェル領域４に−
１２〜−１３［：Ｖｌとを印加したときに、寄生ＭＩＳ
ＦＥＴＱ　（ゲート電極は導電層１０Ｂの場合）は、１
１〜１８ＥＶコ程度にしきい値電圧を高めることができ
ることを確認している。

なお、書込動作、書込禁止状態、消去動作及び読出動作
の各モードにおける電圧値の一例を明細書の末尾に「第
１表」として記載する。

また、本実施例では、ウェル領域４は、バックバイアス
発生回路２Ｅを通した低い書込電圧（Ｖｐｐ＋α：本実
施例ではα＝−２〜−３）が印加されているが、逆に、
ウェル領域４をスイッチ素子等を介して書込電圧ＶＰＰ
に接続し、かつ半導体領域１１に所定の回路を通した高
い書込電圧（Ｖｐｐ−α：α＝−２〜−３）を印加して
もよい。

なお、図示されていないが、ウェル領域４は、書込電圧
（Ｖｐｐ十α）以外の電圧端子とスイッチ素子を介して
接続され、種々の電位を構成できるようになっている。

また１本発明の一実施例は、半導体領域１１とウェル領
域４との電圧が等しくかつ導電層１０Ｂとウェル領域４
とで高い電圧差を生じる書込動作において、一つのウェ
ル領域４内に設けられた隣接するメモリセルＭｒｌｌｆ
ｆの寄生ＭＩＳＦＥＴＱによるリークを防止したもので
あるが、複数のメモリセルマットＭＭの所定部分の情報
消去動作時に本発明を適用してもよい。すなわち、隣接
するウェル領域４をソース領域又はドレイン領域とする
寄生ＭＩＳＦＥＴのしきい値電圧を高めるように構成す
る。

１３は半導体素子を覆うように設けられた絶縁膜、１４
は半導体領域１１．１２又は導電層７Ａ乃至７Ｃ，ＩＯ
Ａ、ＩＯＢの上部の絶縁膜１３を除去して設けられた接
続孔である。

１５は導電層であり、接続孔１４を通して所定の半導体
領域１１．１２又は導電層７Ａ乃至７Ｇ。

１０Ａ、ＩＯＢと電気的に接続し、その一部が絶縁膜１
３の上部を延在するように設けられている。

導電層１５は、半導体素子間を接続する配線、データ線
ＤＬ１．ＤＬ２等を構成するようになっている。

導電層１５は、Ｗｉ造工程における第３層目の導電層形
成工程によって形成され、例えば、アルミニウム膜を用
いる。

以上の説明かられかるように１本実施例によれば、寄生
ＭＩＳＦＥＴＱのソース領域となる半導体領域１１とウ
ェル領域４とを、書込動作時に逆バイアスになるように
構成したことにより、寄生Ｍ　Ｉ　Ｓ　ＦＥＴのしきい
値電圧を高め、寄生チャネルの発生を防止してメモリセ
ル間のリークを防止できるので、書込動作における誤動
作を防止することができる。

また、寄生Ｍ　Ｉ　Ｓ　ＦＥＴのゲート電極となる導電
層１０Ｂの下部に、そのしきい値電圧に達しない低い電
圧が印加される導電層（例えば、導電層７Ｂ）を設ける
必要がなくなるので、フィード絶縁膜５の寸法を縮小す
ることができる。

なお、本実施例は、本発明を、Ｐ型のウェル領域とｎチ
ャネル電界効果トランジスタとで構成されたＥＥＰＲＯ
Ｍに適用した例について説明したが、それらの導電型を
反対にしてもよい。

［効果コ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）ウェル領域に複数のメモリセルが設けられた情報
の書替えが可能な記憶機能を有する半導体集積回路装置
において、隣接するメモリセルのそれぞれ一方の半導体
領域をソース領域及びドレイン領域とする寄生ＭＩＳＦ
ＥＴの前記ソース領域と前記ウェル領域とを、情報の書
込動作時に逆バイアスになるように構成することにより
、寄生ＭＩＳＦＥＴのしきい値電圧を高め、寄生チャネ
ルの発生を防止することができるので、メモリセル間の
リークを防止できる。

（２）前記（１）により、書込動作の誤動作を防止する
ことができるので、１！気的信頼性を向上するこができ
る。

（３）前記（２）により、寄生ＭＩＳＦＥＴのゲート電
極の下部に、そのしきい値電圧に達しない低い電圧が印
加される導電層を設ける必要がなくなるので、メモリセ
ル間の分離用絶縁膜の寸法を縮小することができる。

（４）前記（３）により、集積度を向上することができ
る。

以上１本発明者によってなされた発明を、前記実施例に
もとずき具体的に説明したが、本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ることは勿論である
。

例えば、前記実施例は１本発明を、ＥＥＰＲＯＭに適用
した例について説明したが、ＥＰＲＯＭのように１通常
動作時の電源電圧Ｖｃｃ（＝５［Ｖコ）、　Ｖ　ｓ　ｓ
　　（＝　Ｏ［Ｖ］　）以外に他のＶｃｃより高い電圧
を使用する装置であって、逆バイアス電圧をウェル領域
に印加する半導体集積回路装置であればすべて適用でき
る。

【図面の簡単な説明】

第１図乃至第４図は、本発明の一実施例を説明するため
のＥＥＰＲＯＭを示す図であり、第１図は、概略構成を
示す等価回路図、第２図は、第１図におけるメモリセル
部と周辺回路部との具体的な構成を示す要部平面図、第
３図は、第２図のｍ　−ｍ切断線における断面図。 第４図は、ウェル領域に印加される電圧と寄生Ｍ　Ｉ　
Ｓ　ＦＥＴのしきい値電圧との関係を示す図である。 図中、１−Ｅ　Ｅ　Ｐ　ＲＯＭ、　２　Ａ−２Ｄ・・・
周辺回路、２Ｅ・・・バックバイアス回路、Ｑ・・・Ｍ
ＩＳＦＥＴ、Ｖｓｓ、Ｖｃｃ・・・電源電圧端子、Ｖｐ
ｐ・・・書込電圧端子１Ｍ・・・メモリセル、ＷＬ・・
・ワード線。 Ｄ　Ｌ・・・データ線、３・・・半導体基板、４・・・
ウェル領域、５・・・フィールド絶縁膜、６，８．９・
・・絶縁膜、７Ａ〜７Ｃ，ＩＯＡ、ＩＯＢ、１５・・・
導電層、１１・・・半導体領域である。 第　　１　　図 第　　３　　図 第　　４　　図 （□−節）

Claims (1)

1. 【特許請求の範囲】 １、所定導電型のウェル領域に、それと反対導電型の半
   導体領域で構成される電界効果トランジスタからなるメ
   モリセルを複数設けた情報の書替えが可能な不揮発性記
   憶機能を有する半導体集積回路装置であって、前記第１
   のメモリセルの第１の半導体領域と隣接する第２のメモ
   リセルの第２の半導体領域とをソース領域又はドレイン
   領域として構成される寄生ＭＩＳＦＥＴのソース領域と
   なる前記第１の半導体領域と、前記ウェル領域とが前記
   第１のメモリセルへの情報の書込動作時に逆バイアスに
   なるように、それらに印加される電圧を制御する手段を
   備えたことを特徴とする半導体集積回路装置。 ２、前記電圧を制御する手段は、メモリセルの情報消去
   動作時にも適用されてなることを特徴とする特許請求の
   範囲第１項に記載の半導体集積回路装置。 ３、前記寄生ＭＩＳＦＥＴのゲート電極は、メモリセル
   を構成する電界効果トランジスタのゲート電極と一体化
   されたワード線で構成され、同等の電圧が印加されてな
   ることを特徴とする特許請求の範囲第１項に記載の半導
   体集積回路装置。