CN108431894A - 半导体存储装置 - Google Patents

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Abstract

半导体存储装置具备：多个存储单元，被配置为矩阵状；字线，对应于存储单元行而被设置；虚设字线，形成于与形成有字线的金属布线层相邻的金属布线层；字驱动电路，驱动字线；以及虚设字驱动电路，基于字线与虚设字线之间的线间电容而对字线进行升压。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，特别是涉及一种升压电路。
背景技术
通常，为了产生超越所赋予的电源电压电平的升压电压而在半导体集成电路装置中的各种电路中使用升压电路。
在专利文献1中提出有能够应用于动态随机存取存储器(以下，称作“DRAM”)、静态随机存取存储器(以下，称作“SRAM”)等半导体存储器的升压电路。
现有技术文献
专利文献
专利文献1：日本特开平6-187788号公报
发明内容
发明所要解决的课题
另一方面，在依据专利文献1的方式中，为了对字线进行升压而需要另外设置升压用的电容较大的电容元件，存在有需要对其布图花费功夫这样的课题。
本发明就是为了解决上述这样的课题而作成的，其目的在于提供一种能够以简单的方式高效地对字线进行升压的半导体存储装置。
用于解决课题的技术方案
根据一实施例，半导体存储装置具备：多个存储单元，被配置为矩阵状；字线，对应于存储单元行而被设置；虚设字线，形成于与形成有字线的金属布线层相邻的金属布线层；字驱动电路，驱动字线；以及虚设字驱动电路，基于字线与虚设字线之间的线间电容而对字线进行升压。
其它课题与新的特征在本说明书的描述以及附图中明确。
发明效果
根据一实施例，能够基于字线与虚设字线之间的线间电容而以简单的方式对字线进行升压。
附图说明
图1是基于实施方式1的半导体存储装置的外观结构图。
图2是对基于实施方式1的存储器阵列MA以及周围电路的结构进行说明的图。
图3是对基于实施方式1的存储器阵列MA的结构进行说明的图。
图4是对基于实施方式1的周围电路的电路结构进行说明的图。
图5是对将基于实施方式1的字线WL激活的时序图进行说明的图。
图6是基于实施方式1来说明使用了平面晶体管时的存储器阵列MA的存储单元MC的布图结构(之一)的图。
图7是对基于实施方式1的存储器阵列MA的存储单元MC的布图结构(之二)进行说明的图。
图8是对基于实施方式1的鳍式FET的三维结构进行说明的图。
图9是基于实施方式1来说明使用了鳍式FET时的存储器阵列MA的存储单元MC#的布图结构(之一)的图。
图10是基于实施方式1来说明使用了鳍式FET时的存储器阵列MA的存储单元MC#的布图结构(之二)的图。
图11是对基于实施方式1的存储单元MC以及MC#的剖视结构(X方向)进行说明的图。
图12是对基于实施方式1的存储单元MC以及MC#的剖视结构(Y方向)进行说明的图。
图13是对基于实施方式1的金属布线层的关系进行说明的概略图。
图14是对基于实施方式1的变形例的布线(第二层～第四层)的存储单元MC#的布图结构进行说明的图。
图15是对基于实施方式1的变形例2的布线(第二层～第四层)的存储单元MC#的布图结构进行说明的图。
图16是对基于实施方式1的变形例3的布线(第二层～第四层)的存储单元MC#的布图结构进行说明的图。
图17是对基于实施方式1的变形例4的周围电路的电路结构进行说明的图。
图18是对基于实施方式2的周围电路的电路结构进行说明的图。
图19是对将基于实施方式2的字线WL激活的时序图进行说明的图。
图20是对基于实施方式3的周围电路的电路结构进行说明的图。
图21是基于实施方式4的半导体装置CHIP的外观结构图。
具体实施方式
参照附图而详细地说明实施方式。此外，对图中相同部分或者相当的部分标记相同的附图标记，不重复其说明。
(实施方式1)
图1是基于实施方式1的半导体存储装置的外观结构图。
如图1所示，半导体存储装置包括驱动器&解码器17、存储器阵列MA、控制部19以及I/O电路组2。此外，解码器是将地址解码器简化后的名称。
控制部19控制半导体存储装置的各功能模块。具体地说，控制部19基于地址信号的输入而将行地址信号向驱动器&解码器17输出。另外，控制部19输出用于驱动I/O电路组2的各种信号。
存储器阵列MA具有配置为矩阵状的多个存储单元。存储器阵列MA的存储单元被设为能够改写。
在本例中，设有分别与存储单元行相对应地设置的多条字线WL和与多条字线WL并行地设置的多条虚设字线DWL。
驱动器&解码器17对分别与存储器阵列MA的配置为矩阵状的存储单元的存储单元行相对应地设置的字线WL以及虚设字线DWL进行驱动。
I/O电路组2由多个I/O电路构成，被设为进行向存储器阵列MA的数据读出或者数据写入的输入输出电路。
图2是对基于实施方式1的存储器阵列MA以及周围电路的结构进行说明的图。
如图2所示，在本例中，说明存储器阵列MA和对设于存储器阵列MA上的字线WL以及虚设字线DWL进行驱动的驱动器的结构。
存储器阵列MA具有配置为矩阵状的多个存储单元MC。各存储单元MC是由后述的驱动晶体管、转送晶体管以及负载元件构成的静态型存储单元。
在本例中，作为一个例子，示出有2行4列的存储单元MC。
分别对应于存储器阵列MA的存储单元行而设有多条字线WL。
另外，分别对应于存储器阵列MA的存储单元行而设有多条虚设字线DWL。
作为驱动器&解码器17的结构，设有对应于字线WL而设置的字线驱动器WD、对应于虚设字线DWL而设置的虚设字线驱动器DWD以及地址解码器20。
地址解码器20将对行地址信号进行解码所得的解码信号向字线驱动器WD输出。字线驱动器WD将依据基于行地址信号所得到的解码信号而选择的字线WL激活。
控制部19将用于对字线WL进行升压的控制信号BST向虚设字线驱动器DWD输出。
地址解码器20将对行地址信号进行解码所得的解码信号向虚设字线驱动器DWD输出。虚设字线驱动器DWD依据基于行地址信号所得到的解码信号和控制信号BST来驱动虚设字线DWL。
分别对应于存储器阵列MA的存储单元列而设有多个位线对BL、/BL。在本例中，示出有4列存储单元列。设有与4列存储单元列相对应地设置的4个位线对。
I/O电路组2包括选择4列中的1列的选择电路、感测放大器、写入驱动器、位线预充电电路等。
图3是对基于实施方式1的存储器阵列MA的结构进行说明的图。
在图3中示出有存储单元MC的结构。存储单元MC由两个转送晶体管AT0、AT1、驱动晶体管NT0、NT1以及负载晶体管PT0、PT1(负载元件)构成。
转送晶体管AT0、AT1与对应的字线WL电连接。转送晶体管AT0、AT1按照在执行存储单元MC的数据读出或者数据写入时被激活的字线WL而进行导通。
另外，虚设字线DWL与字线WL并行地配置。
图4是对基于实施方式1的周围电路的电路结构进行说明的图。
如图4所示，在此示出有字线驱动器WD、虚设字线驱动器DWD以及地址解码器20。
地址解码器20包括NAND电路21和变频器22。
NAND电路21接收行地址信号XU、XL、XG的输入，并将其NANDN逻辑计算结果作为解码信号WLN而输出。
地址解码器20将经由变频器22的解码信号WLN的反转信号向虚设字线驱动器DWD以及字线驱动器WD输出。
字线驱动器WD包括NAND电路35、变频器36、P沟道MOS晶体管37以及N沟道MOS晶体管38。
P沟道MOS晶体管37以及N沟道MOS晶体管38被设于电源电压VDD与接地电压VSS之间，其连接节点与字线WL连接。
P沟道MOS晶体管37的栅极接收NAND电路35的输出信号的输入。N沟道MOS晶体管38的栅极经由变频器22以及36而接收解码信号WLN的输入。NAND电路35接收经由变频器30的控制信号BST的反转信号和经由变频器22的解码信号WLN的反转信号的输入，将其NAND逻辑计算结果向P沟道MOS晶体管37的栅极输出。
虚设字线驱动器DWD包括变频器30、31、NAND电路32、P沟道MOS晶体管33、N沟道MOS晶体管34以及电容元件6。
变频器30接收控制信号BST的输入，将其反转信号向变频器31以及NAND电路35的一方的输入节点输出。
NAND电路32经由变频器30、31而接收控制信号BST的输入和经由变频器22的解码信号WLN的反转信号的输入，并输出其NAND逻辑计算结果。
P沟道MOS晶体管33以及N沟道MOS晶体管34被设于电源电压VDD与接地电压VSS之间，其连接节点与虚设字线DWL连接。P沟道MOS晶体管33以及N沟道MOS晶体管34的栅极接收NAND电路32的输出信号的输入。
电容元件6由N沟道MOS晶体管构成。N沟道MOS晶体管的源极和漏极与字线WL连接。栅极与虚设字线DWL连接。另外，电容元件6也可以由P沟道MOS晶体管构成。
在初始状态下，解码信号WLN被设定为“H”电平。
因此，N沟道MOS晶体管38的栅极被设定为“H”电平。N沟道MOS晶体管38成为开启状态，字线WL与接地电压VSS连接。
另外，控制信号BST被设定为“L”电平。由此，NAND电路32输出“H”电平的信号。与此相伴，N沟道MOS晶体管34成为开启状态，虚设字线DWL与接地电压VSS连接。
另一方面，伴随着行地址信号XU、XL、XG被设定为“H”电平，NAND电路21将解码信号WLN设定为“L”电平。与此相伴，N沟道MOS晶体管38的栅极被设定为“L”电平。由此，N沟道MOS晶体管38形成为关闭状态。NAND电路35基于经由变频器22的解码信号WLN的反转信号以及经由变频器30的控制信号BST的反转信号，将“L”电平的信号向P沟道MOS晶体管37输出。与此相伴，P沟道MOS晶体管37成为开启状态，字线WL与电源电压VDD连接。即，字线WL被激活。
接下来，伴随着控制信号BST被设定为“H”电平，NAND电路35输出“H”电平。与此相伴，P沟道MOS晶体管37成为关闭状态，字线WL形成为高阻抗状态(Hi-z)。
另外，NAND电路32输出“L”电平。与此相伴，P沟道MOS晶体管33成为开启状态。与此相伴，电源电压VDD与虚设字线DWL连接。即，虚设字线DWL被激活。
在虚设字线DWL与字线WL之间设有电容元件6。另外，如上所述，虚设字线DWL与字线WL被并行配置，且具有布线间电容。因此，在虚设字线DWL基于电容元件6以及布线间电容而被激活的情况下，字线WL被升压(提高)。
通过对字线WL进行升压，能够提高写入容限以及读出容限。
此外，在本例中，说明了在虚设字线DWL基于电容元件6以及布线间电容而被激活的情况下对字线WL进行升压(提高)的结构，也可以设为不设置电容元件6而仅设有虚设字线DWL的结构。
图5是对将基于实施方式1的字线WL激活的时序图进行说明的图。
如图5所示，在时刻T1，伴随着下行地址信号XU、XL、XG被设定为“H”电平，字线WL被激活。接着，在时刻T2，伴随着控制信号BST被设定为“H”电平，字线WL被提高而被升压。
在时刻T3，伴随着行地址信号XU、XL、XG被设定为“L”电平，字线WL被去激活。
图6是基于实施方式1来说明使用了平面晶体管时的存储器阵列MA的存储单元MC的布图结构(之一)的图。
图6的(A)中示出有由布线(第一层)、接触孔、多晶硅(polysilicon)、扩散区域构成的存储单元MC的基盘区域的布图结构。
存储单元MC在中央部形成有P沟道MOS晶体管。另外，在其两侧形成有N沟道MOS晶体管。
驱动晶体管NT0、NT1形成为N沟道MOS晶体管。另外，负载晶体管PT0、PT1形成为P沟道MOS晶体管。转送晶体管AT0、AT1形成为N沟道MOS晶体管。
驱动晶体管NT0具有由N型扩散区域100形成的源极和漏极、以及配置于它们之间的由多晶硅形成的栅极128。作为驱动晶体管NT0的源极的N型扩散区域100经由接触孔110而与布线111结合。布线111经由上层的金属布线层而与接地电压VSS电结合。
转送晶体管AT0具有由N型扩散区域100构成的源极和漏极、以及配置于它们之间的由多晶硅形成的栅极134。该栅极经由接触孔112而与布线113结合。布线113经由上层的金属布线层与字线WL电结合。另外，作为转送晶体管AT0的源极的N型扩散区域100经由接触孔115而与布线114电结合。布线114经由上层的金属布线层而与位线BL电结合。
作为驱动晶体管NT0以及转送晶体管AT0的共用的漏极的N型扩散区域100经由接触孔116而与布线117电结合。布线117经由局部布线118而与负载晶体管PT1的栅极119电结合。另外，局部布线118也与作为负载晶体管PT0的漏极的P型扩散区域102电结合。
转送晶体管AT1具有由N型扩散区域106形成的源极和漏极、以及配置于它们之间的由多晶硅形成的栅极135。该栅极135经由接触孔122而与布线123结合。布线123经由上层的金属布线层而与字线WL电结合。另外，作为转送晶体管AT1的源极的N型扩散区域106经由接触孔124而与布线125电结合。布线124经由上层的金属布线层而与位线/BL电结合。
驱动晶体管NT1具有由N型扩散区域106形成的源极和漏极、以及配置于它们之间的由多晶硅形成的栅极119。作为N沟道MOS晶体管NT1的源极的N型扩散区域106经由接触孔121而与布线120电结合。布线120经由上层的金属布线层而与接地电压VSS电结合。
作为驱动晶体管NT1以及转送晶体管AT1的共用的漏极的N型扩散区域106经由接触孔131而与布线130电结合。布线130经由局部布线129而与负载晶体管PT0的栅极128电结合。另外，局部布线129也与作为负载晶体管PT1的漏极的P型扩散区域104电结合。
负载晶体管PT1具有由P型扩散区域104形成的源极和漏极、以及配置于它们之间的由多晶硅形成的栅极119。栅极119由负载晶体管PT1与驱动晶体管NT1共享。作为负载晶体管PT1的源极的P型扩散区域104经由接触孔132而与布线132结合。布线132经由上层的金属布线层而与电源电压VDD电结合。
负载晶体管PT0具有由P型扩散区域102形成的源极和漏极、以及配置于它们之间的由多晶硅形成的栅极128。栅极128由负载晶体管PT0与驱动晶体管NT0共享。作为负载晶体管PT0的源极的P型扩散区域102经由接触孔126而与布线127结合。布线127经由上层的金属布线层而与电源电压VDD电结合。
在图6的(B)中示出有由布线(第二层)、通孔构成的存储单元MC的布图结构。
沿X方向设有形成位线BL的布线144。布线144经由通孔145而与布线114连接。
沿X方向设有形成位线/BL的布线150。布线150经由通孔149而与布线125连接。
沿X方向设有供给电源电压VDD的布线148。布线148经由通孔146、147而分别与布线127、133连接。
沿X方向设有布线142。布线142经由通孔143而与布线113连接。布线142经由上层的金属布线层而与字线WL连接。
沿X方向设有布线140。布线140经由通孔141而与布线111连接。布线140经由上层的金属布线层而与接地电压VSS连接。
沿X方向设有布线152。布线152经由通孔151而与布线122连接。布线152经由上层的金属布线层与字线WL连接。
沿X方向设有布线154。布线154经由通孔153而与布线120连接。布线154经由上层的金属布线层而与接地电压VSS连接。
图7是对基于实施方式1的存储器阵列MA的存储单元MC的布图结构(之二)进行说明的图。
在图7的(A)中示出有由布线(第三层)和通孔构成的存储单元MC的布图结构。
沿Y方向设有供给接地电压VSS的布线160。布线160经由通孔161而与布线140连接。
沿Y方向设有形成字线WL的布线162。布线162经由通孔163、164分别而与布线142、152连接。
沿Y方向设有供给接地电压VSS的布线165。布线165经由通孔166而与布线154连接。
在图7的(B)中示出有由布线(第四层)和通孔构成的存储单元MC的布图结构。
沿Y方向设有供给接地电压的布线170、176。
布线170经由通孔171、172而与布线160电结合。
布线176经由通孔175、177而与布线176电结合。
另外，沿Y方向设有形成虚设字线DWL的布线174。
布线174被配置于布线162的上层。
通过该结构，使得在布线162与布线174之间的布线间产生有布线间电容。
图8是对基于实施方式1的鳍式FET的三维结构进行说明的图。
基于实施方式1，说明使用了鳍式晶体管(鳍式FET)的情况下的存储器阵列MA的存储单元MC#的结构。
如图8所示，鳍式FET例如包括设于P型半导体基板SUB上的多个鳍F1、F2。各鳍F1、F2沿基板平面而在X方向上延伸。各鳍F1、F2是通过选择性地对半导体基板SUB的表面进行蚀刻而形成的。在相邻的鳍F之间(未形成有鳍F1、F2的部分)，例如将使用CVD(ChemicalVapor Deposition：化学气象沉积)法而形成的硅氧化膜设为元件分离膜。
栅电极G形成为经由栅极绝缘膜GI而覆盖各鳍F1、F2的上表面以及侧面。栅电极G沿与鳍F1、F2交叉的方向、即Y方向延伸。在栅电极G中例如使用有多晶硅这样的半导体、氮化钛这样的导电性化合物、钨等单体金属、或者这些中的任一者的层叠膜等。
在栅电极G形成后，通过将栅电极G作为掩模而将杂质注入鳍F，从而在被栅电极G围起的沟道区域以外的部分形成有源极区域以及漏极区域(未图示)。在此，在制造PMOS(P-channel Metal Oxide Semiconductor：P沟道金属氧化物半导体)晶体管的情况下，在N型阱上形成有鳍F，并且向鳍F注入有P型杂质。在制造NMOS(N-channel MOS：N沟道金属氧化物半导体)晶体管的情况下，在P型基板或者P型阱上形成有鳍F，并且向鳍F注入N型杂质。
以与这些源极区域以及漏极区域的上表面以及侧面欧姆接触的方式例如使用钨等金属而形成有沿Y方向延伸的局部布线(LIC：Local Inter-Connect)LA。即，局部布线LA分别作为源极电极或者漏极电极而发挥功能。栅极布线G、源极电极或者漏极电极进一步与沿X方向延伸的局部布线(未图示)直接连接，或者经由形成于未图示的层间绝缘层上的通孔而与上层的金属布线层(未图示)连接。
图9是基于实施方式1来说明使用了鳍式FET时的存储器阵列MA的存储单元MC#的布图结构(之一)的图。
在图9的(A)中示出了由布线(第一层)、通孔以及局部布线、多晶硅(多晶硅)、鳍构成的存储单元MC#的基盘区域的布图结构。
存储单元MC#在中央部形成有P沟道MOS晶体管。另外，在其两侧形成有N沟道MOS晶体管。
驱动晶体管NT0具有鳍200以及201。
鳍200以及201形成为与栅电极同样立体地竖立的状态。驱动晶体管NT0具有源极和漏极、以及配置于它们之间的由多晶硅形成的栅极220。鳍200以及201与作为驱动晶体管NT0的源极的局部布线206结合。局部布线206经由通孔219而与布线214电结合。布线214经由上层的金属布线层而与接地电压VSS电结合。
转送晶体管AT0与驱动晶体管NT0共享鳍200以及201。转送晶体管AT0具有源极和漏极、以及配置在它们之间的由多晶硅形成的栅极221。作为转送晶体管AT0的源极的鳍200、201与局部布线211结合。局部布线211经由通孔223而与形成位线BL的布线215电结合。栅极221经由通孔222而与布线231结合。布线231经由上层的金属布线层而与字线WL电结合。
作为驱动晶体管NT0以及转送晶体管AT0的共用的漏极的鳍200、201与局部布线209电结合。局部布线209经由局部布线301而与负载晶体管PT1的栅极229电结合。局部布线209也与作为负载晶体管PT0的漏极的鳍205电结合。
转送晶体管AT1具有鳍203以及204。
鳍203以及204形成为与栅电极同样立体地竖立的状态。转送晶体管AT1具有源极和漏极、以及配置于它们之间的由多晶硅形成的栅极228。作为转送晶体管AT1的源极的鳍203、204与局部布线208结合。局部布线208经由通孔226而与形成位线/BL的布线217电结合。
驱动晶体管NT1与转送晶体管AT1共享鳍203以及204。驱动晶体管NT1具有源极和漏极、以及配置于它们之间的由多晶硅形成的栅极229。作为驱动晶体管NT1的源极的鳍203、204与局部布线213结合。局部布线213经由通孔230而与布线232电结合。布线232经由上层的金属布线层而与接地电压VSS电结合。
作为驱动晶体管NT1以及转送晶体管AT1的共用的漏极的鳍203、204与局部布线210电结合。局部布线210经由局部布线302而与负载晶体管PT0的栅极220电结合。局部布线210也与作为负载晶体管PT1的漏极的鳍202电结合。
负载晶体管PT0具有由鳍205形成的源极和漏极、以及配置于它们之间的由多晶硅形成的栅极220。栅极220由负载晶体管PT0与驱动晶体管NT0共享。作为负载晶体管PT0的源极的鳍205与局部布线207电结合。局部布线207经由通孔225而与接收电源电压VDD的供给的布线216电结合。
负载晶体管PT1具有由鳍202形成的源极和漏极、以及配置于它们之间的由多晶硅形成的栅极229。栅极229由负载晶体管PT1与驱动晶体管NT1共享。作为负载晶体管PT1的源极的鳍202与局部布线212电结合。局部布线212经由通孔224而与接收电源电压VDD的供给的布线216电结合。
图10是基于实施方式1来说明使用了鳍式FET时的存储器阵列MA的存储单元MC#的布图结构(之二)的图。
在图10的(A)中示出有由布线(第二层)和通孔构成的存储单元MC#的布图结构。
沿Y方向设有供给接地电压的布线240、244。
布线240经由通孔241与布线214电结合。
布线244经由通孔245而与布线232电结合。
沿Y方向设有形成字线WL的布线246。
布线246经由通孔242而与布线231电结合。另外，布线246经由通孔243而与布线218电结合。
通过该结构，在使用了图7的存储单元MC#的情况下，能够由比图6的存储单元MC少一层的金属布线层的布图来形成。
在图10的(B)中示出有由布线(第三层)、通孔构成的存储单元MC的布图结构。
沿Y方向设有供给接地电压的布线250、256。
布线250经由通孔251、252而与布线240电结合。
布线256经由通孔255、257而与布线244电结合。
另外，沿Y方向设有形成虚设字线DWL的布线254。
布线254被配置于布线246的上层。
通过该结构，在布线246与布线254之间的布线间产生有布线间电容。
图11是对基于实施方式1的存储单元MC以及MC#的剖面构造(X方向)进行说明的图。
图11的(A)以及图11的(B)是说明使用了鳍式FET时的存储单元MC#的剖面构造(X方向)的图。
图11的(C)以及图11的(D)是说明使用了平面晶体管时的存储单元MC的剖面构造(X方向)的图。
由于图11的(A)与图9的(A)的布图构造相同，因此不重复其详细的说明。
参照图11的(B)，示出有图11的(A)的P-P#线的X方向上的剖视结构。
若是使用了鳍式FET的情况下的存储单元MC#，则使用布线(第一层)来形成位线BL，使用布线(第二层)来形成字线WL以及接地线VSS。另外，使用布线(第三层)来形成虚设字线DWL。
由于图11的(C)与图6的(A)的布图构造相同，因此不重复其详细的说明。
参照图11的(D)，示出有图11的(C)的Q-Q#线的X方向上的剖视结构。
若是使用了平面晶体管的情况下的存储单元MC，则使用布线(第二层)来形成位线BL，使用布线(第三层)来形成字线(WL)以及接地线VSS。另外，使用布线(第四层)来形成虚设字线DWL。
图12是对基于实施方式1的存储单元MC以及MC#的剖视结构(Y方向)进行说明的图。
图12的(A)以及图12的(B)是说明使用了鳍式FET时的存储单元MC#的剖视结构(Y方向)的图。
图12的(C)以及图12的(D)是说明使用了平面晶体管时的存储单元MC的剖面构造(Y方向)的图。
由于图12的(A)与图9(A)的布图结构相同，因此不重复其详细的说明。
参照图12的(B)，示出有图12的(A)的R-R#线的Y方向上的剖视结构。
若是使用了鳍式FET的情况下的存储单元MC#，则使用布线(第一层)来形成位线BL以及电源线VDD，使用布线(第二层)来形成字线(WL)。另外，使用布线(第三层)来形成虚设字线DWL。
由于图12的(C)与图6的(A)的布图结构相同，因此不重复其详细的说明。
参照图12的(D)，示出有图12的(C)的S-S#线的Y方向上的剖视结构。
若是使用了平面晶体管的情况下的存储单元MC，则使用布线(第二层)来形成位线BL以及电源线VDD，使用布线(第三层)来形成字线(WL)以及接地线VSS。另外，使用布线(第四层)来形成虚设字线DWL。
在使用了平面晶体管的情况下的存储单元MC中，布线111、117、114等使用了第一层，相对于此，在使用了鳍式FET的情况下的存储单元MC#中，对应的布线206、209、211等使用了与栅极并排配置于第一层的下方的局部布线。
由此，能够在存储单元MC#中使用第一层的布线来形成位线BL以及电源线VDD。
因此，若是使用了鳍式FET的情况下的存储单元MC#的结构，则与使用了平面晶体管的情况下的存储单元MC相比，能够减少布线层的数量。
图13是对基于实施方式1的金属布线层的关系进行说明的概略图。
如图13所示，以图1的半导体存储装置为例进行说明。
驱动器&解码器17、控制部19、I/O电路组2是使用至第三层(M3)为止的金属布线层的布图而形成的。
在应用了存储单元MC#的情况下，存储器阵列MA能够至第三层(M3)为止而使用金属布线层的布图来形成。
在实施方式1中，作为一个例子，使用第三层(M3)的金属布线层而形成虚设字线DWL。
通过该结构，即使在形成本实施方式1的虚设字线DWL的情况下，在使用存储单元MC#而制作虚设字线DWL时也能够在不使布线层的数量增加的条件下形成虚设字线DWL。
(变形例1)
图14是对基于实施方式1的变形例的布线(第二层～第四层)的存储单元MC#的布图结构进行说明的图。
如图14所示，在沿Y方向而形成字线WL的布线(第二层)246的上空设置在金属布线层(第三层)上形成虚设字线DWL的布线(第三层)346。沿Y方向而形成虚设字线DWL的布线346与形成字线WL的布线并行配置。
通过将虚设字线DWL与字线以并行得分方式相邻地配置，能够使线间电容增大。
通过该结构，能够不在半导体存储装置整体中进一步追加金属布线层的条件下配置虚设字线DWL。
沿Y方向与布线346交替地设有供给接地电压VSS的布线(第三层)340、344。这些布线被设于供给接地电压VSS的布线(第二层)240、244的上空。该布线340、344经由布线通孔VIA而与第二层的布线240、244电结合。另外，在金属布线层(第四层)上沿X方向设有供给接地电压VSS的布线400、402。该布线400、402经由布线通孔VIA而与第三层的布线340、344等电结合。
通过与字线WL以及虚设字线DWL交替地设置供给接地电压VSS的布线，字线WL以及虚设字线DWL形成为被沿Y方向配置的供给接地电压VSS的布线围起的结构。
由此，能够使字线WL以及虚设字线DWL避开干扰(噪声)，能够稳定地进行动作。
(变形例2)
图15是对基于实施方式1的变形例2的布线(第二层～第四层)的存储单元MC#的布图结构进行说明的图。
如图15所示，与图14的结构相比，示出有变更了虚设字线DWL的布线长度的情况。
具体地说，关于布线346，示出有分割为布线346A、布线346B的情况。
通过调节虚设字线DWL的布线长度，能够调节与字线WL之间的线间电容。
(变形例3)
图16是对基于实施方式1的变形例3的布线(第二层～第四层)的存储单元MC#的布图结构进行说明的图。
如图16所示，与图14的结构相比，示出有变更了虚设字线DWL的布线宽度的情况。
具体地说，示出有将布线346变更为布线346C的情况。
具体地说，布线346C具有布线宽度较宽的区域和较窄的区域。通过对布图花费功夫而使布线宽度不固定且尽可能地扩宽布线宽度，由此能够调节与字线WL之间的线间电容。
(变形例4)
图17是对基于实施方式1的变形例4的周围电路的电路结构进行说明的图。
如图17所示，在此，示出有字线驱动器WD#、虚设字线驱动器DWD#以及地址解码器20#。
地址解码器20包括NAND电路21。
NAND电路21接收行地址信号XU、XL、XG的输入，将其NANDN逻辑计算结果作为解码信号WLN而输出。
地址解码器20将解码信号WLN的反转信号向虚设字线驱动器DWD#以及字线驱动器WD#输出。
字线驱动器WD#包括P沟道MOS晶体管37、39以及N沟道MOS晶体管38。
P沟道MOS晶体管39以及37与N沟道MOS晶体管38以串联的方式被设于电源电压VDD与接地电压VSS之间，P沟道MOS晶体管37与N沟道MOS晶体管38之间的连接节点与字线WL连接。
P沟道MOS晶体管37以及N沟道MOS晶体管38的栅极接收解码信号WLN的输入。
P沟道MOS晶体管39的栅极接收NOR电路41的输出信号的输入。
虚设字线驱动器DWD#包括NOR电路41、变频器40、P沟道MOS晶体管33、N沟道MOS晶体管34以及电容元件6。
在初始状态下，解码信号WLN被设定为“H”电平。
因此，N沟道MOS晶体管38的栅极被设定为“H”电平。N沟道MOS晶体管38成为开启状态，字线WL与接地电压VSS连接。
另外，控制信号BSTN被设定为“H”电平。因此，NOR电路41输出作为其反转信号的“L”电平的信号。与此相伴，P沟道MOS晶体管39成为开启状态。另一方面，变频器40输出“H”电平的信号。因此，虚设字线DWL与接地电压VSS连接。
另一方面，伴随于行地址信号XU、XL、XG被设定为“H”电平，NAND电路21将解码信号WLN设定为“L”电平。与此相伴，P沟道MOS晶体管37形成为开启状态。与此相伴，字线WL与电源电压VDD连接。即，字线WL被激活。
接下来，伴随于控制信号BSTN被设定为“L”电平，NOR电路41输出“H”电平。与此相伴，变频器40输出“L”电平。与此相伴，P沟道MOS晶体管33形成为开启状态。与此相伴，电源电压VDD与虚设字线DWL连接。即，虚设字线DWL被激活。另外，P沟道MOS晶体管39成为关闭状态，字线WL成为高阻抗状态(Hi-z)。
在虚设字线DWL与字线WL之间设有电容元件6。另外，如上所述，虚设字线DWL和字线WL被并行配置，且具有布线间电容。由此，在虚设字线DWL基于电容元件6以及布线间电容而被激活的情况下，字线WL被升压(提高)。
通过对字线WL进行升压而能够提高写入容限以及读出容限。
与图4的结构相比，能够减少NAND电路以及变频器等。由此，能够减少部件件数，缩小布图面积。
(实施方式2)
在上述实施方式1中，说明了相对于字线WL使用虚设字线DWL执行正的升压(提高)的情况，但是在实施方式2中，说明进行降压的情况。
图18是对基于实施方式2的周围电路的电路结构进行说明的图。如图18所示，基于实施方式2的周围电路在将虚设字线驱动器DWD置换为虚设字线驱动器DWDP这一点上与图4的结构不同。
虚设字线驱动器DWDP与虚设字线驱动器DWD相比，在进一步追加了变频器60这一点上不同。由于其它结构相同，因此不重复其详细的说明。
具体地说，变频器60接收NAND电路32的输出，将其反转信号向P沟道MOS晶体管33以及N沟道MOS晶体管34的栅极输出。
在初始状态下，解码信号WLN被设定为“H”电平。
因此，N沟道MOS晶体管38的栅极被设定为“H”电平。N沟道MOS晶体管38成为开启状态，字线WL与接地电压VSS连接。
另外，控制信号BST被设定为“L”电平。因此，向NAND电路35输出有作为其反转信号的“H”电平的信号。另外，NAND电路32输出“H”电平的信号。变频器60输出“L”电平的信号。与此相伴，P沟道MOS晶体管33形成为开启状态，虚设字线DWL与电源电压VDD连接。
另一方面，伴随于行地址信号XU、XL、XG被设定为“H”电平，NAND电路21将解码信号WLN设定为“L”电平。与此相伴，N沟道MOS晶体管38的栅极被设定为“L”电平。由此，N沟道MOS晶体管38成为关闭状态。NAND电路35基于经由变频器22的解码信号WLN的反转信号以及经由变频器30的控制信号BST的反转信号，将“L”电平的信号向P沟道MOS晶体管37输出。与此相伴，P沟道MOS晶体管37形成为开启状态，字线WL与电源电压VDD连接。即，字线WL被激活。
接下来，伴随于控制信号BST被设定为“H”电平，NAND电路35输出“H”电平。与此相伴，P沟道MOS晶体管37形成为关闭状态，字线WL形成为高阻抗状态(Hi-z)。
另外，NAND电路32输出“L”电平。变频器60输出“H”电平的信号。与此相伴，N沟道MOS晶体管34成为开启状态。与此相伴，接地电压VSS与虚设字线DWL连接。
在虚设字线DWL与字线WL之间设有电容元件6。另外，如上所述，虚设字线DWL和字线WL被并行配置，且具有布线间电容。由此，在虚设字线DWL基于电容元件6以及布线间电容而被激活的情况下，字线WL被从电源电压VDD降压。
图19是对将基于实施方式2的字线WL激活的时序图进行说明的图。
如图19所示，在时刻T1下，伴随于行地址信号XU、XL、XG被设定为“H”电平，字线WL被激活。
另外，虚设字线DWL被设定为“H”电平。
接着，在时刻T4，伴随于控制信号BST被设定为“H”电平，字线WL被降压。
在时刻T5，伴随于行地址信号XU、XL、XG被设定为“L”电平，字线WL被去激活。
根据该方式，通过对字线WL进行降压而能够改善存储单元的数据保持容限。
(实施方式3)
图20是对基于实施方式3的周围电路的电路结构进行说明的图。
如图20所示，在此，示出了针对每存储单元行而设有字驱动器单元WDU的情况。字驱动器单元WDU由驱动字线WL的字线驱动器WDQ、驱动虚设字线DWL的虚设字线驱动器DWDQ以及地址解码器20构成。
地址解码器20包括NAND电路21和变频器22。NAND电路21接收行地址信号XU、XL、XG的输入，将其NANDN逻辑计算结果作为解码信号WLN而输出。变频器22将解码信号WLN的反转信号向字线驱动器WDQ以及虚设字线驱动器DWDQ输出。
字线驱动器WDQ包括变频器36、P沟道MOS晶体管37以及N沟道MOS晶体管38。
P沟道MOS晶体管37以及N沟道MOS晶体管38以串联的方式设于电源电压VDD与接地电压VSS之间，P沟道MOS晶体管37与N沟道MOS晶体管38之间的连接节点与字线WL连接。P沟道MOS晶体管37以及N沟道MOS晶体管38的栅极接收经由变频器22以及36的解码信号WLN的输入。
P沟道MOS晶体管37的源极与电源线LCVDD连接。
虚设字线驱动器DWDQ包括NAND电路32、P沟道MOS晶体管33、N沟道MOS晶体管34以及电容元件6。
NAND电路32接收控制信号BST的输入和经由变频器22的解码信号WLN的反转信号的输入并输出其NAND逻辑计算结果。
P沟道MOS晶体管33以及N沟道MOS晶体管34被设于电源电压VDD与接地电压VSS之间，其连接节点与虚设字线DWL连接。P沟道MOS晶体管33以及N沟道MOS晶体管34的栅极接收NAND电路32的输出信号的输入。
电容元件6由N沟道MOS晶体管构成。N沟道MOS晶体管的源极和漏极与字线WL连接。栅极与虚设字线DWL连接。另外，电容元件6也可以由P沟道MOS晶体管构成。
电源线LCVDD与电源电路50连接。
电源电路50包括P沟道MOS晶体管43和电容器44。
P沟道MOS晶体管43被设于电源电压VDD与电源线LCVDD之间，其栅极接收控制信号BST的输入。电容器44连接于P沟道MOS晶体管43的栅极与漏极之间。电容器44被设为使电源线LCVDD的电位稳定的稳定化电容。
电源线LCVDD被设置为相对于针对每存储单元行为而设置的字驱动器单元WDU是通用的。
在初始状态下，解码信号WLN被设定为“H”电平。
因此，N沟道MOS晶体管38的栅极被设定为“H”电平。N沟道MOS晶体管38形成为开启状态，字线WL与接地电压VSS连接。
另外，控制信号BST被设定为“L”电平。P沟道MOS晶体管43为开启状态，电源线LCVDD与电源电压VDD连接。
另一方面，伴随于行地址信号XU、XL、XG被设定为“H”电平，NAND电路21将解码信号WLN设定为“L”电平。与此相伴，P沟道MOS晶体管37形成为开启状态。与此相伴，字线WL与电源电压VDD连接。即，字线WL被激活。
接下来，伴随于控制信号BST被设定为“H”电平相，P沟道MOS晶体管43关闭。由此，电源线LCVDD被从电源电压VDD断开，字线WL形成为高阻抗状态(Hi-z)。
另外，NAND电路32输出“L”电平。与此相伴，P沟道MOS晶体管33成为开启状态。与此相伴，虚设字线DWL与电源电压VDD连接。即，虚设字线DWL被激活。
在虚设字线DWL与字线WL之间设有电容元件6。另外，如上所述，虚设字线DWL和字线WL被并行配置，且具有布线间电容。由此，在虚设字线DWL基于电容元件6以及布线间电容而被激活的情况下，字线WL被升压(放大)。
通过对字线WL进行升压，能够提高写入容限以及读出容限。
与图4的结构相比，能够减少NAND电路以及变频器等。由此，能够减少部件件数，缩小布图面积。
图21是基于实施方式4的半导体装置CHIP的外观结构图。
参照图21，半导体装置CHIP构成为包括存储器阵列MA1、MA2。省略存储器阵列的周围电路。
存储器阵列MA1包括配置为K行L列的存储单元和分别与存储单元行相对应地设置的多条字线WL1以及虚设字线DWL1。
存储器阵列MA2包括配置为M行N列的存储单元和分别与存储单元行相对应地设置的多条字线WL2以及虚设字线DWL2。
通常，搭载于SoC、微型计算机等中的嵌入式存储器(embedded memory)是对应于所需的存储器容量而由存储器编辑器生成的。
在存储器阵列MA1中生成有与L列的存储单元相应的长度的字线WL1，在存储器阵列MA2中生成有与N列的存储单元相应的长度的字线WL2。
通过将虚设字线定义为与字线并行地配置的布线，能够通过存储器编辑器而生成虚设字线。
虚设字线DWL1被生成为与L列的存储单元相应的长度。在N比L小的情况下，虚设字线DWL2与N列的存储单元相应地被生成为比DWL1短的长度。
由此，能够使用存储器编辑器而进行与字线的长度相应的、布线间电容的生成。
以上，基于实施方式具体地说明了由本发明者所进行的发明，但是本发明并不局限于所述实施方式，在不脱离其主旨的范围内能够进行各种变更，这是不言而喻的。
附图标记说明
2、I/O电路组；6、电容元件；17、驱动器&解码器；19、控制部；20、地址解码器；50、电源电路；MA、存储器阵列。

Claims (10)

1.一种半导体存储装置，具备：
多个存储单元，被配置为矩阵状；
字线，对应于存储单元行而被设置；
虚设字线，形成于与形成有所述字线的金属布线层相邻的金属布线层；
字驱动电路，驱动所述字线；以及
虚设字驱动电路，基于所述字线与所述虚设字线之间的线间电容对所述字线进行升压。
2.根据权利要求1所述的半导体存储装置，其中，
所述虚设字驱动电路还包括设于所述字线与所述虚设字线之间的电容元件。
3.根据权利要求1所述的半导体存储装置，其中，
所述虚设字线被配置为与所述字线并行。
4.根据权利要求1所述的半导体存储装置，其中，
所述虚设字线与所述字线的长度不同。
5.根据权利要求1所述的半导体存储装置，其中，
所述虚设字线的至少一部分的宽度形成为比所述字线的宽度宽。
6.根据权利要求1所述的半导体存储装置，其中，
在不驱动所述字线的情况下，所述虚设字线被设定为固定电压。
7.根据权利要求1所述的半导体存储装置，其中，
所述存储单元是静态随机存取存储器单元。
8.根据权利要求7所述的半导体存储装置，其中，
所述静态随机存取存储器单元由鳍式晶体管构成。
9.根据权利要求1所述的半导体存储装置，其中，
在对所述字线进行升压时，所述字驱动电路将所述字线设定为高阻抗状态。
10.一种半导体存储装置，具备：
多个存储单元，被配置为矩阵状；
字线，对应于存储单元行而被设置；
虚设字线，形成于与形成有所述字线的金属布线层相邻的金属布线层；
字驱动电路，基于第一控制信号以及第二控制信号来驱动所述字线；以及
虚设字驱动电路，基于所述第一控制信号以及第二控制信号并基于所述字线与所述虚设字线之间的线间电容而对所述字线进行升压。
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