JPH1117134A

JPH1117134A - 半導体記憶装置

Info

Publication number: JPH1117134A
Application number: JP9162678A
Authority: JP
Inventors: Goro Kitsukawa; 五郎橘川; Manabu Ishimatsu; 学石松; Toshiji Ueda; 利次上田; Shigenobu Kato; 茂信加藤
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1997-06-19
Filing date: 1997-06-19
Publication date: 1999-01-22
Anticipated expiration: 2017-06-19
Also published as: JP3398570B2

Abstract

(57)【要約】【課題】トリプルウェル方式の利点を生かしながら、
チップ面積の増加を抑えることができ、特に階層形ワー
ド線方式に適するトリプルウェル構造を実現することが
できる半導体記憶装置を提供する。【解決手段】階層形ワード線、多分割ビット線構成を
用いた６４Ｍあるいは２５６ＭビットＤＲＡＭであっ
て、メインローデコーダ領域、メインワードドライバ領
域、カラムデコーダ領域、周辺回路／ボンディングパッ
ド領域、メモリセルアレー、センスアンプ領域、サブワ
ードドライバ領域、交差領域などが半導体チップ上に形
成され、ディープウェル分離をサブワードドライバＳＷ
ＤとメモリセルアレーＭＣＡの境界で行い、メモリセル
アレーＭＣＡとセンスアンプＳＡの下部にはディープウ
ェル領域ＤＷを連続して敷き詰めることで、センスアン
プＳＡとサブワードドライバＳＷＤのＮウェル領域ＮＷ
に最適な電圧が印加される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高集積半導体記憶
装置のトリプルウェル構造の技術に関し、特にメモリセ
ルアレー、ワードドライバ、センスアンプの下部のトリ
プルウェルを含めたウェル構造に好適な半導体記憶装置
に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、高集積半導体記憶装置のトリプルウェル構造は、周
辺回路からメモリセルへの雑音防止、ＭＯＳトランジス
タの高性能化（ウェルバイアス０Ｖにより短チャネルＭ
ＯＳが利用可能）、静電保護強化の手段として６４Ｍビ
ット以降のＤＲＡＭで広く用いられている。

【０００３】このようなトリプルウェル構造を用いた半
導体記憶装置に関しては、たとえばトリプルウェルの原
理構造は特開昭６２−１１９９５８号公報に記載されて
おり、さらに実際の６４ＭビットＤＲＡＭの構造につい
ては特開平８−１８１２９２号公報に開示されている。
後者の技術の特徴は、メモリセルアレーとサブワードド
ライバまたはワードドライバの下部を深いウェル領域で
覆い、その電位には選択ワード線電位の昇圧電圧ＶＰＰ
を印加するものである。

【０００４】

【発明が解決しようとする課題】本発明者は、前記のよ
うなトリプルウェル構造を用いた半導体記憶装置におい
て、この半導体記憶装置の高集積化に着目して、特にメ
モリセルアレー、ワードドライバ、センスアンプの下部
のトリプルウェルを含めたウェル構造について検討し、
以下において本発明者によって検討された内容を図８お
よび図９を用いて説明する。

【０００５】図８および図９は、前記特開平８−１８１
２９２号公報に開示された構造の平面図、断面図であ
る。図８は、メモリセルアレーＭＣＡ、サブワードドラ
イバＳＷＤ、センスアンプＳＡでの深いディープウェル
領域ＤＷの位置をハッチングで示す。サブワードドライ
バＳＷＤは階層形ワード線方式においてメモリセルアレ
ーＭＣＡを直接駆動するドライバである。また図９はセ
ンスアンプＳＡ（Ａ−Ａ’断面）、サブワードドライバ
ＳＷＤ（Ｂ−Ｂ’断面）および周辺回路、入出力回路の
断面図である。

【０００６】この構造の特徴は、メモリセルアレーＭＣ
ＡとサブワードドライバＳＷＤまたはワードドライバの
下部をディープウェル領域ＤＷで覆い、その電位には最
高電位であるところの選択ワード線電位の昇圧電圧ＶＰ
Ｐを印加する。センスアンプＳＡはディープウェル領域
ＤＷから外し、その下部はＰ形半導体基板Ｐ−Ｓｕｂと
し、このＰ形半導体基板Ｐ−Ｓｕｂには０Ｖを印加す
る。センスアンプＳＡのＰＭＯＳのＮウェル領域ＮＷに
はセンスアンプＳＡ動作用の電圧ＶＤＤを印加する。サ
ブワードドライバＳＷＤとセンスアンプＳＡは、互いに
最も好適なウェル電圧で動作する。メモリセルアレーＭ
ＣＡでは負のＰウェル電圧でビット線容量のうちの接合
容量を減らし、センスアンプＳＡのＮＭＯＳのＰウェル
電圧は０Ｖとし、基板効果によるしきい値電圧Ｖｔｈの
変動がない状態でＮＭＯＳを動作させる。また、サブワ
ードドライバＳＷＤのＰＭＯＳのＮウェル領域ＮＷとセ
ンスアンプＳＡのＰＭＯＳのＮウェル領域ＮＷにもそれ
ぞれの動作電圧である電圧ＶＰＰまたは電圧ＶＤＤを印
加するので、ＰＭＯＳも基板効果によるしきい値電圧Ｖ
ｔｈの変動がない。

【０００７】しかし、センスアンプＳＡとメモリセルア
レーＭＣＡとの両側の境界でＰウェル領域ＰＷを０バイ
アス部と負バイアス部に分けるための分離用Ｎウェル領
域ＮＷが必要となる。この分離領域幅のため、センスア
ンプＳＡの長さが大きくなりチップ面積が増加すること
が考えられる。

【０００８】一方、ここでは図示しないものの、同じく
前記特開平８−１８１２９２号公報に開示されているよ
うに、メモリセルアレー、センスアンプ、サブワードド
ライバまたはワードドライバの全ての下部をディープウ
ェル領域で敷き詰め、その電位をＶＰＰとする方式があ
り得る（全面ディープウェル領域）。この場合、上記の
センスアンプ境界での分離領域は不要となりチップ面積
を小さくできるが、センスアンプや交差領域のＰＭＯＳ
のＮウェル電位はＶＰＰレベルとなり、ＰＭＯＳの動作
電圧より高いため、基板効果によりしきい値電圧の上
昇、速度低下が起こる。

【０００９】また、電源投入時に昇圧電圧ＶＰＰの立ち
上がりが遅れると、センスアンプのＰＭＯＳのＶＤＤ電
圧印加部とＮウェル領域のＶＰＰ電圧印加部との間でＰ
Ｎ接合順バイアスとなり、ラッチアップが起こる恐れが
ある。

【００１０】そこで、本発明の目的は、トリプルウェル
方式の利点を生かしながら、チップ面積の増加を抑える
ことができ、特に最近の６４Ｍビット以降のＤＲＡＭで
はメタルワード線の配線ピッチ緩和のために階層形ワー
ド線方式が採られ、ワードドライバはメインワードドラ
イバと分割されたメモリセルアレーに隣接する多数のサ
ブワードドライバからなり、この方式に適するトリプル
ウェル構造を実現することができる半導体記憶装置を提
供するものである。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】すなわち、本発明による半導体記憶装置
は、深いディープウェル分離をサブワードドライバ領域
とメモリセルアレー領域の境界で行い、メモリセルアレ
ーとセンスアンプの下部にはディープウェル領域を連続
して敷き詰める。そして、センスアンプ領域のＰＭＯＳ
のＮウェル領域にはその動作電圧であるＶＤＤを、サブ
ワードドライバ領域のＰＭＯＳのＮウェル領域には電圧
ＶＰＰを印加するものである。

【００１４】この方法をとれば、チップ面積は、前記図
９のメモリセルアレーとサブワードドライバまたはワー
ドドライバの下部をディープウェル領域で覆う技術と、
全面ディープウェル領域にする技術との中間のチップ面
積を実現できる上、本来のトリプルウェルの利点を維持
することができる。さらに、ラッチアップの起きる可能
性を小さくすることができる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００１６】図１(a),(b) は本発明の一実施の形態であ
る半導体記憶装置を示すレイアウト図と部分拡大図、図
２は本実施の形態の半導体記憶装置におけるメモリセル
アレーとその周辺回路とを示す回路図、図３はメモリセ
ルアレーと直接周辺回路とを示すレイアウト図、図４
(a),(b) は直接周辺回路を示す断面図、図５〜図７はサ
ブワードドライバを示す回路図、平面図および断面図で
ある。

【００１７】まず、図１により本実施の形態の半導体記
憶装置の構成を説明する。

【００１８】本実施の形態の半導体記憶装置は、たとえ
ば階層形ワード線構成、多分割ビット線構成を用いた６
４Ｍビットあるいは２５６ＭビットＤＲＡＭとされ、こ
のメモリチップ１０には、メインローデコーダ領域１
１、メインワードドライバ領域１２、カラムデコーダ領
域１３、周辺回路／ボンディングパッド領域１４、メモ
リセルアレー１５、センスアンプ領域１６、サブワード
ドライバ領域１７、交差領域１８などが周知の半導体製
造技術によって１個の半導体チップ上に形成されてい
る。この図１においては、水平方向が行方向（ワード線
方向）、垂直方向が列方向（ビット線方向）である。

【００１９】このＤＲＡＭにおいては、たとえば図１に
示すように、メモリチップ１０の行方向における左側と
右側、列方向における上側と下側にメモリセルアレー１
５などからなるメモリ領域が分割して配置される。この
左側と右側とに配置されたメモリ領域は、それぞれのメ
モリ領域に対応するメインワードドライバ領域１２を介
して中央に配置されたメインローデコーダ領域１１を挟
んで対で配置されている。

【００２０】また、上側と下側に配置されたメモリ領域
の中央側には、それぞれのメモリ領域に対応するカラム
デコーダ領域１３が配置されている。さらに、その中央
部には、周辺回路／ボンディングパッド領域１４とし
て、ローアドレスバッファ、カラムアドレスバッファ、
プリデコーダ、タイミング発生回路、データ入出力回路
などが配置され、さらに外部接続用のボンディングパッ
ドが設けられている。

【００２１】メモリ領域は、メモリセルアレー１５の列
方向にセンスアンプ領域１６が配置され、また行方向に
サブワードドライバ領域１７が配置され、このセンスア
ンプ領域１６とサブワードドライバ領域１７との交差領
域１８にはＦＸドライバ、さらにセンスアンプ群の制御
回路（スイッチＭＯＳトランジスタなど）も配置されて
いる。このメモリセルアレー１５に対して、ワード線は
行方向、ビット線は列方向としている。これとは逆の配
置でも本発明を用いることができることは自明である。

【００２２】特に、本発明による実施の形態の半導体記
憶装置においては、チップ長手方向がワード線方向であ
り、階層ワード形線構成ではメインワード線の負荷容量
は相対的に小さいので、長辺方向にワード線方向を取る
のがよい。カラムデコーダからの列選択信号線ＹＳはチ
ップの短辺方向に配置し、列選択信号線ＹＳ−入出力回
路ＩＯのアクセス時間の高速化に有利な構成となってい
る。

【００２３】図２は、メモリセルアレー１５と、その周
辺回路とを単純化した回路図であり、メインローデコー
ダ領域１１、メインワードドライバ領域１２、カラムデ
コーダ領域１３、メモリセルアレー１５、センスアンプ
領域１６、サブワードドライバ領域１７、交差領域１８
などの各領域内に含まれる回路と、入力回路５１、プリ
デコーダ５２、メインアンプ６１、出力回路６２などが
図示されている。

【００２４】メモリセルアレー１５は、２次元的に配列
された複数、たとえば２５６サブワード線×２５６ビッ
ト線対の６４Ｋビットのメモリセルからなり、メインワ
ード線ＭＷＢ（ＢはＭＷの反転表記、他の信号線も同
様）、サブワード線ＳＷが水平方向、ビット線ＢＬ，Ｂ
ＬＢ、列選択信号線ＹＳが垂直方向に配置されている。
ワード線構成は階層形ワード線方式、センスアンプは２
サブアレー共用方式で、かつオーバードライブ方式、す
なわち高速化のためにセンスアンプ駆動線ＣＳＰを最初
はＶＤＤの電圧レベルで、後にＶＤＬの電圧レベルで２
段階で駆動する方式とする。これらは公知（IEEE Journ
al of Solid-State Circuit,Vol.31,No.9,Sep.1996,"A
29-ns 64-Mb DRAM with Hierarchical Array Architect
ure"）の技術である。

【００２５】メモリセルアレー１５の左右に隣接してサ
ブワードドライバ領域１７が置かれ、そのサブワードド
ライバの入力がメインワード線ＭＷＢとプリデコーダ線
ＦＸであり、その出力がサブワード線ＳＷである。セン
スアンプ領域１６とサブワードドライバ領域１７との交
差領域１８には、図示のようにセンスアンプドライバ
（図では３個のＮＭＯＳトランジスタであるが、充電側
はＰＭＯＳトランジスタを用いてもよい）やローカルＩ
Ｏ線ＬＩＯ，ＬＩＯＢとメインＩＯ線ＭＩＯ，ＭＩＯＢ
とのスイッチトランジスタＩＯＳＷが設けられている。

【００２６】また、本図では省略したが、一層の高性能
化のためにセンスアンプ駆動線ＣＳＰ，ＣＳＮ、ローカ
ルＩＯ線ＬＩＯ，ＬＩＯＢ、メインＩＯ線ＭＩＯ，ＭＩ
ＯＢなどのプリチャージ回路やＦＸドライバが置かれる
こともある。これらの他に入力回路５１、プリデコーダ
５２、メインワードドライバ、カラムデコーダ、メイン
アンプ６１、出力回路６２などがある。また図２におい
て、ＳＨＲ１，２はシェアドセンスアンプ分離信号線、
ＳＡＰ１，２はセンスアンプ充電信号線、ＳＡＮはセン
スアンプ放電信号線である。

【００２７】さらに、低電力化と微細デバイスの高信頼
化のために内部降圧方式を用い、周辺回路は電圧ＶＰＥ
ＲＩ（2.５Ｖ）、メモリセル蓄積電圧は電圧ＶＤＬ（2.
０Ｖ）と電源電圧ＶＤＤ（3.３Ｖ）より低い電圧を用い
る。なお、入出力回路は外部とのインタフェースのため
に電圧ＶＤＤを用いる。公知であるが、メモリセルに電
圧ＶＤＬを書き込むためにはチャージポンピング動作で
昇圧した電圧ＶＰＰがサブワード線ＳＷの選択電圧とし
て必要である。そこで、メインワードドライバやサブワ
ードドライバの動作電圧には電圧ＶＰＰを供給する。プ
レート電圧ＶＰＬＴやビット線プリチャージ電圧ＶＢＬ
Ｒは電圧ＶＤＬの１／２の1.０Ｖを供給する。また、基
板電圧ＶＢＢは−1.０Ｖである。

【００２８】この階層形ワード線構成は、ワード線を多
分割にしてサブワード線ＳＷとし、１組のメインローデ
コーダとメインワードドライバ、サブワードドライバを
複数のサブワード線ＳＷで共有することにより、メイン
ワード線ＭＷ，ＭＷＢ、プリデコーダ線ＦＸ，ＦＸＢの
金属配線ピッチをメモリセルのピッチより緩和し、金属
配線の製造歩留まりを高めることができる。

【００２９】この階層形ワード線構成においては、行方
向に並ぶサブワード線ＳＷはサブワードドライバの出力
であり、このサブワードドライバにはメインローデコー
ダ、メインワードドライバから出力されたメインワード
線ＭＷ，ＭＷＢと、ＦＸドライバから出力されたプリデ
コーダ線ＦＸ，ＦＸＢが入力され、論理動作を行う。あ
る特定のサブワードドライバは、その入力であるメイン
ワード線ＭＷ，ＭＷＢが選択され、さらに列方向のプリ
デコーダ線ＦＸ，ＦＸＢが選択されると、サブワード線
ＳＷにＨｉｇｈレベルの電圧が出力され、そのサブワー
ド線ＳＷに接続される全てのメモリセルの読み出し動
作、書き込み動作が開始される。

【００３０】読み出し動作の際には、サブワードドライ
バによるサブワード線ＳＷの選択、およびカラムデコー
ダによるビット線ＢＬ，ＢＬＢの選択により、メモリセ
ルアレー１５内の任意のメモリセルを指定して、このメ
モリセルのデータはセンスアンプで増幅した後にローカ
ルＩＯ線ＬＩＯ，ＬＩＯＢ、メインＩＯ線ＭＩＯ，ＭＩ
ＯＢに読み出され、メインアンプ６１を介して出力回路
６２から出力される。書き込み動作の際にも同様に、サ
ブワード線ＳＷおよびビット線ＢＬ，ＢＬＢにより任意
のメモリセルを指定して、書き込み回路（図２では省
略、メインアンプ６１と並列に配置）からデータを書き
込むことができる。

【００３１】図３および図４は本発明による実施の形態
のトリプルウェル基本構造を示す平面図、断面図であ
る。図３は前記図８に対応する平面図で、メモリセルア
レー、センスアンプ領域、サブワードドライバ領域のう
ちディープウェル領域ＤＷのある位置をハッチングで示
している。メモリセルアレーＭＣＡとセンスアンプＳＡ
の下部は、共通のディープウェル領域ＤＷが敷き詰めら
れている。サブワードドライバＳＷＤの下部はディープ
ウェル領域ＤＷから外れている。

【００３２】図４は、センスアンプＳＡとサブワードド
ライバＳＷＤの断面図である。それぞれはメモリセルア
レーＭＣＡとの境界を含めて示している。センスアンプ
ＳＡは、図４(a) のようにディープウェル領域ＤＷ上に
配置されるため、メモリセルアレーＭＣＡとの境界で分
離領域は不要である。一方、サブワードドライバＳＷＤ
は、図４(b) のようにＰ形半導体基板Ｐ−Ｓｕｂ上に浮
かべるので、メモリセルアレーＭＣＡとの境界で分離領
域が必要である。

【００３３】ディープウェル領域ＤＷには、たとえば3.
３Ｖの電圧ＶＤＤを、センスアンプＳＡのＮウェル領域
ＮＷには電圧ＶＤＤを印加し、サブワードドライバＳＷ
ＤのＮウェル領域ＮＷには、たとえば４Ｖの電圧ＶＰＰ
を印加する。センスアンプＳＡのＮＭＯＳはメモリセル
アレーＭＣＡのＮＭＯＳと同じくＰウェル領域ＰＷに浮
かべ、そのＰウェル電位は、たとえば−１Ｖの負電圧Ｖ
ＢＢを印加する。一方、サブワードドライバＳＷＤのＮ
ＭＯＳのＰウェル領域ＰＷにはＰ−Ｓｕｂと同じＶＳＳ
（０Ｖ）を印加する。

【００３４】これにより、前記図８および図９に比べ
て、センスアンプＳＡとメモリセルアレーＭＣＡとの両
側の境界でＰウェル領域ＰＷを分けるための分離領域が
不要となり、センスアンプＳＡの長さを大きくすること
がない。一方サブワードドライバＳＷＤとメモリセルア
レーＭＣＡとの境界では、分離用ＮＷが必要で、サブワ
ードドライバＳＷＤの実効的な長さの増加をきたす。

【００３５】ここで、図３および図４によるトリプルウ
ェルの分離方法と図２に示す回路図との関係を説明す
る。

【００３６】サブワードドライバＳＷＤに、たとえばＣ
ＭＯＳ回路を用いると、ＮＭＯＳだけで構成するサブワ
ードドライバＳＷＤと比べて高速動作の利点があるが、
そのＰＭＯＳのＮウェル領域ＮＷには昇圧電圧ＶＰＰを
印加する必要がある。一方、センスアンプＳＡ内のＰＭ
ＯＳのＮウェル領域ＮＷには、センスアンプ動作の高速
化と電源投入時のラッチアップ防止のためにＶＤＤレベ
ルを印加することが望ましい。

【００３７】また、メモリセルのＮＭＯＳのＰウェル電
圧は、負電圧ＶＢＢの印加がビット線容量低減のためと
ビット線アンダーシュート時のメモリセル情報破壊防止
のために必要であり、一方、周辺回路のＮＭＯＳのＰウ
ェル領域ＰＷは短チャネルトランジスタ化と静電保護の
観点から０Ｖの印加が望ましい。

【００３８】そこで、メモリセルアレーＭＣＡの下部に
おける負電圧のＰウェル領域ＰＷと０ＶのＰ形半導体基
板Ｐ−Ｓｕｂを分離するため、メモリセルアレーＭＣＡ
のさらに下部をディープウェル領域ＤＷで囲むとき、そ
の電位をＶＰＰとするか、ＶＤＤとするかの選択があ
る。

【００３９】もし、ＶＰＰレベルとするなら、前記図９
に示す比較例のようにメモリセルアレーＭＣＡとセンス
アンプＳＡの境界でＮウェル領域ＮＷによる分離領域が
必要で、センスアンプＳＡが実質的に大きくなる。これ
は、チップの短辺方向の長さの増加をきたし、チップ面
積の大幅な増加を招く。

【００４０】一方、もしディープウェル電位をＶＤＤレ
ベルとするなら、図４のようにメモリセルアレーＭＣＡ
とサブワードドライバＳＷＤの境界でＮウェル領域ＮＷ
による分離領域が必要で、サブワードドライバＳＷＤが
実質的に大きくなる。チップの長辺方向の長さの増加を
きたすが、チップ面積の増加は小幅で済ませることがで
きる。

【００４１】図５〜図７は、サブワードドライバの回路
図とレイアウトの平面図および断面図である。図５の回
路図は４本のサブワード線分を示し、図６のレイアウト
平面図は８本のサブワード線を出力する一体化されたサ
ブワードドライバレイアウト図である。また図７の断面
図は図６の平面図に対するゲート下部の断面構造図であ
る。

【００４２】図５のサブワードドライバは、４個のサブ
ワードドライバが１本のメインワード線ＭＷＢと４本の
プリデコーダ線ＦＸＢ，ＦＸにより制御される。レイア
ウトでは、図６のように８個の回路を１単位に配置し、
２本のメインワード線ＭＷＢｎ，ＭＷＢｎ＋１とプリデ
コーダ線ＦＸＢｍが、水平方向にピッチ緩和された状態
で配置される。特に、本発明においては、中央にＰＭＯ
Ｓ、両側にＮＭＯＳを配置して、ウェル分離による面積
増加を抑えている。

【００４３】１個のサブワードドライバは、たとえば図
５のように、１個のＰＭＯＳトランジスタと２個のＮＭ
ＯＳトランジスタとからなり、メインワード線ＭＷＢが
Ｌｏｗ、プリデコーダ線ＦＸＢがＬｏｗ、プリデコーダ
線ＦＸがＨｉｇｈのとき、サブワード線ＳＷはＨｉｇｈ
レベル（ＶＰＰ）の選択状態となる。

【００４４】このサブワードドライバのレイアウトで
は、図６のように８本のサブワード線ＳＷ０〜ＳＷ１４
（偶数番号）が出力されていることを示すが、図示しな
い左右隣接のサブワードドライバからも交互に８本のサ
ブワード線ＳＷ１〜ＳＷ１５（奇数番号）が配線される
ので、合わせて１６本のサブワード線ＳＷ０〜ＳＷ１５
がこの図において縦寸法の中に配置される。

【００４５】サブワードドライバ領域では、横方向にメ
タル２層Ｍ２のメインワード線ＭＷＢとメタル１層Ｍ１
のサブワード線ＳＷが走り、縦方向にはメタル３層Ｍ３
のプリデコーダ線ＦＸと電源線（ＶＰＰ，ＶＳＳ）が置
かれる。サブワードドライバ内のソース／ドレイン取り
出しはメタル１層Ｍ１で行う。ビット線層を素子間接続
に使えばメタルは３層でなく、２層でも可能である。サ
ブワードドライバの左右両端でサブワード線出力はメタ
ル１層Ｍ１からゲート層ＦＧに変換し、メモリセルアレ
ー１５に送られる。

【００４６】また、サブワードドライバの断面は、メモ
リセルアレー１５との境界を含めて示す図７のように、
サブワードドライバはＰ形半導体基板Ｐ−Ｓｕｂ上に浮
かべるので、トリプルウェル構造のメモリセルアレー１
５との境界で分離領域が必要である。サブワードドライ
バのＮウェル領域ＮＷには電圧ＶＰＰを印加し、ＮＭＯ
ＳのＰウェル領域ＰＷにはＰ−Ｓｕｂと同じＶＳＳ（０
Ｖ）を印加する。詳細は、前記図４(b) の通りである。

【００４７】このメモリセルアレー１５のトリプルウェ
ル構造は、サブワードドライバやセンスアンプなどの周
辺回路からメモリセルへの雑音防止、ＭＯＳトランジス
タの高性能化（ウェルバイアス０Ｖにより短チャネルＭ
ＯＳが利用可能）、静電保護強化の手段として６４Ｍビ
ット以降のＤＲＡＭで広く用いられている。

【００４８】従って、本実施の形態の半導体記憶装置に
よれば、メモリセルアレーとセンスアンプの下部をディ
ープウェル領域で敷き詰めることにより、トリプルウェ
ル構造の利点を維持しながら、前記図９のメモリセルア
レーとサブワードドライバまたはワードドライバの下部
をディープウェル領域で覆う技術と全面をディープウェ
ル領域にする技術との中間のチップ面積を実現できる。
さらに、センスアンプのＰウェル領域に負電圧ＶＢＢを
印加するので、ラッチアップの起きる可能性を小さくす
ることができる。

【００４９】ここで、本実施の形態（図４）と比較例
（図９）とを比較すると、前記図９はセンスアンプの両
端の分離領域により短辺方向が大きくなり、一方、図４
はサブワードドライバ両端の分離領域により長辺方向が
長くなる。たとえば図１の構成では、長辺方向のサブワ
ードドライバの数は３４個、短辺方向のセンスアンプの
数は３４個と等しい。

【００５０】よって、ウェル分離による長さ増加は原理
的に等しい（１個のセンスアンプあるいはサブワードド
ライバ当たり５μｍ）ので、３４個によるチップ寸法増
加は１７０μｍと考えられる。長さの増加が同じならば
チップ面積は短辺方向が大きくなる方がより大きくな
る。すなわち、全面ディープウェル構造でチップ面積が
１1.５×6.５≒７4.８ｍｍ²ならば、図９のケースで１
1.５×6.６７≒７6.７ｍｍ²、図４のケースでは１1.６
７×6.５≒７5.９ｍｍ³であり、やや本実施の形態によ
る構造の方が小さいことが分かる。

【００５１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００５２】たとえば、前記実施の形態においては、６
４Ｍビットあるいは２５６ＭビットＤＲＡＭまたはシン
クロナスＤＲＡＭの例で説明したが、これに限定される
ものではなく、他のビット数のより高集積化のＤＲＡＭ
や、ＳＲＡＭ、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭなどの他の半導体記憶装置についても
広く適用可能である。

【００５３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５４】(1).ディープウェル分離をサブワードドラ
イバとメモリセルアレーの境界で行い、メモリセルアレ
ーとセンスアンプの下部にはディープウェル領域を連続
して敷き詰めることで、センスアンプとサブワードドラ
イバのＮウェル領域に最適な電圧を印加することができ
る。

【００５５】(2).ディープウェル構造をメモリセルアレ
ーとセンスアンプの下部に適用することで、分離領域の
幅はチップ長辺方向に延びるので、チップ面積の増加は
少なくすることができる。

【００５６】(3).センスアンプもディープウェル領域で
囲まれるので、周辺回路からビット線またはメモリセル
への雑音侵入を完全に防護することができる。

【００５７】(4).センスアンプやメモリセルのＰウェル
領域に負電圧を印加すると、寄生ＭＯＳの導通が起き難
く、特にシェアドセンスアンプ方式でアレーとセンスア
ンプの間のＭＯＳトランジスタの相互の電気的分離に有
利である。これに伴いラッチトランジスタのしきい値電
圧は増加するが、これは低しきい値電圧タイプのＮＭＯ
Ｓはもともと必要であり問題とはならない。

【００５８】(5).電圧ＶＤＤ−ＶＳＳ間にはディープウ
ェル領域−Ｐ形半導体基板間の容量、約１５ｎＦが電源
間のデカップリングコンデンサとなり、回路動作の安定
化に寄与させることができる。反面、電圧ＶＰＰのコン
デンサが少なくなるが、ＶＰＰに必要な容量値は小さい
ので問題となることはない。

【００５９】(6).電源ＶＤＤ−ＶＳＳ間の容量により入
力ピンからの静電気が電圧ＶＤＤあるいはＶＳＳに逃げ
やすいので、静電保護耐圧の向上にも寄与させることが
できる。

【００６０】(7).前記(1) 〜(6) により、高集積半導体
記憶装置において、トリプルウェル方式の利点を生かし
ながらチップ面積の増加を抑えることができ、特に最近
の６４Ｍビット以降のＤＲＡＭに使用される階層形ワー
ド線方式に適するトリプルウェル構造を実現することが
できる。

【図面の簡単な説明】

【図１】(a),(b) は本発明の一実施の形態である半導体
記憶装置を示すレイアウト図と部分拡大図である。

【図２】本発明の一実施の形態の半導体記憶装置におけ
るメモリセルアレーとその周辺回路とを示す回路図であ
る。

【図３】本発明の一実施の形態において、メモリセルア
レーと直接周辺回路とを示すレイアウト図である。

【図４】(a),(b) は本発明の一実施の形態において、直
接周辺回路を示す断面図である。

【図５】本発明の一実施の形態において、サブワードド
ライバを示す回路図である。

【図６】本発明の一実施の形態において、サブワードド
ライバを示す平面図である。

【図７】本発明の一実施の形態において、サブワードド
ライバを示す断面図である。

【図８】本発明の前提となる半導体記憶装置におけるメ
モリセルアレーと直接周辺回路とを示すレイアウト図で
ある。

【図９】(a),(b),(c) は本発明の前提となる半導体記憶
装置における直接周辺回路を示す断面図である。

【符号の説明】

１０メモリチップ１１メインローデコーダ領域１２メインワードドライバ領域１３カラムデコーダ領域１４周辺回路／ボンディングパッド領域１５メモリセルアレー１６センスアンプ領域１７サブワードドライバ領域１８交差領域５１入力回路５２プリデコーダ６１メインアンプ６２出力回路ＭＣＡメモリセルアレーＳＷＤサブワードドライバＳＡセンスアンプＭＷ，ＭＷＢメインワード線ＦＸ，ＦＸＢプリデコーダ線ＳＷサブワード線ＢＬ，ＢＬＢビット線ＹＳ列選択信号線ＬＩＯ，ＬＩＯＢローカルＩＯ線ＭＩＯ，ＭＩＯＢメインＩＯ線ＳＨＲ１，２シェアドセンスアンプ分離信号線ＰＣＢビット線プリチャージ信号線ＣＳＰ，ＣＳＮセンスアンプ駆動線ＳＡＰ１，２センスアンプ充電信号線ＳＡＮセンスアンプ放電信号線

───────────────────────────────────────────────────── フロントページの続き (72)発明者石松学東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者上田利次東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者加藤茂信東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】トリプルウェル構造を用いた半導体記憶
装置であって、チップの長辺方向では、複数のメモリセ
ルアレー、センスアンプ、ワードドライバからなるアレ
ー領域においてトリプルウェル構造の深いウェル領域を
分離し、前記チップの短辺方向では前記アレー領域にお
いてトリプルウェル構造を連結することを特徴とする半
導体記憶装置。
【請求項２】トリプルウェル構造を用いた半導体記憶
装置であって、複数のメモリセルアレーと複数のセンス
アンプとの下部に連続的に深いウェル領域を埋め込み、
前記メモリセルアレーと前記センスアンプとのＮＭＯＳ
のＰウェル領域には負電圧を、ワードドライバを含む大
部分の周辺回路のＮＭＯＳのＰウェル領域には０Ｖを供
給することを特徴とする半導体記憶装置。
【請求項３】請求項２記載の半導体記憶装置であっ
て、前記深いウェル領域とＰＭＯＳのＮウェル領域には
前記センスアンプの動作電圧を印加することを特徴とす
る半導体記憶装置。
【請求項４】請求項２記載の半導体記憶装置であっ
て、前記ワードドライバは階層形ワード線構成のサブワ
ードドライバであり、このサブワードドライバの下部に
は前記深いウェル領域がなく、ＰＭＯＳのＮウェル領域
にはワード線選択電圧と同じ電圧を供給することを特徴
とする半導体記憶装置。
【請求項５】請求項２記載の半導体記憶装置であっ
て、前記メモリセルアレーのワード線方向がチップの長
辺方向、ビット線方向がチップの短辺方向であることを
特徴とする半導体記憶装置。
【請求項６】請求項４記載の半導体記憶装置であっ
て、前記サブワードドライバはＰＭＯＳとＮＭＯＳとか
らなり、このサブワードドライバのレイアウトは前記Ｐ
ＭＯＳを中央、前記ＮＭＯＳをその両側の前記メモリセ
ルアレー側に配置することを特徴とする半導体記憶装
置。
【請求項７】請求項１、２、３、４、５または６記載
の半導体記憶装置であって、前記半導体記憶装置は、高
集積のＤＲＡＭであることを特徴とする半導体記憶装
置。