JP2012134191A - スタティックランダムアクセスメモリ - Google Patents
スタティックランダムアクセスメモリ Download PDFInfo
- Publication number
- JP2012134191A JP2012134191A JP2010282420A JP2010282420A JP2012134191A JP 2012134191 A JP2012134191 A JP 2012134191A JP 2010282420 A JP2010282420 A JP 2010282420A JP 2010282420 A JP2010282420 A JP 2010282420A JP 2012134191 A JP2012134191 A JP 2012134191A
- Authority
- JP
- Japan
- Prior art keywords
- column
- memory cell
- conductivity type
- type well
- mcc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003068 static effect Effects 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000011159 matrix material Substances 0.000 claims abstract description 6
- 238000012937 correction Methods 0.000 claims description 16
- 238000001514 detection method Methods 0.000 claims description 13
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 120
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 58
- 229910052710 silicon Inorganic materials 0.000 description 58
- 239000010703 silicon Substances 0.000 description 58
- 239000002245 particle Substances 0.000 description 27
- 238000010586 diagram Methods 0.000 description 24
- 238000012546 transfer Methods 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 7
- 230000005855 radiation Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- XJCLWVXTCRQIDI-UHFFFAOYSA-N Sulfallate Chemical compound CCN(CC)C(=S)SCC(Cl)=C XJCLWVXTCRQIDI-UHFFFAOYSA-N 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 101710178035 Chorismate synthase 2 Proteins 0.000 description 1
- 101710152694 Cysteine synthase 2 Proteins 0.000 description 1
- 101000671620 Homo sapiens Usher syndrome type-1C protein-binding protein 1 Proteins 0.000 description 1
- 102100040093 Usher syndrome type-1C protein-binding protein 1 Human genes 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
【解決手段】隣接する第1および第2のカラム群において、前記第1のカラム群CG1で選択される一のメモリセルカラムの第1導電型ウェルPW(01)と、第2カラム群CG2で同時に選択されるメモリセルカラムの第1導電型ウェルPW(05)は、いずれか一方が、共通ウェル11から、第2導電型の深いウェルDNW1により遮断されており、前記第2導電型の深いウェルDNW1は、行方向に測った場合の一つのカラム群の寸法を超えない寸法を有する。
【選択図】図8B
Description
図1は、第1の実施形態によるSRAM10の1メモリセル分の等価回路図を示す。
図15および図16は、第2の実施形態によるSRAM20の構成を示す、それぞれ平面図および断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図16の断面図は、図15中、線D−D’に沿った断面を示している。図16においても、前記図8A〜8Cと同様に、シリコン基板11上のゲート電極などについては、図示を省略する。
図17および図18は第3の実施形態によるSRAM30の構成を示す。ただし図17および図18中、先に説明した部分には同一の参照符号を付し、説明を省略する。図18においても、前記図8A〜8Cと同様に、シリコン基板11上のゲート電極などについては、図示を省略する。
図20A,図20Bは、前記第3の実施形態によるカラム選択回路構成をさらに変形した第4の実施形態によるSRAM40の構成を示す。ただし図20Aは前記図19と同様なメモリセルカラム選択のための回路図を示し、図20Bは本実施形態において使われる深いn型ウェルDNW1,DNW2を示す断面図である。図20Bの断面図においても、前記図8A〜8Cと同様に、シリコン基板11上のゲート電極などについては、図示を省略する。
図21A,図21Bは第5の実施形態によるSRAM50の構成を示す。ただし図21Aは前記図19と同様なメモリセルカラム選択のための回路図を示し、図21Bは本実施形態において使われる深いn型ウェルDNW1〜DNW5を示す断面図である。図21Bの断面図においても、前記図8A〜8Cと同様に、シリコン基板11上のゲート電極などについては、図示を省略する。
なお上記の説明では全ての実施形態において、一つのカラム群が四本のメモリセルカラムを含むものとしたが、上記の説明は、カラム群は多数のメモリセルカラムを含むものであって成立する。
図23は、第7の実施形態によるSRAM70の構成を示すブロック図である。図中、先に説明した部分には対応する参照符号を付し、説明は省略する。
図24は、図4に示すメモリセルアレイにおいて一つまたは二つの深いn型ウェルをp型ウェルおよびn型ウェルの下に形成した様々な構成のカラム群を概念的に示す断面図である。
(付記1)
第1導電型の共通ウェルが形成された半導体基板と、
前記半導体基板上の前記共通ウェルに行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成し、前記メモリセルカラムが複数束ねられて複数のカラム群が形成され、前記複数のカラム群が行方向に繰り返される構成のメモリセルアレイと、
各々のカラム群に設けられ、アドレスデータの一部を供給されて特定のメモリセルカラムを順次選択するカラム選択回路と、を含み、
前記メモリセルアレイ中には前記複数のメモリセルカラムの各々において、前記メモリセル中の前記第1導電型のソースおよびドレイン領域を有するMOSトランジスタのための、前記第1導電型とは逆の第2導電型の第2導電型ウェルと、前記第2導電型のソースおよびドレイン領域を有するMOSトランジスタのための前記第1導電型の第1導電型ウェルとが、ビット線方向に、相互に隣接して延在しており、
隣接する第1および第2のカラム群において、前記第1のカラム群で選択される一のメモリセルカラムの前記第1導電型ウェルと、第2カラム群で同時に選択されるメモリセルカラムの前記第1導電型ウェルとは、いずれか一方が、前記第1導電型ウェルおよび第2導電型ウェルのいずれよりも深い第2導電型の深いウェルにより前記共通ウェルから遮断されており、
前記第2導電型の深いウェルは行方向に、一つのカラム群を超えない寸法を有することを特徴とするスタティックランダムアクセスメモリ。
(付記2)
さらに前記第2の導電型の深いウェルは、その隣の第2の導電型の深いウェルに対し、一つのカラム群の行方向への寸法を超えない間隔で、離間して形成されていることを特徴とする付記1記載のスタティックランダムアクセスメモリ。
(付記3)
前記第2の導電型の深いウェルは行方向に一つのカラム群に等しい寸法を有し、一の第2導電型の深いウェルと隣の第2導電型の深いウェルとは、行方向に一つのカラム群の寸法に等しい間隔で形成されていることを特徴とする付記1記載のスタティックランダムアクセスメモリ。
(付記4)
前記第1および第2のカラム群にまたがって形成されていることを特徴とする付記3記載のスタティックランダムアクセスメモリ。
(付記5)
前記第2の導電型の深いウェルは、それぞれの一端および他端を、前記対応するカラム群の一端および他端に一致させて形成されていることを特徴とする付記3記載のスタティックランダムアクセスメモリ。
(付記6)
前記第2の導電型の深いウェルは、一つおきに行方向に繰り返されるカラム群において、各々の第1の導電型のウェルの直下に、互いに分離して形成されていることを特徴とする付記1または2記載のスタティックランダムアクセスメモリ。
(付記7)
前記第2導電型の深いウェルの各々は、行方向に一つのメモリセルカラムを超えない寸法で形成されていることを特徴とする付記6記載のランダムアクセスメモリ。
(付記8)
前記第2導電型の深いウェルは前記行方向に、1つのメモリセルカラム群の行方向への寸法から、2メモリセル分の行方向への寸法を差し引いた以上の幅を有していることを特徴とする付記2記載のスタティックランダムアクセスメモリ。
(付記9)
前記半導体基板に垂直な方向から見た場合、前記第2導電型の深いウェルは、対応するカラム群に含まれることを特徴とする付記8記載のスタティックランダムアクセスメモリ。
(付記10)
前記半導体基板に垂直な方向から見た場合、前記第2導電型の深いウェルは、一のカラム群から隣接するカラム群に渡って形成されていることを特徴とする付記8記載のスタティックランダムアクセスメモリ。
(付記11)
前記複数のカラム群の各々において前記カラム選択回路は、当該カラム群の行方向上第1の端から第2の端まで前記半導体基板上で配列した複数のメモリセルカラムを順次選択することを特徴とする付記1〜10のうち、いずれか一項記載のスタティックランダムアクセスメモリ。
(付記12)
前記複数のカラム群のうち一つおきに配列した第1のカラム群に設けられたカラム選択回路よりなる第1のカラム選択回路の各々は、当該カラム群の行方向上第1の端から第2の端まで前記半導体基板上に順次形成された複数のメモリセルカラムを順次選択し、
前記複数のカラム群のうち前記第1のカラム群に隣接する第2のカラム群に設けられたカラム選択回路よりなる第2のカラム選択回路の各々は、当該カラム群の行方向上第1の端から第2の端まで前記半導体基板上に順次形成された複数のメモリセルカラムを、前記第1のカラム選択回路とは異なった順序で選択することを特徴とする付記8〜10のうち、いずれか一項記載のスタティックランダムアクセスメモリ。
(付記13)
前記第2のカラム選択回路は、前記第1のカラム選択回路が前記第1のカラム群の直下に位置する第2導電型の深いウェルよりなる第1の深いウェルの端部に対応するメモリセルカラムを選択する場合、前記第2のカラム群の直下に位置する第2導電型の深いウェルよりなる第2の深いウェルの端部に対応するメモリセルカラムよりも、前記第2の深いウェルから見て行方向上より内側のメモリセルカラムを選択することを特徴とする請求項12記載のスタティックランダムアクセスメモリ。
(付記14)
前記第2のカラム選択回路は、前記第1のカラム選択回路が前記第1のカラム群の直下に位置する第2導電型の深いウェルよりなる第1の深いウェルの端部に対応するメモリセルカラムを選択する場合、前記第2のカラム群の直下に位置する第2導電型の深いウェルよりなる第2の深いウェルの端部に対応するメモリセルカラムよりも、前記第2の深いウェルから見て行方向上で一つ内側のメモリセルカラムを選択することを特徴とする付記12記載のスタティックランダムアクセスメモリ。
(付記15)
前記第2のカラム選択回路は、前記第1のカラム選択回路が前記第1のカラム群の直下に位置する第2導電型の深いウェルよりなる第1の深いウェルの端部に対応するメモリセルカラムを選択する場合、前記第2のカラム群の直下に位置する第2導電型の深いウェルよりなる第2の深いウェルの端部に対応するメモリセルカラムよりも、前記第2の深いウェルから見て行方向上で二つ内側のメモリセルカラムを選択することを特徴とする付記12記載のスタティックランダムアクセスメモリ。
(付記16)
前記カラム群は、少なくとも4本のメモリセルカラムを含むことを特徴とする付記1〜15のうち、いずれか一項記載のスタティックランダムアクセスメモリ。
(付記17)
前記カラム選択回路によって選択された信号に基づいてエラー検出またはエラー訂正を行うことを特徴とする付記1〜16のうち、いずれか一項記載のスタティックランダムアクセスメモリ。
10L メモリセル
11,101 シリコン基板
11A1,11A2,11B1,11B2 活性領域
11I,101I 素子分離領域
11a1,11a2 延在部
11a,11c n型ソース領域
11b,11d n型ドレイン領域
11e,101a p型ソース領域
11f,101b p型ドレイン領域
11PW,101P,PW(01)〜PW(12) p型ウェル
11NW,101N,NW(01)〜NW(12),DNW1,DNW2 n型ウェル
12 層間絶縁膜
12A,12B,12C,12V ビアプラグ
13A〜13C 配線パタ―ン
104 nチャネルMOSトランジスタ
BL,/BL,BL(01)〜BL(16),BL1〜BL4 ビット線
C(01)〜C(16),D(01)〜D(16) メモリセル
CDEC カラムデコーダ
CG1〜CG4 カラム群
CS1〜CS4 カラム選択回路
DNW 深いn型ウェル
DT1,DT2 ドライバトランジスタ
ECC エラー検出訂正回路
G1,G2,G3,G4, 103 ゲート電極
Gox1,Gox2,Gox3,Gox4 ゲート絶縁膜
MCC(01)〜MCC(16) メモリセルカラム
SA1〜SA4 センスアンプ
V1〜V13 ビアコンタクト
W1,W2 局所配線パタ―ン
WL,WL(01)〜WL(08) ワード線
LT1,LT2 ロードトランジスタ
TF1,TF2 トランスファトランジスタ
N1,N2 ノード
WLワード線
Vdd,Vss 電源電圧
Claims (11)
- 第1導電型の共通ウェルが形成された半導体基板と、
前記半導体基板上の前記共通ウェルに行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成し、前記メモリセルカラムが複数束ねられて複数のカラム群が形成され、前記複数のカラム群が行方向に繰り返される構成のメモリセルアレイと、
各々のカラム群に設けられ、アドレスデータの一部を供給されて特定のメモリセルカラムを順次選択するカラム選択回路と、を含み、
前記メモリセルアレイ中には前記複数のメモリセルカラムの各々において、前記メモリセル中の前記第1導電型のソースおよびドレイン領域を有するMOSトランジスタのための、前記第1導電型とは逆の第2導電型の第2導電型ウェルと、前記第2導電型のソースおよびドレイン領域を有するMOSトランジスタのための前記第1導電型の第1導電型ウェルとが、ビット線方向に、相互に隣接して延在しており、
隣接する第1および第2のカラム群において、前記第1のカラム群で選択される一のメモリセルカラムの前記第1導電型ウェルと、第2カラム群で同時に選択されるメモリセルカラムの前記第1導電型ウェルとは、いずれか一方が、前記第1導電型ウェルおよび第2導電型ウェルのいずれよりも深い第2導電型の深いウェルにより前記共通ウェルから遮断されており、
前記第2導電型の深いウェルは行方向に、一つのカラム群を超えない寸法を有することを特徴とするスタティックランダムアクセスメモリ。 - さらに前記第2の導電型の深いウェルは、その隣の第2の導電型の深いウェルに対し、一つのカラム群の行方向への寸法を超えない間隔で、離間して形成されていることを特徴とする請求項1記載のスタティックランダムアクセスメモリ。
- 前記第2の導電型の深いウェルは行方向に一つのカラム群に等しい寸法を有し、一の第2導電型の深いウェルと隣の第2導電型の深いウェルとは、行方向に一つのカラム群の寸法に等しい間隔で形成されていることを特徴とする請求項1記載のスタティックランダムアクセスメモリ。
- 前記第2の導電型の深いウェルは、一つおきに行方向に繰り返されるカラム群において、各々の第1の導電型のウェルの直下に、互いに分離して形成されていることを特徴とする請求項1または2記載のスタティックランダムアクセスメモリ。
- 前記第2導電型の深いウェルは前記行方向に、1つのメモリセルカラム群の行方向への寸法から、2メモリセル分の行方向への寸法を差し引いた寸法以上の幅を有していることを特徴とする請求項2記載のスタティックランダムアクセスメモリ。
- 前記複数のカラム群のうち一つおきに配列した第1のカラム群に設けられたカラム選択回路よりなる第1のカラム選択回路の各々は、当該カラム群の行方向上第1の端から第2の端まで前記半導体基板上に順次形成された複数のメモリセルカラムを順次選択し、
前記複数のカラム群のうち前記第1のカラム群に隣接する第2のカラム群に設けられたカラム選択回路よりなる第2のカラム選択回路の各々は、当該カラム群の行方向上第1の端から第2の端まで前記半導体基板上に順次形成された複数のメモリセルカラムを、前記第1のカラム選択回路とは異なった順序で選択することを特徴とする請求項2又は5記載のスタティックランダムアクセスメモリ。 - 前記第2のカラム選択回路は、前記第1のカラム選択回路が前記第1のカラム群の直下に位置する第2導電型の深いウェルよりなる第1の深いウェルの端部に対応するメモリセルカラムを選択する場合、前記第2のカラム群の直下に位置する第2導電型の深いウェルよりなる第2の深いウェルの端部に対応するメモリセルカラムよりも、前記第2の深いウェルから見て行方向上より内側のメモリセルカラムを選択することを特徴とする請求項6記載のスタティックランダムアクセスメモリ。
- 前記第2のカラム選択回路は、前記第1のカラム選択回路が前記第1のカラム群の直下に位置する第2導電型の深いウェルよりなる第1の深いウェルの端部に対応するメモリセルカラムを選択する場合、前記第2のカラム群の直下に位置する第2導電型の深いウェルよりなる第2の深いウェルの端部に対応するメモリセルカラムよりも、前記第2の深いウェルから見て行方向上で一つ内側のメモリセルカラムを選択することを特徴とする請求項6記載のスタティックランダムアクセスメモリ。
- 前記第2のカラム選択回路は、前記第1のカラム選択回路が前記第1のカラム群の直下に位置する第2導電型の深いウェルよりなる第1の深いウェルの端部に対応するメモリセルカラムを選択する場合、前記第2のカラム群の直下に位置する第2導電型の深いウェルよりなる第2の深いウェルの端部に対応するメモリセルカラムよりも、前記第2の深いウェルから見て行方向上で二つ内側のメモリセルカラムを選択することを特徴とする請求項6記載のスタティックランダムアクセスメモリ。
- 前記カラム群は、少なくとも4本のメモリセルカラムを含むことを特徴とする請求項1〜9のうち、いずれか一項記載のスタティックランダムアクセスメモリ。
- 前記カラム選択回路によって選択された信号に基づいてエラー検出またはエラー訂正を行うことを特徴とする請求項1〜10のうち、いずれか一項記載のスタティックランダムアクセスメモリ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010282420A JP5605210B2 (ja) | 2010-12-17 | 2010-12-17 | スタティックランダムアクセスメモリ |
US13/213,559 US8488371B2 (en) | 2010-12-17 | 2011-08-19 | Static random access memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010282420A JP5605210B2 (ja) | 2010-12-17 | 2010-12-17 | スタティックランダムアクセスメモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012134191A true JP2012134191A (ja) | 2012-07-12 |
JP5605210B2 JP5605210B2 (ja) | 2014-10-15 |
Family
ID=46234198
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010282420A Expired - Fee Related JP5605210B2 (ja) | 2010-12-17 | 2010-12-17 | スタティックランダムアクセスメモリ |
Country Status (2)
Country | Link |
---|---|
US (1) | US8488371B2 (ja) |
JP (1) | JP5605210B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10497402B2 (en) * | 2012-03-30 | 2019-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for high speed ROM cells |
US8987825B2 (en) | 2013-06-10 | 2015-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having a double deep well |
CN104951462B (zh) * | 2014-03-27 | 2018-08-03 | 国际商业机器公司 | 用于管理数据库的方法和系统 |
US9379014B1 (en) | 2015-07-18 | 2016-06-28 | Qualcomm Incorporated | Static random-access memory (SRAM) array |
CN113611346A (zh) * | 2021-06-25 | 2021-11-05 | 珠海博雅科技有限公司 | 存储装置及其阈值电压调节方法和存储控制方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1117134A (ja) * | 1997-06-19 | 1999-01-22 | Hitachi Ltd | 半導体記憶装置 |
JP2002170388A (ja) * | 2000-11-30 | 2002-06-14 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
JP2004213719A (ja) * | 2002-12-27 | 2004-07-29 | Renesas Technology Corp | 半導体装置 |
JP2004253499A (ja) * | 2003-02-19 | 2004-09-09 | Hitachi Ltd | 半導体装置 |
WO2006131986A1 (ja) * | 2005-06-10 | 2006-12-14 | Fujitsu Limited | 半導体装置、半導体システム、および半導体装置の製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000048564A (ja) | 1998-07-27 | 2000-02-18 | Hitachi Ltd | ダイナミック型ram |
JP2003297954A (ja) * | 2002-01-29 | 2003-10-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP4290457B2 (ja) * | 2003-03-31 | 2009-07-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP4912016B2 (ja) * | 2005-05-23 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
2010
- 2010-12-17 JP JP2010282420A patent/JP5605210B2/ja not_active Expired - Fee Related
-
2011
- 2011-08-19 US US13/213,559 patent/US8488371B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1117134A (ja) * | 1997-06-19 | 1999-01-22 | Hitachi Ltd | 半導体記憶装置 |
JP2002170388A (ja) * | 2000-11-30 | 2002-06-14 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
JP2004213719A (ja) * | 2002-12-27 | 2004-07-29 | Renesas Technology Corp | 半導体装置 |
JP2004253499A (ja) * | 2003-02-19 | 2004-09-09 | Hitachi Ltd | 半導体装置 |
WO2006131986A1 (ja) * | 2005-06-10 | 2006-12-14 | Fujitsu Limited | 半導体装置、半導体システム、および半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20120155152A1 (en) | 2012-06-21 |
JP5605210B2 (ja) | 2014-10-15 |
US8488371B2 (en) | 2013-07-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7453126B2 (en) | Semiconductor memory device having layout area reduced | |
JP5596335B2 (ja) | 半導体装置 | |
US6741492B2 (en) | Semiconductor memory device | |
US20240186312A1 (en) | Static random access memory device | |
US9646974B1 (en) | Dual-port static random access memory | |
KR101972206B1 (ko) | 구분적 비트 라인들을 갖는 메모리 어레이 | |
JP4783022B2 (ja) | 半導体集積回路装置 | |
KR100539229B1 (ko) | 듀얼 포트 반도체 메모리 장치 | |
JP2008034037A (ja) | 半導体記憶装置 | |
US7973371B2 (en) | Semiconductor integrated circuit device including static random access memory having diffusion layers for supplying potential to well region | |
JP5605210B2 (ja) | スタティックランダムアクセスメモリ | |
JP2004079897A (ja) | スタティック型半導体記憶装置 | |
JP5486172B2 (ja) | 半導体記憶装置 | |
JP4846702B2 (ja) | 半導体記憶装置 | |
JP4583326B2 (ja) | 半導体装置 | |
WO2023157724A1 (ja) | 半導体記憶装置 | |
JP5406901B2 (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130830 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140424 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140513 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140702 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140729 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140811 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5605210 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |