FR2647581A1 - Circuit pour l'ajustement d'un niveau de tension de sortie de donnees dans un dispositif de memoire a semiconducteurs - Google Patents
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Abstract
Le circuit d'ajustement de niveau de tension de sortie de données dans un dispositif de mémoire à semiconducteurs permet à celui-ci de disposer d'un temps d'accès à vitesse élevée. L'amélioration comprend une borne d'alimentation de puissance 14, une borne de tension de référence de potentiel 16, une borne de sortie de données 18, une unité de commande de sortie de données 12 pour recevoir les signaux de lecture amplifiés et pour sortir lesdits signaux en réponse à une horloge de validation thetaOE, un moyen de commande pour sortir la donnée en sortie vers la borne de sortie de données 18 en réponse aux signaux sortis à partir de l'unité de commande de sortie de données 12, un moyen de génération d'impulsions de commande recevant ladite horloge de validation thetaOE pour générer une impulsion de commande de données en sortie lorsque les données sont sorties par l'horloge de validation thetaOE et un moyen de génération de tension de haute impédance pour générer un niveau de tension d'état de haute impédance en réponse à l'impulsion de commande de données en sortie et pour obtenir ladite tension de haute impédance à la borne de sortie de données 18 d'où il résulte que le niveau de tension de la borne de sortie de données est commandé pour retourner inconditionnellement au niveau de tension de haute impédance à partir du niveau de tension en sortie précédent.
Description
La présente invention concerne généralement un circuit pour l'ajustement
du niveau de tension de sortie de données dans un dispositif de mémoire à semiconducteurs et, en particulier, un circuit pour l'ajustement du niveau de tension d'une borne de sortie de données formée dans un dispositif de mémoire à semiconducteurs qui produit les données en serie,
disposant ainsi d'un temps d'accès à vitesse élevée.
Une mémoire vive dynamique (DRAM) comprend d'une manière générale une mémoire tampon de sortie de données placée au niveau de sa borne de sortie de données pour la mémorisation temporaire des signaux de sortie d'un amplificateur de lecture et applique le signal en sortie temporairement mémorise à un plot de sortie ou à une broche de sortie. Dans la mémoire tampon de sortie de données. les bornes de sortie de l'amplificateur différentiel SAS, SAS de l'amplificateur de lecture sont initialement positionnées sur des niveaux de logique
"haut" et de logique "bas" ou sont, en variante.
positionnées sur un niveau intermédiaire (c'est-à-dire une haute impédarce. Dans l'intervalle, si les bornes de sortie SAS, SAS changent d'état logique en logique "bas" ou en logique "haut" du fait des données détectées (lues) à partir d'une cellule mémoire, la donnée est alors mémorisée temporairement et est couplée aux bornes de sortie en réponse à une horloge de validation de sortie
de données.
La fig. 1 représente une mémoire tampon de sorties de données connue. Comme représente sur le dessin, la mémoire tampon de sorties de données antérieure comprend deux transistors NMOS, Ml, M2 qui sont couples en série entre une borne d'alimentation de puissance (BROCHE Vcc) 14 et une borne de référence de potentiel (BROCHE Vss) 16. Un noeud de connexion 10 forme entre les transistors NMOS connectes en série est connecte à une borne de sortie (BROCHE DOUT) 18 au moyen d'un inducteur L2. Par suite, la mémoire tampon de sorties de données sort des données vers le noeud 1. 0 conformément à la donnée logique
qui est entrée dans chaque grille des transistors M1, M2.
Il est en outre prévu une unité de commande des sorties de données 12 pour recevoir les données en sortie SAS, SAS provenant d'un amplificateur de lecture différentiel (non représenté) et pour également recevoir une horloge de validation de sortie de données 0OE. Ces signaux sont appliques à une mémoire tampon de données dans l'unité de commande de sortie de données 12. L'unité de commande de sortie de données 12 applique ensuite les données en sortie SAS. SAS de l'amplificateur différentiel à chaque grille des transistors NMOS Ml, M2, lorsqu'elles sont validées par l'horloge de validation de sortie de données 0OE. Les inducteurs L1. L2. L3 représentés à la fig. 1 sont les composants à inductance formées par soudage à la vague du substrat de la puce avec chacune des bornes. Les inducteurs L1. L2. L sont connectés entre la broche respective et le transistor NMOS Ml lorsque le transistor NMOS M1 est activé et que, simultanément, le transistor NMOS M2 est bloqué. Par suite, la borne de sortie de
données 18 se trouvera en logique "haut". Au contraire.
le courant Il sera conduit lorsque les transistors NMOS Ml, M2 seront respectivement bloqués et actives, faisant passer le niveau logique de sortie de la borne de sortie
de données 18 en logique "bas".
En se référant maintenant A la fig. 2 qui est un chronogramme représentant le fonctionnement de la mémoire tampon de sorties de données de la fig. 1, il est illustré un exemple général du mode de fonctionnement en page rapide dans une DRAM. C'est-à-dire que RAS représente une impulsion de commande d'adresse de rangéeJ CAS représente une impulsion de commande d'adresse de _. colonne; 0OE représente une horloge de validation de sortie de données; CA représente une adresse de colonne; A et B représentent la sortie de données aux borne de sortie; A', B' de l'unité de commande de sortie - de données 12 Il et I2 représentent l'écoulement de courant à travers les transistors NMOS Ml et M2 respectivement et DOUT représente la données en sortie de
la borne de sortie de données 18.
En se référant maintenant à la fig. 3 qui est un i autre chronogramme illustrant le fonctionnement du circuit tampon de sorties de données de la fig. 1, il est illustré un mode de fonctionnement en colonne statique dans une DRAM. Les références numériques similaires apparaissant sur ce dessin représentent les formes d'onde
i-; des données identiques représentées à la fig. 2.
Tout d'abord, le fonctionnement indiqué à titre d'exempie du mode page rapide dans une DRAM comportant la mémoire tampon de sorties de données connue de la fig. 1 sera e>:pliqué ci-après par référence aux formes d'onde de
3,1 la fig. 2.
Dans la DRAM conventionnelle, si l'impulsion de commande d'adresse de rangée RAS et l'impulsion de commande d'adresse de colonne CAS se trouvent simultanément à l'état logique "bas", les signaux Y5 d'adresse de rangée et les signaux d'adresse de colonne sont envoyés séquentiellement vers une cellule mémoire
adressée de façon a en extraire les données mémorisées.
La donnée extraite de la cellule mémoire adressée est ensuite amplifiée au moyen de l'amplificateur de lecture 0 (non représenté) et est appliquée sous la forme de signaux de données SAS, SAS à l'unité de commande de
sortie de données 12 de la fig. 1.
A ce moment environ, l'horloge de validation de sortie de données 00E est entrée vers l'unité de commande de sortie de données 12 avec un retard donné en conformité avec le changement d'impulsion de commande d'adresse de colonne CAS qui maintenant passe d'un état
"bas" non actif vers un état "haut" actif.
L'unité de commande de sortie de données 12 reçoit l'horloge de validation 00E et applique à cette borne de sortie A', B' les signaux de données SAS, lè générés par
l'amplificateur de lecture.
En supposant que les données en sortie SAS, SAS de l'amplificateur de lecture correspondent à un "1" logique 1c) qui est extrait de la cellule de mémoire adressée conformément à une première adresse de colonne COLI, l'unité de commande de sortie de données 12 applique un niveau logique "haut" à la grille du transistor NMOS M1 et un niveau locique "bas" a la grille du transistor NMOS M2. De manière correspondante le transistor M1 est activé et le transistor M2 est bloqué. Ainsi, la tension de drain du transistor Ml sera appliquée au noeud 20. Le courant Il est conduit de la borne d'alimentation de puissance 14 a travers l'inducteur L1 et du transistor
2C NMCS M: à la borne de sortie 18 à travers le noeud 20.
Du fait que le courant Il présent au noeud 20 est conduit à la borne de sortie 18 à travers l'inducteur L2 qui est soudé à la vague entre le noeud 10 et la borne de sortie 18, comme représenté sur le dessin, la tension 5 présente à la borne de sortie 18 change de la tension de haute impédance 2e comme représenté à la fig. 2 vers la tension de niveau logique "haut" 2a. Dans ce cas, les bruits de sortie sont générés du fait de l'inducteur L1 de la borne d'alimentation de puissance 14 et de _C) l'inducteur L2 de la borne de sortie 18. Ainsi, par exemple, la partie initiale de la données en sortie ayant un état logique "haut" aura une largeur de bruit conforme à l'équation suivante (1): dIl
NWH = (L1+L2) à -.... (1)
N = Lt-.........................
dt Apres que la donnée de logique "1" a été extraite de la cellule mémoire désignée par la première adresse de colonne COL1 comme mentionné précédemment, l'impulsion de commande d'adresse de colonne CAS conserve l'état logique 'haut" pendant une période de temps donnée et retourne ensuite à l'état logique "bas" après réception de la deuxième adresse de colonne COL2, comme représenté à la
fig. 2.
Par suite, à partir de la cellule mémoire non illustrée correspondant a la seconde adresse de colonne COL2 la donnée qui y est mémorisée est extraite et est appliquée sous la forme de la donnée SAS, SAS à l'unité de commande de sortie de données 12 de la fig. 1, après avoir été amplifiée au moyen de l'amplificateur de
1' lecture de la mime manière que décrit précédemment.
Au même moment. l'horloge de validation IOE qui passe au niveau logique "bas" conformément à l'impulsion de commande d'adresse de colonne CAS, comme représenté à la fig. 2, est appliquée a l'unité de commande de sortie de 2:, données 12. De plus, si l'état logique de la donnée sortie de la cellule mémoire est de logique "0", la donnée de sortie de l'unité de commande de sortie de
données 12 est la donnée A, B à la fig. 2.
Ainsi, le transistor NMOS M1 est bloqué tandis que le transistor NMOS M2 est activé. De manière correspondante, le courant I2, comme représenté à la fig. 2, s'écoulera de la borne de sortie 18 vers la borne de référence de potentiel 16 à travers le noeud 10. Du fait que le courant I2 circule au moyen de l'inducteur L: couplé à la SC) borne de référence de potentiel 16 et de l'inducteur L2 couplé à la borne de sortie 18, la sortie de données à la borne de sortie 18 passe en état logique "bas", comme
représenté en 2b à la fig. 2.
Dans ce cas, la largeur de bruit de la donnée de sortie produite à la borne de sortie 18 sera déterminée par les inducteurs L2, L3 et est fournie sous forme de l'équation suivante (2): dI2
NW L =(L2L:) à-----I.........................<2)
dt Toutefois, lorsque le dispositif de mémoire à semiconducteurs comportant la mémoire tampon des sorties de données telle qu'à la fig. I est commandé en mode page rapide pendant une période extrSmement courte, les
problèmes suivants se produiront.
C'est-à-dire que dans le cas o la donnée du cycle précédent a eu un temps de rechargement extrïmement court, la tension de la borne de sortie de données 18 ne peut pas retourner au niveau de tension de haute impédance (2e de la fig. 2) pendant un temps suffisamment long avant que la donnée du cycle en cours soit appliquée à la sortie. Par suite, si la sortie de données du cycle précédent et la sortie de donnée du cycle en cours sont opposées en phase ou en niveau de tension, la vitesse de sortie des données sera relativement abaissée en raison de l'oscillation en tension importante qui se produit à la borne de sortie de données 18. De plus, la largeur de bruit de la sortie de données provenant de la- borne de sortie 18 deviendra plus grande du fait des inducteurs
LI, L2 et L3 (voir 2d à la fig. 2).
Ensuite. le fonctionnement indiqué à titre d'exemple du mode colonne statique dans un dispositif de mémoire à semiconducteurs comportant la mémoire tampon de sorties
de données comme représenté à la fig. I sera décrit ci-
après par référence à la fig. 3.
Comme représenté à la fig. 3, lorsque l'impulsion de commande d'adresse de rangée "A passe à l'état "bas" actif, un dispositif de mémoire à semiconducteurs fonctionnant en mode colonne statique est adressé par l'adresse de rangée RANGEE de mime que lors de son fonctionnement habituel. La réception séquentielle des premier et second signaux d'adresse de colonne COLI, COL2 comme illustré à la fig. 3 et, au mffme moment, la transition de l'impulsion de commande d'adresse de colonne CEvers l'état actif "bas", la donnée mémorisée dans une cellule mémoire (non représentée) qui est adressée par les signaux d'adresse de rangée et d'adresse de colonne déclenchés par l'impulsion de commande
d'adresse de rangée RAS seront accédées (extraites).
Ensuite, la donnée extraite de la cellule mémoire par la désignation d'adresse ci-dessus est amplifiée au moyen de l'amplificateur de lecture d'une manière telle que décrite précédemment. Les données en sortie SAS, SAS sont appliquées à l'unité de commande de sortie de données 12 à la fig. 1. Au même moment environ, l'horloge de validation 00E générée à partir de l'impulsion de commande d'adresse de colonne CAS est appliquée à l'unité de commande de sortie de données 12 après avoir été retardée pendant une période de temps donnée. Une unité de commande de sortie de données 12 reçoit l'horloge de validation OOE et applique à ses bornes de sortie A., e',
les données SAS, SAS.
Si la donnée accédée (extraite) à partir d'une cellule mémoire par la première adresse de colonne COL1 de la fig. 1 est un "1" logique et si la donnée accédée par la deu::ième adresse de colonne COL2 est un "0" logique qui est opposé à l'état logique précédent, alors l'unité de commande de sortie de données 12 sort les données A, B de la fig. 3 vers ses bornes de sortie A', B'. Par suite, la donnée en sortie de la borne de sortie 18 est initialement positionnée sur la tension de haute impédance comme illustré en 3c à la fig. 3. Le "1" logique illustré en 3a ou le "0" logique illustré en 3b de la fig. 3 est mémorisé temporairement vers la borne de
sortie 18.
Toutefois, lorsqu'un dispositif de mémoire à semiconducteurs comportant la mémoire tampon de sorties de données de la fig. 1 est commandé en mode statique,
les problèmes suivants se produiront.
Lorsque la phase de la sortie de données précédente est opposée à celle de la sortie de données en cours, le temps de pré-chargement nécessaire pour permettre à la sortie de données de retourner au niveau de tension de
l'état de haute impédance n'est généralement pas affecté.
Par suite, le niveau de tension de la borne de sortie de J(:) données 18 oscillera plus largement. Il en résulte que la vitesse d'accès de données (vitesse de sortie) est réduite compare au cas oCi la donnée est génerée dans la condition o la borne de sortie 18 est toujours en
tension de haute impédance (5c à la fia. 3).
En outre. à la fois le courant Il circulant de la borne d'alimentation de puissance 14 vers la borne de sortie 18 et le courant 12 circulant de la borne de sortie 18 vers la borne de reference de potentiel 16 seront sensiblement accrus. entraînant une augmentation
2C' de la largeur de bruit.
FPar suite, c'est un but de la présente invention de créer un circuit pour l'ajustement du niveau de tension de données en sortie vers un niveau de tension de haute impédance dans une période de temps extrîmement courte, c est-à-dire seulement pendant la désactivation de la mémoire tampon de sorties de données, dans un dispositif de mémoire à semiconducteurs comportant une mémoire
tampon de sorties de données.
Le circuit inventif conçu pour réaliser le but 0 précédent comprend une borne d'alimentation de puissance, une borne de référence de potentiel, une borne de sortie de donnees, une unité de commande de sortie de données pour recevoir les données ayant un état logique "haut" ou "bas" et pour sortir lesdites données entrées après leur validation conformément à une horloge de validation de sortie de donneess un moyen de commande comportant deux transistors NMOS connectes en série entre la borne d'alimentation de puissance et la borne de référence de potentiel pour commander la tension des signaux declencheurs tandis que ceux-ci sont entres vers l'unité de commande de sortie de données, ladite tension commandée étant sortie vers la borne de sortie de données à travers un noeud de connexion forme entre les deux transistors NMOS, un moyen de génération d'impulsions de commande pour recevoir ladite horloge de validation d.e la mémoire tampon de sorties de données et pour générer une impulsion de commande de données en sortie à l'instant o la donnée est entièrement sortie en réponse à l'horloge de validation et un moyen de génération de tension de !t 'haute impédance connecté entre une tension d'alimentation de puissance donnée et une tension de référence de potentiel appliquées respectivement à partir de la borne d'alimentation de puissance et de la borne de référence de potentiel pour geénérer une tension de haute impédance 2:. conformément à limpulsion de commande de données en sortie générée à partir du moyen de génération d'impulsions de commande et en appliquant la tension de haute impédance à la borne de sortie qui est, au même instant, le noeud de connexion des transistors NMOS du
-5 moyen de commande.
Pour une meilleure compréhension de l'invention et pour montrer comment celle-ci peut Vtre mise en pratique, référence sera maintenant faite, à titre d'exemple, aux schémas de principe annexes, sur lesquels: La fig. 1 représente un schéma d'une mémoire tampon de sorties de données destinée à Vtre utilisée dans un
dispositif de mémoire à semiconducteurs antérieur.
La fig. 2 représente un chronogramme fonctionnel de la mémoire tampon de sorties de données conventionnelle de la fig 1 ioc La fig. 3 représente un autre chronogramme conventionnel de la mémoire tampon de sorties de données
conventionnelle de la fig. 1.
La fig. 4 représente un circuit pour l'ajustement du niveau de tension de la borne de sortie de données dans un dispositif de mémoire à semiconducteurs conformément
au mode de réalisation préféré de la présente invention.
La fig. 5 représente les formes d'onde opérationnelles de certaines parties des modes de
réalisation représentés à la fig. 4.
La fig. 6 représente un chronogramme fonctionnel du mode de réalisation représenté à la fig. 4, et La fig. 7 représente un autre chronogramme
fonctionnel du mode de réalisation de la fig. 4.
Un mode de réalisation de l'invention sera maintenant décrit ci-après par référence aux dessins anne>:xs, a
titre d'exemple seulement.
En se référant à la fig. 4, il est représenté un circuit pour l'ajustement du niveau de tension de la borne de sortie de données conformément au mode de réalisation préfére de l'invention. Le circuit est pourvu d'une mémoire tampon de retard inverse 20 non seulement pour inverser l'horloge de validation 0OE mais également
pour la retarder.
Les sorties de la mémoire tampon à retard inverse 20 et de l'horloge de validation 00E sont couplées vers une porte NON OU 22. La porte NON OU 22 applique une impulsion de commande de données en sortie ODCP à une mémoire tampon 24 pour mémoriser temporairement la sortie de la porte NON OU 22. La sortie 0DCP de l'impulsion de commande de données de la mémoire tampon 24 est alors appliquée à un circuit de génération de tension de haute impédance qui est constitue de deux transistors NMOS MS, M4 connectés en série entre une tension d'alimentation de puissance Vcc et une tension de référence de potentiel Vss pour sortir la tension de haute impédance vers le
noeud 20 à travers un noeud 32.
Conformément à un mode de réalisation, l'horloge de validation 00E est appliquée en commun à la mémoire tampon à retard inverse 20 et à la borne d'horloge de validation de l'unité de commande de sortie de données 12 de la fig. 1. Le noeud 32 du moyen de génération de tension de haute impédance est connecté au noeud 20 du
moyen de commande.
!01 A la fig. 4, le moyen de génération de tension de haute impédance comprend deu: transistors NMOS M<, M4 connectés en série entre la tension d'alimentation de puissance Vcc et la tension de référence de potentiel Vss
dans lesquelles le point de conne::ion est le noeud _2.
i5 echaque porte des transistors M- M4 recevant l'impulsion de commande de données en sortie EIDCP de la mémoire
tampon 24.
La fig. 5 représente une forme d'onde opérationnelle de partie donnée du mode de réalisation, dans laquelle le 7/? signal POE représente l'horloge de validation, É0OE représente l'horloge de validation inversée et ODCP représente l'impulsion de commande de données en sortie
provenant de la porte NON OU 22.
En se référant à la fig. 6. celle-ci est un schéma _5 des formes d'onde fonctionnelles de la mémoire tampon de sorties de données représenté à la fig. 4 conformément a l'invention, ladite mémoire tampon de sorties de données
étant dans le même temps commandée en mode page rapide.
Sur le dessin, RAS représente l'impulsion de commande > d'adresse de rangée, CAS l'impulsion de commande d'adresse de colonne, ADD l'adresse, OE l'horloge de validation, A et B la sortie de l'unité de commande de sortie de données 12, Il et I2 le courant actif des transistors NMOS Ml, M2, ODCP l'impulsion de commande pour les données en sortie et DOUT la donnée en sortie de
la borne de sortie de données 18.
La fig. 7 représente les formes d'onde de la mémoire
tampon de sorties de données de la fig. 4, lorsque celle-
ci est commandee en mode colonne statique. Toutes les références numériques représentent ici les données ou
formes d'onde similaires représentées à la fig. 6.
Un fonctionnement de l'invention indique à titre
d'exemple sera maintenant décrit plus spécifiquement ci-
apres, par référence aux fig. 4 a 7.
1i: Tout d'abord, eu égard au fonctionnement indique à titre d'exemple d'un dispositif de mémoire à semiconducteurs comportant la mémoire tampon de sorties de données de la fig. 4, le dispositif de mémoire étant commandé en mode page rapide, les caractéristiques et améilorations de l'invention seront apparentes à partir oe la lecture de l'explication prise en liaison avec les
dessins annexés.
Si l'adresse ADD. l'impulsion de commande d'adresse de rangée RAS et l'impulsion de commande d'adresse de ú> colonne CAS de la fig. 6 sont appliquées au dispositif de mémoire à semiconducteurs de la fig. 4, la donnée memoriséee dans une cellule mémoire qui est disposée dans une rangée et dans une colonne données est extraite de la manière décrite à la fig. 2. La donnée extraite de la -'" cellule mémoire est amplifiée par l'amplificateur de lecture et est appliquée à l'unité de commande de sortie
de données 12.
Dans ce cas, l'horloge de validation 00E est appliquée avec un temps de retard prédétermine à l'unité de commande de sortie de données 12. Comme représenté à la fig. 6, l'horloge de validation OdE suit, avec le retard prédeterminé,es l'impulsion de commande d'adresse de colonne CAS. Au même instant, l'horloge de validation OE est également appliquée à une mémoire tampon à retard - inverse 20 et à la porte NON OU 22. Si la donnée extraite 1_. de la cellule mémoire conformément à la première adresse de colonne COL1 de l'adresse ADD représentée à la fig. 6 est de logique "1", seule alors la borne A' de 1' unité de commande de sortie de données 12 passe à l'état
J logique "haut" comme illustré à la fig. 6.
Ainsi, seul le transistor NMOS Ml est activé, conduisant à l'écoulement du courant I1 à travers le noeud 20. Par suite, la borne de sortie 18 ayant précédemment été une tension de haute impédance (voir 6c Ji0 à la fig. 6) effectue une transition vers l'état logique
"haut" 6a de la fig. 6.
Dans l'intervalle. si le cycle de pré-chargement commence par le passage de l'impulsion de commande d'adresse de colonne CAS à l'état logique "haut", alors
l'horloge de validation 0OE passe à l'état logique "bas".
comme reorésenté à la fig. 6. Il en résulte que l'unité de commande de sortie de données 12 est désactivee et que
la borne de sortie A' passera à l'état logique "bas".
Au même moment environ, la porte NON OU 22 reçoit ?X: l'horloge de validation 00E avec sa borne d'entrée et lehorioge de validation inversée 00E avec une autre borne d'entrée de celle-ci. Ainsi, la porte NON OU 22 applique l'impulsion de commande de données ODCP ayant l'état logique "haut", comme illustre à la fig. 6. L'impulsion de commande de données en sortie ODCP est mémorisée temporairement par la mémoire tampon 24 et est ensuite
appliquée aux grilles des transistors NMOS M", M4.
Tandis que l'impulsion de commande de données en sortie ODCP est à l'état logique "haut", les transistors - NMOS MS, M4 sont tous deux activés. Il en résulte que le courant s'écoulera de la tension d'alimentation de puissance Vcc vers la tension de référence de potentiel Vss à travers les transistors MS, M4. Par suite, le niveau de tension de la borne de sortie 16 passe à un niveau de tension de presque haute impédance basé sur le rapport de résistance à l'activation déterminé par les transistors NMOS Ms, M4. Par suite, le niveau de tension de la borne de sortie 18 est au niveau de tension de haute impédance habituelle avant que l'impulsion de commande d'adresse de colonne CAS passe à l'état loçique actif suivant, mime si le temps de pré-chargement de l'impulsion de commande d'adresse de colonne CAS est extrîmement court. Dans le cas o la sortie est produite tandis que le cycle actif est à l'état logique "0", la largeur d'oscillation de la tension de sortie est remarquablement diminuée. Par suite, la vitesse d'accès des données deviendra très élevée et le bruit généré vers
la sortie sera supprimé.
Un autre fonctionnement indiqué à titre d'exemple du mode colonne statique pris en liaison avec la fig. 7 sera maintenant décrit. Lorsque l'impulsion de commande d'adresse de rangée RAS passe à l'état logique actif "bas", le dispositif de mémoire à semiconducteurs fonctionnant en mode colonne statique attaque, de la manière habituelle, l'adresse de rangée RANGEE, comme illustré a la fig. 7. Si. alors, les première et seconde adresses de colonne COL1, COL2 sont séquentiellement appliquées au dispositif de mémoire et que l'impulsion de commande d'adresse de colonne CAS passe à l'état logique actif "bas", la donnée mémorisée dans une cellule mémoire sera accédée par l'adresse de colonne et l'adresse de rangée, lesquelles réagissent à l'impulsion de commande
d'adresse de rangée RAS.
Ensuite, la donnée extraite de la cellule mémoire est amplifiée par l'amplificateur de lecture de la m#me manière qu'indiqué a la fig. 1. Les sorties SAS, SAS de l'amplificateur de lecture sont appliquées au dispositif
de commande de sortie de données 12 de la fig. 4.
Ensuite, l'horloge de validation OOE réagissant à l'impulsion de commande d'adresse de colonne CAS est appliquée à l'unité de commande de sortie de données 12
avec un temps de retard donné.
L'unité de commande de sortie de données 12 recevant l'horloge de validation 00E genère la sortie SAS, SAS de l'amplificateur de lecture vers les bornes de sortie A', B' en réponse & l'horloge de validation OOE. Par suite, la donnée extraite de la cellule mémoire par adressage de la première adresse de colonne COL1 est appliquée aux grilles des transistors NMOS Mi. M2 en réponse A ' l'horloge de validation OOE et, au même instant, l'état de sortie DOUT changera son état logique de haute impédance de celle-ci vers l'état logique "haut" en 7as
comme illustré à la fig. 7.
Dans l'intervalle, l'horloge de validation 0OE génerée conformément A l'impulsion de commande d'adresse de colonne CAS ayant l'état logique actif "bas" est appliquée à la fois A la mémoire tampon à retard inverse et a la porte NON OU 22. Si la première adresse de colonne COL1 est remplacée par la seconde adresse de 21" colonne CQL2- tandis que la donnée extraite par la première adresse de colonne COLI est sortie. l'horloge de validation 00E passe A l'état logique "bas". Ensuite, au même moment, la porte NON OU 22 produit l'impulsion de commande de donnée en sortie ODCP (fig. 7) de la mime
7' manière que le mode page rapide décrit précédemment.
De plus, l'horloge de validation ODE peut être facilement changée enniveau logique "bas" pendant une période de temps donnée au moyen de la détection de transition d'adresse de colonne ATD (non représentée) en _;X réponse au changement de l'adresse de colonne. Par suite, dans le mode colonne statique n'ayant pas de temps de pré-chargement dans l'impulsion de commande d'adresse de colonne CAS, l'impulsion de commande de données en sortie ODCP est generee par la porte NON OU 22 chaque fois que l'adresse de colonne est changée. l'impulsion de commande ODCP étant appliquée aux portes des transistors NMOS MS,
M4 à travers la mémoire tampon 24.
Tandis que l'impulsion de commande de données en sortie ODCP est à l'état logique "haut", un trajet de courant est formé entre la tension d'alimentation de puissance Vcc et la tension de référence de potentiel Vss
dues aux transistors NMOS M3s M4 activés simultanément.
Ainsi, le niveau de tension de la borne de sortie 18 sera au niveau de tension de haute impédance déterminé par le : rapport de résistance à l'activation des transistors NMOS
MS, M4, comme représenté en 7c à la fig. 7.
On comprendra par suite que. du fait que le niveau de tension en sortie DOUT commence toujours par changer ses états logiques au niveau de tension de haute impédance 1'5 dans le cas o la donnée extraite par une adresse de colonne suivante est sortie vers la borne de sortie 18, la largeur d'oscillation de tension est rendue plus étroite et la donnée sera généréee a vitesse élevée avec moins de bruit, mème si la phase de la donnée en cours de sortie sans temps de pré-chargement est opposée à celle
de la donnée précédente.
Comme décrit précédemment, l'amélioration génère l'impulsion de commande de données en sortie en utilisant une horloge de validation de sortie de données. Le niveau de tension de la borne de sortie du dispositif de mémoire à semiconducteurs est commandé pour retourner vers le niveau de tension de haute impédance dans un temps court donne à partir du niveau de tension de la donnée précédente. Par suite, l'invention procure les avantages de diminuer les bruits en sortie et d'augmenter la
vitesse de sortie de données de façon significative.
Bien que les réalisations spécifiques et procédures de l'invention ont été illustrées et décrites ici en liaison avec un mode de réalisation préféré, il n'est pas prévu que l'invention soit limitée aux éléments et réalisations décrits. Un spécialiste de la technique reconnaîtra facilement que les éléments particuliers ou sous-ensembles peuvent ftre utilisés sans sortir du cadre
ni de l'esprit de l'invention.
1E
Claims (4)
1. Circuit d'ajustement du niveau de tension de sortie de données dans un dispositif de mémoire à semiconducteurs, comprenant: une borne d'alimentation de puissance (14); une borne de tension de référence de potentiel (16); une borne de sortie de données (18); une unité de commande de sortie de données (12) pour recevoir les signaux de détection amplifies avec ses 1iC) bornes d'entrée et pour sortir lesdits signaux en réponse à une horloge de validation (00E), ladite unité de commande de sortie de données (12) étant validée par ladite horloge de validation (OE) ; un moyen de commande pour une sortie de données vers 1- la borne de sortie de données (18) en réponse aux signau: sortis depuis l'unité de commande de sortie de données (12) un moyen de génération d'impulsions de commande recevant ladite horloge de validation <(00E) pour générer 2: une impulsion de commande de données en sortie en un point o les données sont sorties par l'horloge de validation (00Es, et un moyen de génération de tension de haute impédance (2e) connecté entre la borne d'alimentation de puissance (14) et la borne de tension de référence de potentiel (16) pour générer un niveau de tension d'état de haute impédance (2e) en réponse à l'impulsion de commande de données en sortie et pour appliquer ladite tension de haute impédance (2e) a la borne de sortie de données u (18), le niveau de tension de la borne de sortie de données (18) étant ainsi commandé pour retourner sans condition vers le niveau de tension de haute impédance
(2e) & partir du niveau-de tension en sortie précédent.
2. Circuit selon la revendication 1, caractérisé en _ ce que le moyen de génération d'impulsions de commande comprend une mémoire tampon à retard inverse (20) pour inverser ladite horloge de validation (00E) et pour retarder l'horloge de validation (OOE) pendant une période de temps donnée; moyen pour effectuer une opération NON OU logique par la reception de l'horloge de validation (OOE) avec une de ses entrées et l'horloge de validation (00E) inversée ayant une autre entrée et générant l'impulsion de commande de données en sortie qui conserve un état logique donné pendant une période de temps donnée, et un moyen pour mémoriser temporairement l'impulsion de commande de données en sortie et pour appliquer l'impulsion de commande. sous la forme du signal de contrSle de niveau de tension de haute impédance (2e), vers le moyen de génération de tension de haute impédance (2e). Circuit selon la revendication 2. caractérisé en ce que ladite horloge de validation (0OE) pour une mémoire tampon (24) de sorties de données est transitée vers un état logique actif pendant une période de temps donnée en réponse au changement de colonne, d'adresse, désactivant ainsi l'unité de commande de sortie de
données (12).
4. Circuit selon la revendication 1 ou 2, caractérisé en ce que ledit moyen de génération de tension de haute impédance (2e) comprend deux transistors à semiconducteurs à canal-N en métal-oxyde connectés en série, dont le point de connexion est associé a la borne de sortie de données (18), lesdits transistors étant connectés entre la tension d'alimentation de puissance et la tension de référence de potentiel, le moyen de génération de tension de haute impédance (2e) étant ainsi commandé d'une manière telle que lesdits transistors sont actives simultanément par le signal de commande de données en sortie généré à partir du moyen de génération d'impulsions de commande et un trajet de courant est ainsi formé entre la borne d'alimentation de puissance (14) et la borne de tension de référence de potentiel (16) et applique ainsi le niveau de tension de haute impédance (2e) & la borne de sortie de données (18), ledit niveau de tension de haute impédance (2e) étant détermine par un rapport de résistance à la validation des deux transistors à semiconducteurs à canal-N et à
semiconducteurs d'oxyde métallique.
5. Circuit selon la revendication 1, caractérise en ce que ledit moyen de commande comprend deux transistors a semiconducteurs à canal-N en oxyde métallique connectes en série entre la borne d'alimentation de puissance (14)
et la borne de tension de référence de potentiel (16).
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