KR950034255A - 데이타를 고속으로 독출할 수 있는 반도체 기억장치 - Google Patents

데이타를 고속으로 독출할 수 있는 반도체 기억장치 Download PDF

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KR950034255A KR1019950014289A KR19950014289A KR950034255A KR 950034255 A KR950034255 A KR 950034255A KR 1019950014289 A KR1019950014289 A KR 1019950014289A KR 19950014289 A KR19950014289 A KR 19950014289A KR 950034255 A KR950034255 A KR 950034255A
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

Øc발생회로(CG)가 열 어드레스 버퍼 제어신호(Øc)를 열 어드레스 버퍼(CB)로 출력하여, 열 어드레스 버퍼(CB)는 차동증폭기(DA)의 동작기간 동안 래치동작을 유지한다.
열 어드레스 버퍼(CB)는 열 어드레스 버퍼 제어신호(Øc)에 응답하여 입력 어드레스 신호(AD)래치하여, 열 어드레스 신호(CAI)를 Ød및 PAE발생회로(DPG)로 출력한다.
D및 PAE발생회로(DPG)는 차동증폭기 활성화 신호(PAE)를 열 어드레스 신호(CAi)및 열 액세스 활성화 신호(/CE)에 따라 차동증폭기로(DA)로 출력한다.
차동증폭기(DA)는 차동증폭기 활성화 신호(PAE)에 응답하여 데이타 입출력선(IOi)로 부터 입력된 데이타를 증폭하여 독출 데이타선(RDi)를 통하여 셀렉터(SE)로 출력한다.

Description

데이타를 고속으로 독출할 수 있는 반동체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 반도체 기억장치의 구성을 나타내는 블록도이다. 제2도는 제1도에서 나타낸 독출회로 및 메모리 셀 어레이의 구성을 나타낸다, 제3도는 제1도의 제어회로의 구성을 나타내는 블록도이다. 제4도는 제3도의 Øc발생회로의 구성을 나타내는 회로도이다.

Claims (23)

  1. 복수의 메모리 셀로부터 소정의 메모리 셀의 데이타를 출력하고, 열 어드레스 제어신호에 응답하여, 열어드레스 신호(AD)를 래치하는 열 어드레스 신호 래치 수단(CB), 상기 열 어드레스 신호 래치 수단에 의해 래치된 열 어드레스 신호에 따라 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하는 증폭 수단 및 상기 증폭 수단의 동작중에 상기 열 어드레스 신호 래치 수단이 래치 동작을 유지하도록 지령된 지령상태에서, 상기 열 어드레스 제어신호를 출력하는 열 어드레스 제어신호 출력 수단(CG)을 포함하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 열 어드레스 제어신호 출력 수단은 열 어드레스 스트로브 신호(/CAS)에 응답하여, 상기 열 어드레스 제어신호를 상기 래치 지령상태에서 출력하는 제1제어신호 출력 수단(G5,G6,G8,G12,G13,C3,C4)및 열 어드레스 신호의 변화를 나타내는 열 어드레스 변화 검지 신호에 응답하여, 상기 열 어드레스제어신호를 소정 시간 동안 상기 래치 지령상태에서 출력하는 제2제어신호 출력수단(G12∼G11,C1∼C4)을 포함하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 제2제어신호 출력수단이 상기 열 어드레스 변화검지 신호가 소정시간 지연된 지연 열 어드레스 변화검지 신호를 출력하는 지연 수단(G7,G9,G10,G11,C1,C2)을 포함하고, 상기 제2제어신호 출력수단은 상기 래치 지령상태에서 상기 지연시간동안 상기 열 어드레스 제어신호를 출력하는 반도체 기억장치.
  4. 제1항에 있어서, 데이타 전송제어신호(Ør)에 따라 상기 증폭 수단으로 부터 출력된 데이타를 래치하는 출력 데이타 래치 수단(DL) 및 상기 열 어드레스 스트로브 신호가 활성화 상태가 되고, 상기 열 어드레스 신호의 변화로부터 소정시간 경과후에 상기 데이타 전송 제어신호를 활성화 상태에서 출력하고, 상기 증폭 수단의 동작이 종료된 제1상태 및 상기 열 어드레스 스트로브 신호가 활성화 상태가 된 제2상태 중 어느 하나의 상태가 될 때까지 상기 활성화 상태를 계속하는 데이타 전송 제어신호 출력 수단(TC)을 더욱 포함하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 소정 메모리 셀의 데이타에 대응하는 출력신호를 출력하는 출력수단(OB)를 더욱 포함하고, 상기 출력수단은 N형MOSFET로 구성된 드라이(driver)트랜지스터(Q16), 한 단자가 상기 드라이버 트랜지스터의 게이트에 접속된 제1P형 MOSFET(Q13), 상기 제1P형 MOSFET의 다른 단자에 접속된 제1커패시터(C32), 한 단자는 상기 제1P형 MOSFET의 다른 단자에 접속되고, 다른 단자에는 전원전압이 입력되는 제2P형 MOSFET(Q12),한 단자는 상기 제2P형 MOSFET의 백 게이트(back gate)에 접속되고, 다른 단자에는 상기 전원전압의 승압버전인 내부 고전압이 입력되는 다이오드(D1)및 한 단자는 상기 다이오드의 한 단자 및 상기 제2P형 MOSFET의 백 게이트에 접속되는 제2커패시터(C31)을 포함하고, 상기 제1커패시터는 상기 전원전압에 의해 상기 제2P형 MOSFET를 통하여 프리챠아지(precharge)되고, 상기 제2커패시터는 상기 내부 고전압에 의해 상기 다이오드를 통하여 프리챠아지되는 반도체 기억장치.
  6. 제1항에 있어서, 상기 메모리 셀의 데이타에 대응하는 입력신호를 받아서, 출력 버퍼 제어신호(ØE)에 응답하여 상기 입력신호에 대응하는 출력 신호를 출력하는 출력수단(OB)을 더욱 포함하고, 상기 출력수단(OB)는N형 MOSFET로 구성된 드라이버 트랜지스터(Q178), 한 단자가 상기 드라이버 트랜지스터의 게이트에 접속되고, P형 MOSFET로 구성된 스위칭 트랜지스터(Q173), 상기 스위칭 트랜지스터의 다른 단자에 접속된 커패시터(C171), 한단자는 스위칭 트랜지스터의 칭 트랜지스터(Q173), 상기 스위칭 트랜지스터의 다른 단자에 접속되고, 다른 단자에는 전원 전압이 입력되는 N형 MOSFET로 구성된 프리챠아지 트랜지스터(Q176)및 상기 전원전압 레벨의 신호를 상기 전원전압의 승압버전인 내부 고전압 레벨의 신호로 변환하고, 상기 출력버퍼 제어신호 및 입력신호중 적어도 하나가 비활성화 상태가 될 때, 상기 내부 고전압 레벨의 상기 신호를 상기 프리챠아지 트랜지스터의 게이트로 출력하는 레벨 변환 수단(Q171,Q172,Q174,Q175,G171,G174)를 포함하고, 상기 커패시터는 상기 전원전압에 의해서 상기 프리챠아지 트랜지스터를 통하여 프리챠아지되는 반도체 기억장치.
  7. 제1항에 있어서, 상기 증폭수단은 복수의 증폭수단을 포함하고, 프리디코드 신호(Y0∼Y3)에 응답하여 상기 복수의 증폭수단으로 부터 출력된 데이타를 선택하는 선택수단(DC0∼DC3,Q201∼Q208), 상기 선택수단에 의해 선택된 데이타를 래치하는 데이타 래치수단 (G201∼G209)및 상기 데이타 래치수단으로 부터 출력된 데이타를 출력하는 출력 버퍼 수단(OB)을 더욱 포함하는 반도체 기억장치.
  8. 복수의 메로리 셀로부터 소정의 메모리 셀의 데이타를 출력하고, 열 어드레스 신호의 변화에 따라 동작하여, 상기 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하는 증폭수단(DA), 제어신호에 따라 상기 증폭수단으로 부터 출력된 데이타를 래치하는 출력 데이타 래치수단(DL) 및 열 어드레스 스트로브 신호가 활성화 상태가 되고, 상기 열 어드레스 신호의 변화로부터 소정 시간이 경과한 후, 활성화 상태에서 상기 제어신호를 출력하고, 상기 증폭수단의 동작이 종료된 제1상태 및 상기 열 어드레스 스트로브 신호가 비활성화 상태가 된 제2상태중 어느하나의 상태까지 상기 활성화 상태를 계속하는 제어신호 출력수단(TG)을 더욱 포함하는 반도체 기억장치.
  9. 제8항에 있어서, 래치 제어신호에 응답하여 열 어드레스 신호를 래치하는 열 어드레스 신호 래치수단(CB)및 상기 열 어드레스 신호 래치수단이 상기 증폭수단의 동작기간동안 래치동작을 유지하도록 지정된 래치지령 상태에서 상기 래치 제어신호를 출력하는 래치 제어신호 출력수단(CG)을 더욱 포함하고, 상기 제어신호 출력수단은 열 어드레스 스트로브 신호, 열 어드레스 신호의 변화를 나타내는 열 어드레스 변화 검지신호 및 상기 래치 제어신호에 응답하여 상기 제어 신호를 출력하는 반도체기억장치.
  10. 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 열 어드레스 신호의 변화에 따라 동작하여, 상기 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하는 복수의 증폭수단(DA), 상기 어드레스 신호에 응답하여 프리디코드 신호를 출력하는 프리디코드 수단(PD), 상기 프리디코드 수단에 응답하여 상기 복수의 증폭수단으로 부터 소정 증폭수단을 선택하고, 상기 선택된 증폭수단으로부터 출력된 데이타를 출력하는 선택수단(SE), 상기 선택수단으로 부터 출력된 데이타를 래치하는 출력 데이타 래치수단(DL)및 상기 출력데이타 래치수단이 상기 선택수단으로 부터 출력된 데이타를 래치할 때까지 상기 프리디코드 신호를 유지하는 유지수단(DC0∼DC3)을 더욱 포함하고, 상기 선택수단은 상기 유지수단에 의해 유지된 프리디코드 신호에 따라 상기 복수의 증폭수단으로 부터 소정 증폭수단을 선택하는 반도체기억장치.
  11. 제10항에 있어서, 상기 유지수단은 상기 프리디코드 신호를 소정시간 지연시킨 지연 프리디코드 신호를 출력하는 지연수단(DC0∼DC3)을 포함하고, 상기 선택수단은 상기 지연 프리디코드 신호에 따라 상기 복수의 증폭수단으로 부터 소정 증폭수단을 선택하는 반도체 기억장치.
  12. 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하는 증폭수단(DA), 열 어드레스 제어신호가 소정시간 지연된 지연 열 어드레스 제어신호를 출력하는 지연 열 어드레스 제어신호 출력수단(CDG), 열 어드레스 신호에 응답하여 프리디코드 신호를 출력하는 프리디코드 수단(PD), 상기 프리디코드 신호 및 상기 지연 열 어드레스 제어신호에 응답하여 복수의 증폭수단으로 부터 소정 증폭수단을 선택하고, 상기 선택된 증폭수단으로 부터 출력된 데이타를 출력하는 선택수단(SE)및 상기 선택수단으로 부터 출력된 데이타를 래치하는 출력 데이타 래치회로(DL)를 포함하고, 상기 지연 열 어드레스 제어신호 출력수단은 상기 출력데이타 래치 수단이 상기 선택 수단으로 부터 출력된 데이타를 래치할 때까지 상기 지연 열 어드레스 제어신호를 지연시키는 반도체 기억장치.
  13. 제12항에 있어서, 상기 복수의 증폭수단 각각은 서로 상보관계이며 증폭된 데이타에 대응하는 제1및 제2출력신호(RDi)를 출력하고, 상기 선택수단은 데이타 선택제어신호(ØD)에 따라 제1 및 제2출력신호를 래치하는 증폭 데이타 래치수단(LC0∼LC3)을 포함하고, 상기 복수의 증폭수단 각각은 비활성화 상태시 상기 제1및 제2출력신호를 제1전위에 출력하고, 활성화 상태시 상기 메모리셀의 데이타에 따라 상기 제1및 제2출력신호중 어느 하나를 제2전위에 출력하고, 상기 증폭 데이타 래치 수단은 상기 제1 및 제2출력신호가 상기 제1전위가 될 때 유지동작을 계속하고, 상기 제1및 제2의 출력신호 중 어느 하나가 상기 제2전위가 될 때 유지된 데이타를 변화하고, 상기 제1 및 제2출력신호가 상기 제1전위가 되고, 상기 데이타 선택 제어신호가 활성화 상태가 될 때 비활성화 상태가 되는 반도체 기억장치.
  14. 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 상기 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하여, 서로 상보관계인 제1 및 제2 출력신호를 출력하는 증폭수단(DA)및 제어신호에 응답하여 상기 제1 및 제2출력신호를 래치하는 증폭 데이타 래치수단(LC0∼LC3)을 포함하고, 상기 증폭수단은 상기 제1 및 제2출력신호를 비활성화 상태시 제1전위에 출력하고, 활성화 상태시 상기 메모리 셀의 데이타에 따라 상기 제1및 제2 출력신호를 제2전위에 출력하고, 상기 증폭데이타 래치수단은 상기 제1 및 제2출력신호가 상기 제1전위가 될때 유지동작을 계속하고, 상기 제1 및 제2출력신호중 어느하나가 상기 제2전위가 될때 유지되어 있는 데이타를 변화하고, 상기 제1및 제2출력신호가 상기 제1전위가 되고 상기 제어신호가 활성화 상태가 될 때 비활성화 상태가 되는 반도체 기억장치.
  15. 제14항에 있어서, 상기 증폭수단은 복수의 증폭수단을 포함하고, 상기 증폭 데이타 래치수단은 상기 복수의 증폭수단으로 부터 출력된 상기 제1 및 제2출력신호를 래치하는 복수의 증폭 데이타래치수단을 포함하고, 상기 복수의 증폭 데이타 래치수단으로 부터 소정 증폭 데이타 래치수단을 선택하는 선택수단(DC0∼DC3,Q1∼Q8)을 더욱 포함하는 반도체 기억장치.
  16. 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 상기 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하고, 서로 상보관계인 제1 및 제2출력신호를 출력하는 증폭수단(DA)및, 제어신호에 응답하여 상기 제1 및 제2출력신호를 래치하는 출력 데이타 래치수단(DL)을 포함하고, 상기 증폭수단은 비활성화 상태시 상기 제1 및 제2출력신호를 제1전위에 출력하고, 비활성화상태시 상기 메모리 셀의 데이타에 따라 상기 제1 및 제2출력신호 중 어느하나를 제2전위에 출력하고, 상기출력 데이타 래치 수단은 오직 상기 제어신호가 활성화 상태가 되고, 상기 제1 및 제2출력신호중 어느하나가 상기 제2전위가 될 때 상기 제1및 제2출력신호를 래치하는 반도체 기억장치.
  17. 제16항에 있어서, 상기 출력 데이타 래치수단은 리셋신호에 응답하여 래치된 데이타를 리셋하는 반도체 기억장치.
  18. 제17항에 있어서, 상기 출력 데이타 래치수단으로 부터 출력된 신호를 받아서, 출력버퍼 제어신호에 응답하여 데이타를 출력하는 출력버퍼수단(OB)을 더욱 포함하고, 상기 리셋신호는 상기 출력버퍼 제어신호를 포함하는 반도체 기억장치.
  19. 제18항에 있어서, 상기 출력버퍼 수단은 N형 MOSFET로 구성된 드라이버 트랜지스터(Q16), 한 단자가 상기 드라이버 트랜지스터의 게이트에 접속된 제1P형 MOSFET(Q13), 상기 제1P형 MOSFET의 다른 단자에 접속된 제1커패시터(C32), 한 단자는 상기 제1P형 MOSFET의 다른 단자에 접속되고, 다른 단자에는 전원전압이 입력되는 제2P형 MOSFET(Q12), 한 단자는 상기 제2P형MOSFET의 백 게이트에 접속되고, 다른 단자에는 상기 전원전압의 승압버전인 내부고전압이 입력되는 다이오드(D1)및 한 단자가 상기 다이오드의 한 단자 및 상기 제2P형 MOSFET의 백 게이트에 접속된 제2커패시터(C31)를 포함하고, 상기 제1커패시터는 상기 전원전압에 의해 상기 제2P형 MOSFET을 통하여 프리챠아지되고, 상기 제2커패시터는 내부고전압에 의해 상기 다이오드를 통하여 프리챠아지되는 반도체 기억장치.
  20. 제18항에 있어서, 상기 출력버퍼수단은 N형MOSFET로 구성된 드라이버 트랜지스터(Q178), 한 단자가 상기 드라이버 트랜지스터의 게이트에 접속되고, P형MOSFET로 구성된 스위칭 트랜지스터(Q173), 상기 스위칭 트랜지스터의 다른 단자에 접속된 커패시터(C171), 한단자는 상기 스위칭 트랜지스터의 다른 단자에 접속되고, 다른 단자에는 전원전압이 입력되며, N형MOSFET로 구성된 프리챠아지 트랜지스터(Q176)및 상기 전원전압 레벨의 신호를 상기 전원전압의 승압버전인 내부 고전압 레벨의 신호로 변환하고, 상기 출력 버퍼제어신호 및 상기 제1 및 제2입력신호중 적어도 하나가 비활성화 상태가 될 때 상기 내부 고전압 레벨의 상기 신호를 상기 프리챠아지 트랜지스터의 게이트로 출력하는 레벨 변환 수단(Q171,Q172,Q174,Q175,G171,G174)을 포함하고, 상기 커패시터는 상기 전원전압에 의해서 상기 프리챠아지 트랜지스터를 통하여 프리챠아지되는 반도체 기억장치.
  21. 복수의 메모리 셀로부터 메모리 셀의 데이타를 출력하고, 상기 소정 메모리 셀의 데이타에 대응하는 출력신호를 출력하는 출력수단(OB)를 포함하고, 상기 출력수단은 N형 MOSFET로 구성된 드라이버 트랜지스터(Q16), 한 단자가 상기 드라이버 트랜지스터의 게이트에 접속된 제1P형 MOSFET(Q13), 상기 제1P형 MOSFET의 다른 단자에 접속된 제1커패시터(C32), 한 단자는 상기 제1 P형 MOSFET의 다른 단자에 접속되고, 다른 단자에는 전원전압이 입력되는 제2P형 MOSFET(Q12), 한 단자는 상기 제2P형 MOSFET의 백 게이트에 접속되고, 다른단자에는 상기 전원전압의 승압 버젼인 내부 고전압이 입력되는 다이오드(D1) 및 한 단자가 상기 다이오드의 한 단자 및 상기 제2P형 MOSFET의 백 게이트에 접속된 제2커패시터(C31)을 포함하고, 상기 제1커패시터는 상기 전원전압에 의해 상기 제2P형 MOSFET를 통하여 프리챠아지되고, 상기 제2커패시터는 상기 내부 고전압에 의해 상기 다이오드를 통하여 프리챠아지되는 반도체 기억장치.
  22. 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 상기 메모리 셀의 데이타에 대응하는 입력신호를 받고, 제어신호에 따라 상기 입력 신호에 대응하는 출력신호를 출력하는 출력수단(OB)를 포함하고. 상기 출려수단은 N형 MOSFET로 구성된 드라이버 트랜지스터(Q178), 한 단자가 상기 드라이버 트랜지스터의 게이트에 접속되며, P형 MOSFET로 구성된 스위칭 트랜지스터(Q173), 상기 스위칭 트랜지스터의 다른 단자에 접속된 커패시터(C171), 한 단자는 상기 스위칭 트랜지스터의 다른 단자에 접속되고, 다른 단자는 전원전압에 접속되며, N형MOSFET로 구성된 프리챠아지 트랜지스터(Q176)및 상기 전원전압 레벨의 신호를 상기 전원전압의 승압버전인 내부 고전압 레벨의 신호로 변환하고, 상기 제어신호 및 상기 입력신호 중 적어도 어느 하나가 비활성화 상태가 될 때 상기 내부 고전압 레벨의 상기 신호를 상기 프리챠아지 트랜지스터의 게이트로 출력하는 레벨 변환 수단(Q171,Q172,Q174,Q175,G171,G174)을 포함하고, 상기 커패시터는 상기 전원전압에 의해서 상기 프리챠아지 트랜지스터를 통하여 프리챠아지되는 반도체 기억장치.
  23. 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 상기 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하는 복수의 증폭수단(DA), 프리디코드 신호에 응답하여 상기 복수의 증폭수단으로 부터 출력된 데이타를 선택하는 선택수단(DC0∼DC3,Q201∼Q208)상기 선택수단에 의해 선택된 데이타를 래치하는 데이타 래치수단(G201∼G209)및 상기 데이타 래치수단으로 부터 출력된 데이타를 출력하는 출력버퍼 수단(OB)를 포함하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5663919A (en) * 1996-02-28 1997-09-02 Micron Technology, Inc. Memory device with regulated power supply control
JP3183159B2 (ja) * 1996-03-29 2001-07-03 日本電気株式会社 同期型ｄｒａｍ
KR100231431B1 (ko) * 1996-06-29 1999-11-15 김주용 입력 버퍼 회로
JPH10162573A (ja) * 1996-11-29 1998-06-19 Nec Corp 半導体記憶装置
KR100211149B1 (ko) * 1996-12-24 1999-07-15 윤종용 반도체 메모리 장치의 데이터 출력버퍼 제어회로
US6511735B1 (en) 1997-06-26 2003-01-28 Southpac Trust International, Inc. Decorative grass having an appearance simulating the appearance of cloth
US5835441A (en) * 1997-08-21 1998-11-10 Micron Technology, Inc. Column select latch for SDRAM
US5978284A (en) 1997-08-22 1999-11-02 Micron Technology, Inc. Synchronous memory with programmable read latency
JP3762558B2 (ja) * 1998-12-28 2006-04-05 富士通株式会社 半導体記憶装置及び半導体記憶装置における出力信号の制御方法並びに出力信号制御回路
KR100507866B1 (ko) 1999-06-28 2005-08-18 주식회사 하이닉스반도체 디디알 에스디램의 파이프래치 출력단 프리차지 구조
US6434057B1 (en) * 2001-08-16 2002-08-13 United Microelectronics Corp. Memory device with a sense amplifier detection circuit to control an output buffer amplifier
US7032056B2 (en) * 2003-05-08 2006-04-18 International Business Machines Corporation Encoding of message onto strobe signals
JP6031954B2 (ja) * 2012-11-14 2016-11-24 ソニー株式会社 発光素子、表示装置及び電子機器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6228994A (ja) * 1985-07-29 1987-02-06 Nec Corp メモリ集積回路
US5210715A (en) * 1988-06-27 1993-05-11 Texas Instruments Incorporated Memory circuit with extended valid data output time
KR940008295B1 (ko) * 1989-08-28 1994-09-10 가부시기가이샤 히다찌세이사꾸쇼 반도체메모리
JP2911918B2 (ja) * 1989-08-30 1999-06-28 富士通株式会社 半導体記憶装置
JP2696026B2 (ja) * 1991-11-21 1998-01-14 株式会社東芝 半導体記憶装置
JP2830594B2 (ja) * 1992-03-26 1998-12-02 日本電気株式会社 半導体メモリ装置
KR950012019B1 (ko) * 1992-10-02 1995-10-13 삼성전자주식회사 반도체메모리장치의 데이타출력버퍼
US5399920A (en) * 1993-11-09 1995-03-21 Texas Instruments Incorporated CMOS driver which uses a higher voltage to compensate for threshold loss of the pull-up NFET
KR960004567B1 (ko) * 1994-02-04 1996-04-09 삼성전자주식회사 반도체 메모리 장치의 데이타 출력 버퍼
JP2684998B2 (ja) * 1994-09-29 1997-12-03 日本電気株式会社 半導体メモリ
JPH08235852A (ja) * 1995-02-28 1996-09-13 Mitsubishi Electric Corp 半導体記憶装置
KR0157901B1 (ko) * 1995-10-05 1998-12-15 문정환 출력 제어 회로를 포함하는 디램

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US5729502A (en) 1998-03-17

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