FR2634047A1 - Pilote d'amplificateur de lecture pour dispositif a memoire - Google Patents
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Abstract
L'invention décrit un pilote d'amplificateur de lecture amélioré destiné à la lecture et au rétablissement de données dans des cellules de mémoire, dans lequel des moyens de tirage vers le haut constitués par au moins un transistor MOS à canal p (Tg; Ti, Tj) sont respectivement prévus pour forcer vers le haut la tension de porte d'au moins un de chacun des transistors MOS à canal p retardables (Tg; Ta-Tc) au sein du premier inverseur IV10 du pilote de signaux d'horloge de lecture 10 et du second inverseur IV40 du pilote de signaux d'horloge de rétablissement 20 pendant les périodes transitoires de décroissance des signaux d'horloge de lecture Qs et de rétablissement Qsd, ce qui a pour résultat que la formation d'un trajet de courant CC entre la ligne d'alimentation et la ligne de terre dans l'un quelconque des transistors MOS à canal p retardables est empêchée, ce qui permet d'éviter une dissipation de puissance inutile. De plus, des résistances de retardement R3; R1, R2 sont installées respectivement dans le premier inverseur du pilote de signaux d'horloge de lecture 10 et dans le second inverseur du pilote de signaux d'horloge de rétablissement 20 de manière à rendre les bords d'attaque des signaux d'horloge de lecture et de rétablissement moins raides, ce qui permet d'exclure la production de bruit.
Description
La présente invention se rapporte à un ensemble de circuits d'amplificateur de lecture destiné à la lecture de données en provenance de cellules de mémoire, et plus particulièrement à un pilote d'amplificateur de lecture destiné à piloter l'amplificateur de lecture au moyen de signaux d'horloge de lecture ou de signaux d'horloge de rétablissement ayant des pentes multiples pour réduire le courant de crête lors du procédé de lecture de, ou de rétablissement dans, la mémoire RAM dynamique à CMOS, dans lequel au cours du retour à un état de pré-chargement, les trajets du courant
CC au sein du pilote de signaux d'horloge de lecture et du pilote de signaux d'horloge de rétablissement sont éliminés, ce qui permet ainsi de réduire la dissipation de puissance dynamique due au courant transitoire.
CC au sein du pilote de signaux d'horloge de lecture et du pilote de signaux d'horloge de rétablissement sont éliminés, ce qui permet ainsi de réduire la dissipation de puissance dynamique due au courant transitoire.
Généralement, l'ensemble de circuits d'amplificateur de lecture monté au sein d'un dispositif de mémoire RAM dynamique à CMOS destiné à la lecture de données en provenance de la cellule comprend un pilote de signaux d'horloge de lecture, un pilote de signaux d'horloge de rétablissement, un moyen de retard et un amplificateur de lecture. Les signaux d'horloge de lecture destinés à la lecture des données en provenance de la cellule et les signaux d'horloge de rétablissement destinés au rétablissement des données dans la cellule engendrent une augmentation du courant de crête s'ils présentent des pentes raides au cours de transitions entre un niveau haut et un niveau bas, ou vice versa. Dans un tel cas, il en résulte du bruit pouvant engendrer un mauvais fonctionnement.Conformément aux solutions classiques adoptées pour résoudre ce problème, les pentes raides engendrées au cours de transitions du signal d'horloge de lecture ou du signal d'horloge de rétablissement sont réparties en pentes doubles ou multiples afin d'obtenir des pentes douces. Le circuit de pilotage d'amplificateur de lecture classique présentant des pentes multiples et auquel il est fait référence dans la présente demande est illustré sur la figure 1.
Cependant, dans les circuits conformes aux technologies classiques, malgré les avantages susmentionnés, les transistors MOS dans le pilote de signaux d'horloge de lecture sont mis simultanément en circuit pendant une courte période de temps afin de constituer un trajet de courant CC, ce qui entrain la consommation de courant, par le fait que, lorsque l'opération de pré-chargement de l'amplificateur de lecture est commencée à l'achèvement de l'opération de lecture et de rétablissement, il se produit des retards des flancs descendants du signal d'horloge de lecture et du signal d'horloge de rétablissement en fonction des caractéristiques des pentes multiples du pilote de signaux d'horloge de lecture et du pilote de signaux d'horloge de rétablissement.De plus, les transistors MOS situés dans le pilote de signaux d'horloge de rétablissement constitueront également un trajet de courant CC avec une partie de l'amplificateur de lecture, ce qui entraFne la dissipation de courants CC. Il en résultera une perte de puissance dynamique importante dans l'ensemble du dispositif de mémoire à haute densité.
La présente invention a donc pour objet de fournir un pilote d'amplificateur de lecture dans lequel le trajet de courant CC dans le pilote de signaux d'horloge de lecture est éliminé afin d'empêcher la dissipation du courant CC pendant la période durant laquelle l'opération dé pré-chargement de l'amplificateur de lecture est commencée à compter de la fin de l'opération de lecture.
La présente invention a également pour objet de fournir un pilote d'amplificateur de lecture dans lequel le trajet de courant
CC dans le pilote de signaux d'horloge de rétablissement est éliminé afin d'empêcher la dissipation de courant CC pendant la période durant laquelle l'opération de pré-chargement de l'amplificateur de lecture est commencée à compter de la fin des opérations de rétablissement.
CC dans le pilote de signaux d'horloge de rétablissement est éliminé afin d'empêcher la dissipation de courant CC pendant la période durant laquelle l'opération de pré-chargement de l'amplificateur de lecture est commencée à compter de la fin des opérations de rétablissement.
Un mode de réalisation de. la présente invention sera présenté par la description suivante d'un pilote d'amplificateur de lecture constitué par un pilote de signaux d'horloge de lecture. Plus
Particulièrement, le pilote de signaux d'horloge de lecture selon la présente invention comporte: un premier inverseur pour inverser l'entrée de l'horloge de lecture; un second inverseur comprenant un transistor MOS à canal p ayant une faible capacité de pilotage de courant et un transistor MOS à canal n ayant une grande capacité de pilotage de courant, pour ré-inverser la sortie du premier inverseur; un moyen de retard pour retarder la sortie du premier
Inverseur; et un transistor MOS à canal p supplémentaire ayant une porte reliée à la borne de sortie du moyen de retard, un drain relié à la borne de sortie du second inverseur pour former un noeud de sortie commun, et une source reliée à la ligne d'alimentation, et ayant une capacité de pilotage de courant plus importante que celle du transistor à canal p situé dans le second inverseur, si bien que le signal de validation de lecture délivré en sortie au niveau du noeud de sortie commun du second inverseur relié à la porte du transistor de lecture couplé au noeud de plus faible potentiel de l'amplificateur de lecture présente des pentes multiples. En outre, un moyen est prévu pour forcer vers le haut la tension de porte du transistor MOS à canal p supplémentaire jusqu'au niveau de la tension d'alimentation dès que le signal d'horloge de lecture passe à l'état INVALIDATION.Ainsi, pendant la période transitoire de décroissance du signal d'horloge de lecture pour la désactivation de l'opération de lecture, le transistor MOS à canal p supplémentaire ayant une grande capacité de pilotage de courant est en premier lieu mis hors circuit, par le fait que le moyen de tirage vers le haut destiné à tirer vers le haut la tension de porte du transistor MOS à canal p supplémentaire est mis en circuit, ce qui a pour résultat final d'empêcher la formation d'un trajet de courant CC entre la ligne d'alimentation et la ligne de terre, si bien qu'il est possible d'éviter la dissipation de puissance CC dynamique.
Particulièrement, le pilote de signaux d'horloge de lecture selon la présente invention comporte: un premier inverseur pour inverser l'entrée de l'horloge de lecture; un second inverseur comprenant un transistor MOS à canal p ayant une faible capacité de pilotage de courant et un transistor MOS à canal n ayant une grande capacité de pilotage de courant, pour ré-inverser la sortie du premier inverseur; un moyen de retard pour retarder la sortie du premier
Inverseur; et un transistor MOS à canal p supplémentaire ayant une porte reliée à la borne de sortie du moyen de retard, un drain relié à la borne de sortie du second inverseur pour former un noeud de sortie commun, et une source reliée à la ligne d'alimentation, et ayant une capacité de pilotage de courant plus importante que celle du transistor à canal p situé dans le second inverseur, si bien que le signal de validation de lecture délivré en sortie au niveau du noeud de sortie commun du second inverseur relié à la porte du transistor de lecture couplé au noeud de plus faible potentiel de l'amplificateur de lecture présente des pentes multiples. En outre, un moyen est prévu pour forcer vers le haut la tension de porte du transistor MOS à canal p supplémentaire jusqu'au niveau de la tension d'alimentation dès que le signal d'horloge de lecture passe à l'état INVALIDATION.Ainsi, pendant la période transitoire de décroissance du signal d'horloge de lecture pour la désactivation de l'opération de lecture, le transistor MOS à canal p supplémentaire ayant une grande capacité de pilotage de courant est en premier lieu mis hors circuit, par le fait que le moyen de tirage vers le haut destiné à tirer vers le haut la tension de porte du transistor MOS à canal p supplémentaire est mis en circuit, ce qui a pour résultat final d'empêcher la formation d'un trajet de courant CC entre la ligne d'alimentation et la ligne de terre, si bien qu'il est possible d'éviter la dissipation de puissance CC dynamique.
On va maintenant décrire un autre mode de réalisation de la présente invention qui se présente sous la forme d'un pilote d'amplificateur de lecture comportant un pilote de signaux d'horloge de rétablissement constitué de la manière suivante. Le pilote de signaux d'horloge de rétablissement conformément à la présente invention comporte: un premier inverseur pour inverser le signal d'horloge de rétablissement en provenance de la sortie d'un moyen de retard qui engendre des signaux d'horloge de rétablissement en retardant les signaux d'horloge de lecture pendant une période de temps prédéterminée; et un second inverseur composé d'une pluralité de transistors MOS à canal p qui sont disposés en parallèle par rapport à la borne de sortie du premier inverseur, mis successivement en circuit à différents instants en réponse aux sorties du premier inverseur, et sont munis de résistances de retardement entre leurs portes, dans lequel les signaux de validation de rétablissement délivrés au niveau du noeud de sortie du second inverseur relié au noeud de potentiel plus élevé de l'amplificateur de lecture présentent une pente à gradins multiples.
De plus, un moyen est prévu pour forcer vers le haut jusqu'au niveau de la tension d'alimentation la tension de porte d'au moins un transistor MOS à canal p ayant des caractéristiques de fonctionnement retardé dans le second inverseur, dès que le signal d'horloge de rétablissement est invalidé.
Ainsi, pendant la période transitoire de décroissance du signal d'horloge de rétablissement durant laquelle l'opération de rétablissement est invalidée, le moyen de tirage vers le haut est mis en circuit et, à son tour, la porte d'au moins un transitor MOS à canal p ayant une caractéristique de fonctionnement retardé dans le second inverseur est forcée vers le haut de manière à mettre simultanément hors circuit les transistors MOS à canal p respectifs dans le second inverseur, ce qui a pour résultat que, pendant la période lors de laquelle le démarrage de l'opération de pré-chargement d'un amplificateur de lecture est initié par une impulsion d'horloge d'égalisation afin de pré-charger l'amplificateur de lecture, la formation d'un trajet de courant CC entre la ligne d'alimentation et la ligne de terre dans l'un quelconque des transistors MOS à canal p du second inverseur sera évitée.
Les objets précités et d'autres avantages de la présente invention ressortiront plus clairement grâce à la description détaillée des modes préférés de la présente invention faite en référence aux dessins annexés sur lesquels:
La figure 1 représente en détail l'ensemble de circuits du pilote d'amplificateur de lecture conformément à la technologie classique;
La figure 2 est un chronogramme illustrant les opérations des entrées et des sorties des éléments principaux de l'ensemble de circuits de la figure 1;
La figure 3 est un circuit illustrant en détail le moyen à retard du signal d'horloge de lecture de la figure 1;
La figure 4 est un chronogramme illustrant les fonctions du circuit de la figure 3;
La figure 5 illustre en détail un ensemble de circuits d'un pilote d'amplificateur de lecture conformément à la présente invention; et
La figure 6 est un chronogramme Il lustrant les opérations des entrées et des sorties des éléments principaux représentés dans le circuit de la figure 5.
La figure 1 représente en détail l'ensemble de circuits du pilote d'amplificateur de lecture conformément à la technologie classique;
La figure 2 est un chronogramme illustrant les opérations des entrées et des sorties des éléments principaux de l'ensemble de circuits de la figure 1;
La figure 3 est un circuit illustrant en détail le moyen à retard du signal d'horloge de lecture de la figure 1;
La figure 4 est un chronogramme illustrant les fonctions du circuit de la figure 3;
La figure 5 illustre en détail un ensemble de circuits d'un pilote d'amplificateur de lecture conformément à la présente invention; et
La figure 6 est un chronogramme Il lustrant les opérations des entrées et des sorties des éléments principaux représentés dans le circuit de la figure 5.
Pour permettre une meilleure compréhension du dispositif de la présente invention, un pilote d'amplificateur de lecture à couplage transversal classique sera tout d'abord décrit en référence aux figures 1 à 4.
Comme représenté sur la figure 1, le pilote d'amplificateur de lecture destiné à la lecture de données enregistrées dans une cellule de mémoire se compose généralement d'un pilote de signaux d'horloge de lecture 1, d'un pilote de signaux d'horloge de rétablissement 2, d'un moyen de retard 3 et d'un amplificateur de lecture 4.
Dans le circuit dudit pilote d'amplificateur de lecture, un pilote de signaux d'horloge de lecture 1 eSt constitué de manière à ce qu'un transistor de lecture MOS à canal n, Ts, soit commandé au moyen d'un signal d'horloge de lecture Qs qui est délivré par l'intermédiaire d'un premier inverseur IV1 et d'un second inverseur
IV3, qui se compose de transistors MOS à canal p,n, Te, Tf. De plus, le pilote de signaux d'horloge de lecture 1 est également constitué de manière a ce que le transistor de lecture MOS à canal n puisse être commandé au moyen de la sortie d'un transistor MOS à canal p supplémentaire, Td, qui est piloté au moyen du signal d'horloge de lecture Qs délivré par l'intermédiaire du premier inverseur IV1 et d'une résistance de retardement R3.
IV3, qui se compose de transistors MOS à canal p,n, Te, Tf. De plus, le pilote de signaux d'horloge de lecture 1 est également constitué de manière a ce que le transistor de lecture MOS à canal n puisse être commandé au moyen de la sortie d'un transistor MOS à canal p supplémentaire, Td, qui est piloté au moyen du signal d'horloge de lecture Qs délivré par l'intermédiaire du premier inverseur IV1 et d'une résistance de retardement R3.
De plus, dans le pilote d'amplificateur de lecture, un pilote de signaux d'horloge de rétablissement 2 est constitué de manière à ce que des résistances de retardement R1-R2 soient installées entre les portes de transistors MOS à canal p, Ta-Tc disposés en parallèle pour la mise en circuit séquentielle de plusieurs des transistors
Ta-Tc au moyen de signaux d'horloge de rétablissement Qsd qui sont émis en sortie à partir du moyen de retard 3 et délivrés par l'intermédiaire d'un autre inverseur IV2, les transistors MOS à canal p, Ta-Tc, constituant encore un autre inverseur IV4.
Ta-Tc au moyen de signaux d'horloge de rétablissement Qsd qui sont émis en sortie à partir du moyen de retard 3 et délivrés par l'intermédiaire d'un autre inverseur IV2, les transistors MOS à canal p, Ta-Tc, constituant encore un autre inverseur IV4.
L'amplificateur de lecture 4 comporte des transistors MOS à canal p, TSP1, TSP2 et des transistors MOS à canal n, TSNI, TNS2 à couplage transversal mutuel, et les opérations de rétablissement et de lecture de données sont effectuées dans ceux-ci par le signal de sortie LA du pilote de signaux d'horloge de rétablissement 2 et par le signal de sortie LAB du pilote de signaux d'horloge de lecture 1, le premier étant appliqué au noeud de potentiel plus élevé de l'amplificateur de lecture, et le second au noeud de potentiel plus faible de l'amplificateur de lecture.
On va maintenant décrire les opérations du pilote d'amplificateur de lecture classique constitué comme décrit ci-dessus, en référence à la figure 2 sur laquelle est illustré un chronogramme. Si le signal d'horloge de commande d'égalisation Qeq est au niveau Vss et que le signal d'horloge de lecture Qs est au niveau Vcc pour obtenir un état de validation de lecture, alors le noeud "d" du pilote de signaux d'horloge de lecture 1 est amené au niveau bas. En conséquence, le transistor MOS à canal p Te est mis en circuit, mais la capacité de pilotage de courant de ce transistor
Te est relativement faible, si bien que le transistor de lecture MOS à canal n, Ts, ne peut pas être mis en circuit suffisamment.En conséquence, le transistor de lecture MOS a canal n, Ts, ne réagit pas immédiatement au signal à pente relativement raide du noeud d, mais est mis en circuit de façon lente.
Te est relativement faible, si bien que le transistor de lecture MOS à canal n, Ts, ne peut pas être mis en circuit suffisamment.En conséquence, le transistor de lecture MOS a canal n, Ts, ne réagit pas immédiatement au signal à pente relativement raide du noeud d, mais est mis en circuit de façon lente.
Par la suite, si le potentiel du noeud e atteint le niveau Vss après un certain retard introduit par la résistance R3, le transistor MOS à canal p supplémentaire, Td, dont la capacité de pilotage de courant est supérieure à celle du transistor Te, est mis en circuit. En conséquence, le potentiel du noeud LAG atteint le niveau Vcc suivant une pente douce de manière à mettre complètement en circuit le transistor de lecture MOS à canal n, Ts, et, en conséquence, le signal de lecture LAB passe du niveau 1/2 Vcc au niveau Vss suivant une pente douce pour lire les données.
Entretemps, le signal d'horloge de lecture Qs passe par le moyen de retard 3 pour engendrer un signal d'horloge de rétablissement Qsd qui est fourni au pilote de signaux d'horloge de rétablissement 2.
On va maintenant décrire en détail le processus de formation du signal d'horloge de rétablissement Qsd à l'aide du moyen de retard 3 en référence aux figures 3 et 4. Le signal d'horloge de lecture Qs est fourni à une borne d'entrée Qsm d'une porte NON-ET G1 après être passé par la résistance de retardement RO, tandis qu'un condensateur
C est relié entre la borne d'entrée de la porte NON-ET G1 et la ligne de terre Vss. En outre, un signal de strobage de lecture/rétablissement SRS est appliqué à une autre borne d'entrée de la porte NON-ET G1. Un Inverseur G2 inverse la sortie de la porte
NON-ET G1 pour produire un signal d'horloge de rétablissement Qsd.
C est relié entre la borne d'entrée de la porte NON-ET G1 et la ligne de terre Vss. En outre, un signal de strobage de lecture/rétablissement SRS est appliqué à une autre borne d'entrée de la porte NON-ET G1. Un Inverseur G2 inverse la sortie de la porte
NON-ET G1 pour produire un signal d'horloge de rétablissement Qsd.
Le signal de strobage de lecture/rétablissement SRS est maintenu à un niveau de potentiel élevé équivalent à Vcc pendant les opérations de lecture et de rétablissement, et, suivant que le signal d'horloge de lecture Os passe du niveau Vss au niveau Vcc pour activer le transistor de lecture Ts, le potentiel de la borne d'entrée Qsm de la porte NON-ET G1 passe du niveau Vss au niveau Vcc en fonction de l'opération de chargement du condensateur C après expiration d'une certaine période de temps en raison de la résistance de retardement
RO. En même temps, le potentiel de la borne de sortie de l'inverseur
G2 passe également du niveau Vss au niveau Vcc, ce qui permet ainsi d'obtenir le signal d'horloge de rétablissement Qsd par lequel l'opération de validation de rétablissement peut être initiée.
RO. En même temps, le potentiel de la borne de sortie de l'inverseur
G2 passe également du niveau Vss au niveau Vcc, ce qui permet ainsi d'obtenir le signal d'horloge de rétablissement Qsd par lequel l'opération de validation de rétablissement peut être initiée.
Entretemps, la désactivation de l'opération de lecture est synchronisée avec la désactivation du signal de strobage de lecture/rétablissement SRS et, lorsque le flanc descendant du signal d'horloge de lecture Qs apparat, le potentiel de la borne d'entrée de la porte NON-ET G1, c'est-à-dire le potentiel de la borne Qsm du condensateur C, diminue, passant du niveau Vcc au niveau Vss, après expiration d'une certaine période de temps en raison de la capacité de retardement de la résistance de retardement RO.
Cependant, comme décrit ci-dessus, le signal de strobage de lecture/rétablissement SRS qui descend jusqu'au niveau bas est appliqué à une autre borne d'entrée de la porte NON-ET G1, et, en conséquence, la sortie Qsd de l'inverseur G2 est contrainte de passer du niveau Vcc au niveau plus bas Vss en synchronisation avec le flanc descendant du signal de strobage de lecture/rétablissement
SRS.Ainsi, l'état d'activation du signal d'horloge de rétablissement Qsd est produit presque simultanément avec l'état de désactivation de l'impulsion d'horloge de lecture Os. En conséquence, suivant que le signal d'horloge de rétablissement Qsd est activé après avoir été retardé pendant une certaine période de temps à compter de l'activation du signal d'horloge de lecture, le transistor MOS à canal p, Ta, est mis en circuit tandis que le transistor MOS à canal p, Tb, est mis en circuit après avoir été retardé par la résistance Ri. De plus, le transistor MOS à canal p,
Tc, est mis en circuit après avoir été retardé par la résistance R2, ce qui a pour résultat que le potentiel du signal de rétablissement
LA du pilote de signaux d'horloge de rétablissement 2, qui est appliqué au noeud de potentiel plus élevé de l'amplificateur de lecture 4, passe d'un niveau 1/2 Vcc au niveau Vcc suivant une pente douce pour rétablir les données vers l'amplificateur de lecture 4.
SRS.Ainsi, l'état d'activation du signal d'horloge de rétablissement Qsd est produit presque simultanément avec l'état de désactivation de l'impulsion d'horloge de lecture Os. En conséquence, suivant que le signal d'horloge de rétablissement Qsd est activé après avoir été retardé pendant une certaine période de temps à compter de l'activation du signal d'horloge de lecture, le transistor MOS à canal p, Ta, est mis en circuit tandis que le transistor MOS à canal p, Tb, est mis en circuit après avoir été retardé par la résistance Ri. De plus, le transistor MOS à canal p,
Tc, est mis en circuit après avoir été retardé par la résistance R2, ce qui a pour résultat que le potentiel du signal de rétablissement
LA du pilote de signaux d'horloge de rétablissement 2, qui est appliqué au noeud de potentiel plus élevé de l'amplificateur de lecture 4, passe d'un niveau 1/2 Vcc au niveau Vcc suivant une pente douce pour rétablir les données vers l'amplificateur de lecture 4.
Cependant, dans un tel ensemble de circuits classiques, au cours de la désactivation du signal d'horloge de lecture Qs, le transistor
MOS à canal p, Tc, du pilote de signaux d'horloge de rétablissement 2 et le transistor MOS à canal p, Td, du pilote de signaux d'horloge de lecture 1 sont mis hors circuit après avoir été retardés pendant une certaine période de temps, ce qui engendre la formation d'un trajet de courant CC entre la ligne d'alimentation et la ligne de terre.Plus particulièrement, dans le pilote de signaux d'horloge de lecture 1, un trajet de courant CC est formé entre-la ligne d'alimentation Vcc et la ligne de terre Vss à travers les transistors MOS à canal p,n, Td, Tf, pendant la période de temps à compter de l'instant tl auquel le potentiel du noeud d" augmente pour passer de la tension de seuil Vtn de mise en circuit du transistor MOS à canal n, Tf, jusqu'à l'instant t4 auquel le potentiel du noeud e augmente jusqu'à la tension de seuil Vtp de mise hors circuit du transistor MOS à canal p, Td.
MOS à canal p, Tc, du pilote de signaux d'horloge de rétablissement 2 et le transistor MOS à canal p, Td, du pilote de signaux d'horloge de lecture 1 sont mis hors circuit après avoir été retardés pendant une certaine période de temps, ce qui engendre la formation d'un trajet de courant CC entre la ligne d'alimentation et la ligne de terre.Plus particulièrement, dans le pilote de signaux d'horloge de lecture 1, un trajet de courant CC est formé entre-la ligne d'alimentation Vcc et la ligne de terre Vss à travers les transistors MOS à canal p,n, Td, Tf, pendant la période de temps à compter de l'instant tl auquel le potentiel du noeud d" augmente pour passer de la tension de seuil Vtn de mise en circuit du transistor MOS à canal n, Tf, jusqu'à l'instant t4 auquel le potentiel du noeud e augmente jusqu'à la tension de seuil Vtp de mise hors circuit du transistor MOS à canal p, Td.
Entretemps, dans le pilote de signaux d'horloge de rétablissement 2, un trajet de courant CC se forme soit séquentiellement par l'intermédiaire du transistor MOS à canal p,
Tc, du transistor MOS à canal p, TSP1, du transistor d'égalisation
Teq, du transistor MOS à canal n, TSN2 et du transistor de lecture
MOS à canal n, Ts, ou séquentiellement à travers le transistor MOS à canal p, Tc, le transistor MOS à canal p, TSP2, le transistor d'égalisation Teq, le transistor MOS à canal n, TSN1 et le transistor de lecture MOS à canal n, Ts, pendant la période de temps à compter de l'instant t2 auquel le signal d'horloge de commande d'égalisation commence à augmenter pour passer du niveau Vss au niveau Vcc, jusqu'à l'instant t3 auquel le transistor MOS à canal p
Tc est mis hors circuit.
Tc, du transistor MOS à canal p, TSP1, du transistor d'égalisation
Teq, du transistor MOS à canal n, TSN2 et du transistor de lecture
MOS à canal n, Ts, ou séquentiellement à travers le transistor MOS à canal p, Tc, le transistor MOS à canal p, TSP2, le transistor d'égalisation Teq, le transistor MOS à canal n, TSN1 et le transistor de lecture MOS à canal n, Ts, pendant la période de temps à compter de l'instant t2 auquel le signal d'horloge de commande d'égalisation commence à augmenter pour passer du niveau Vss au niveau Vcc, jusqu'à l'instant t3 auquel le transistor MOS à canal p
Tc est mis hors circuit.
Ainsi, lorsque le signal d'horloge de lecture Os et le signal d'horloge de rétablissement Qsd sont désactivés, le courant de crête augmente pendant une certaine période de temps, et il en résulte une perte de puissance inutile.
Les figures 5 et 6 illustrent respectivement l'ensemble de circuits du pilote d'amplificateur de lecture destiné å un dispositif de mémoire et le chronogramme du fonctionnement de l'ensemble de circuits conformément à la présente invention qui est destiné à apporter une solution au problème que pose le dispositif classique.
On se réfère à la figure 5 qui représente un pilote de signaux d'horloge de lecture 10 comprenant un inverseur IV10 ayant deux sorties, un transistor MOS à canal p supplémentaire, Td, ayant une capacité de pilotage de courant importante, et un inverseur IV30.
L'inverseur à deux sorties IVIO comporte une résistance de retardement R3 et des transistors MOS à canal p,n, Tg, Th, et l'inverseur IV30 comporte des transistors MOS à canal p,n, Te, Tf.
Dans le pilote de signaux d'horloge de lecture 10 ainsi constitué, le signal d'horloge de lecture Qs est fourni par l'intermédiaire de l'inverseur IVtO au transistor MOS à canal p supplémentaire, Td, ainsi qu'à l'inverseur IV30.
Plus particulièrement, la borne de connexion e entre le transistor MOS à canal p Tg et la résistance R3 de l'inverseur IV10 est reliée à la porte du transistor MOS à canal p Td, et la borne de connexion "d" entre le transistor MOS à canal n Th et la résistance
R3 de l'inverseur IV10 est reliée à la borne d'entrée de l'inverseur IV30, tandis que le drain du transistor MOS à canal p Td et la borne de sortie de l'inverseur IV30 sont reliés à une borne de sortie commune LAG qui est reliée à la porte du transistor de lecture Ts.
R3 de l'inverseur IV10 est reliée à la borne d'entrée de l'inverseur IV30, tandis que le drain du transistor MOS à canal p Td et la borne de sortie de l'inverseur IV30 sont reliés à une borne de sortie commune LAG qui est reliée à la porte du transistor de lecture Ts.
Dans le mode de réalisation représenté sur la figure 5, lors de la désactivation du signal d'horloge de lecture Qs, le transistor
MOS à canal p Tg de l'inverseur IV10 est employé comme moyen permettant de forcer vers le haut la tension de porte du transistor
MOS à canal p supplémentaire Td jusqu'au niveau de la tension de la source d'alimentation afin d'éviter la formation d'un trajet de courant CC.
MOS à canal p Tg de l'inverseur IV10 est employé comme moyen permettant de forcer vers le haut la tension de porte du transistor
MOS à canal p supplémentaire Td jusqu'au niveau de la tension de la source d'alimentation afin d'éviter la formation d'un trajet de courant CC.
La figure 5 illustre également un pilote de signaux d'horloge de rétablissement 20 qui comporte un inverseur fi20, une pluralité de transistors de tirage vers le haut MOS à canal p, Ti, Tj, et un inverseur IV43 qui se compose d'une pluralité de transistors MOS à canal p, Ta-Tc et de résistances R1,R2 installées entre les portes des transistors Ta-Tc. Un moyen de retard 30, qui est constitué de la même manière que le moyen de retard 3 de la figure 3, fournit le signal d'horloge de rétablissement Qsd au pilote de signaux d'horloge de rétablissement 20, et le signal d'horloge de rétablissèment Qsd ainsi fourni passe par l'inverseur IV20 pour être fourni aux portes des transistors Ta-Tc, les transistors Ta-Tc étant successivement mis en et hors circuit par les résistances R1,R2. De plus, le signal d'horloge de rétablissement Qsd délivré en sortie par le moyen de retard 30 est également fourni aux portes de la pluralité de transistors de tirage vers le haut MOS à canal p Ti,
Tj, si bien que, lors de l'alimentation des signaux de rétablissement de niveau Vss, la tension de niveau Vcc peut être fournie par l'intermédiaire des transistors MOS à canal p respectifs
Ti, Tj aux portes des transistors MOS à canal p Ta-Tc.
Tj, si bien que, lors de l'alimentation des signaux de rétablissement de niveau Vss, la tension de niveau Vcc peut être fournie par l'intermédiaire des transistors MOS à canal p respectifs
Ti, Tj aux portes des transistors MOS à canal p Ta-Tc.
Lors de la désactivation du signal d'horloge de rétablissement
Qsd, les transistors de tirage vers le haut MOS à canal p Ti, Tj servent de moyen pour forcer vers le haut les tensions de porte des transistors MOS à canal p Tb, Tc de l'inverseur IV40 ayant une caractéristique de fonctionnement retardé immédiatement jusqu'au niveau de tension de la source d'alimentation afin d'éviter la formation d'un trajet de courant CC.
Qsd, les transistors de tirage vers le haut MOS à canal p Ti, Tj servent de moyen pour forcer vers le haut les tensions de porte des transistors MOS à canal p Tb, Tc de l'inverseur IV40 ayant une caractéristique de fonctionnement retardé immédiatement jusqu'au niveau de tension de la source d'alimentation afin d'éviter la formation d'un trajet de courant CC.
Les signaux de sortie de lecture et de rétablissement LAB, LA délivrés depuis le drain du transistor de lecture MOS à canal n Ts et depuis les drains des transistors MOS à canal p Ta-Tc sont fournis à l'amplificateur de lecture 40 de la figure 5. C'est-à-dire que ces signaux LAB, LA sont respectivement fournis à la source commune (un noeud de potentiel plus faible) de deux transistors MOS à canal n TSN1, TSN2, et à la source commune (un noeud de potentiel plus élevé) de deux transistors MOS à canal p TSP1, TSP2, ce qui permet d'effectuer les opérations de lecture et de rétablissement des données de la cellule, quatre transistors TSN1, TSN2, TSP1, TSP2 étant reliés les uns aux autres par couplage transversal.
Le fonctionnement et les effets du circuit de la présente invention constitué comme décrit ci-dessus vont maintenant être décrits en référence au chronogramme de la figure 6. Si un état d'activation de lecture est établi, le signal d'horloge de commande d'égalisation Qeq étant au niveau Vss et le signal d'horloge de lecture Qs étant au niveau Vcc, le noeud "d" du pilote de signaux d'horloge de lecture 10 est alors immédiatement porté au niveau Vss en raison de la fonction du transistor MOS à canal n Th de l'inverseur IV10 et, en conséquence, le transistor MOS à canal p Te de l'inverseur IV30 est immédiatement mis en circuit. Cependant, étant donné que le transistor Te présente une faible capacité de pilotage de courant, le noeud de sortie commun LAG n'est pas immédiatement porté au niveau haut, c'est-à-dire au niveau Vcc.
Par la suite, si le potentiel du noeud "e est abaissé au niveau
Vss après avoir été retardé pendant une certaine période de temps en raison de la fonction de la résistance R3 de l'inverseur IV10, le transistor MOS à canal p supplémentaire Td dont la capacité de pilotage de courant est importante est alors mis en circuit et, en conséquence, le potentiel du noeud LAG est porté au niveau Vcc suivant une pente multiple, si bien qu'il peut mettre complètement en circuit le transistor de lecture MOS à canal n Ts. Le signal de lecture résultant LAB du niveau Vss obtenu par l'opération de mise en circuit du transistor de lecture MOS à canal n Ts effectue l'opération de lecture des données enregistrées dans la cellule de mémoire.
Vss après avoir été retardé pendant une certaine période de temps en raison de la fonction de la résistance R3 de l'inverseur IV10, le transistor MOS à canal p supplémentaire Td dont la capacité de pilotage de courant est importante est alors mis en circuit et, en conséquence, le potentiel du noeud LAG est porté au niveau Vcc suivant une pente multiple, si bien qu'il peut mettre complètement en circuit le transistor de lecture MOS à canal n Ts. Le signal de lecture résultant LAB du niveau Vss obtenu par l'opération de mise en circuit du transistor de lecture MOS à canal n Ts effectue l'opération de lecture des données enregistrées dans la cellule de mémoire.
Entretemps, le signal d'horloge de rétablissement Qsd délivré par l'intermédiaire du moyen de retard 30 est fourni par l'intermédiaire de l'inverseur IV20 de manière à mettre successivement en circuit plusieurs des transistors MOS à cannal p
Ta-Tc. En conséquence, les données lues comme décrit ci-dessus sont rétablies par le signal de rétablissement LA du niveau Vcc. Pendant ce processus, les transistors MOS à canal p de tirage vers le haut
Ti, Tj ne sont pas opérationnels et, en conséquence, ils ne peuvent avoir aucune influence sur l'opération de rétablissement sus-mentionnée.
Ta-Tc. En conséquence, les données lues comme décrit ci-dessus sont rétablies par le signal de rétablissement LA du niveau Vcc. Pendant ce processus, les transistors MOS à canal p de tirage vers le haut
Ti, Tj ne sont pas opérationnels et, en conséquence, ils ne peuvent avoir aucune influence sur l'opération de rétablissement sus-mentionnée.
On va maintenant décrire la désactivation du signal d'horloge de lecture Os. Si le signal d'horloge de lecture Os passe au niveau bas, le drain du transistor MOS à canal p Tg de l'inverseur IVIO, c'est-à-dire le noeud "e", passe immédiatement au niveau Vcc si bien que le transistor MOS à canal p Td dont la capacité de courant est importante est immédiatement mis hors circuit. Le potentiel du noeud "d" est alors porté au niveau Vcc, le transistor MOS à canal p Te est#mis hors circuit, et le transistor MOS à canal n Tf est mis en circuit. En conséquence, le potentiel du noeud LAG est contraint de prendre le niveau Vss pour mettre hors circuit le transistor de lecture MOS à canal n Ts.
Comme on le comprendra d'après les descriptions ci-dessus, il n'y a presque pas de décalage entre l'instant tl auquel le transistor MOS à canal n Tf est mis en circuit et l'instant t4 auquel le transistor MOS à canal p Td est mis hors circuit et, en conséquence, il n'y a pas possibilité de formation d'un trajet de courant CC qui entrainerait des pertes de puissance dynamique dans le transistor MOS à canal p Td entre la ligne d'alimentation et la ligne de terre.
Entretemps, le signal d'horloge de rétablissement Qsd de niveau bas mettra hors circuit une série des transistors MOS à canal p
Ta-Tc de l'inverseur IV40 après être passé par l'intermédiaire de l'inverseur IV20, et le signal d'horloge de rétablissement Qsd de niveau bas mettra en circuit les transistors de tirage vers le haut
Ti, Tj immédiatement sans provoquer de retard quelconque.En conséquence, les portes des transistors MOS à canal p Tb, Tc sont instantanément tirées vers le haut jusqu'au niveau Vcc et, en conséquence, les transistors MOS à canal p Tb, Tc sont instantanément tirés vers le haut jusqu'au niveau Vcc, et, en conséquence, les transistors MOS à canal p Tb, Tc sont tous mis immédiatement hors circuit à l'instant t3 sans aucun retard dû aux résistances R1, R2, ce qui a pour résultat que le trajet de courant en provenance de la ligne d'alimentation n'existera plus d'ici l'instant t2 auquel le signal d'horloge d'égalisation Qeq est activé. En conséquence, la possibilité de la formation d'un trajet de courant CC entre la ligne d'alimentation et la ligne de terre par l'intermédiaire du transistor MOS à canal p Tc, de l'amplificateur de lecture 40 et du transistor de lecture MOS à canal n Ts est exclue, et seule la tension du noeud de rétablissement LA est synchronisée avec le flanc montant du signal d'horloge d'égalisation Qeq, si bien qu'elle devrait tomber via l'amplificateur de lecture 40 du niveau Vcc au niveau 1/2 Vcc.
Ta-Tc de l'inverseur IV40 après être passé par l'intermédiaire de l'inverseur IV20, et le signal d'horloge de rétablissement Qsd de niveau bas mettra en circuit les transistors de tirage vers le haut
Ti, Tj immédiatement sans provoquer de retard quelconque.En conséquence, les portes des transistors MOS à canal p Tb, Tc sont instantanément tirées vers le haut jusqu'au niveau Vcc et, en conséquence, les transistors MOS à canal p Tb, Tc sont instantanément tirés vers le haut jusqu'au niveau Vcc, et, en conséquence, les transistors MOS à canal p Tb, Tc sont tous mis immédiatement hors circuit à l'instant t3 sans aucun retard dû aux résistances R1, R2, ce qui a pour résultat que le trajet de courant en provenance de la ligne d'alimentation n'existera plus d'ici l'instant t2 auquel le signal d'horloge d'égalisation Qeq est activé. En conséquence, la possibilité de la formation d'un trajet de courant CC entre la ligne d'alimentation et la ligne de terre par l'intermédiaire du transistor MOS à canal p Tc, de l'amplificateur de lecture 40 et du transistor de lecture MOS à canal n Ts est exclue, et seule la tension du noeud de rétablissement LA est synchronisée avec le flanc montant du signal d'horloge d'égalisation Qeq, si bien qu'elle devrait tomber via l'amplificateur de lecture 40 du niveau Vcc au niveau 1/2 Vcc.
De plus, un autre mode de réalisation du moyen de tirage vers le haut immédiat de la tension de porte du transistor MOS à canal p Td jusqu'au niveau de la tension de la source d'alimentation lors de la désactivation du signal d'horloge de lecture Qs, bien que non illustré sur le dessin, peut être effectué par l'adjonction d'un transistor MOS à canal p prçrntant les connexions suivantes dans le pilote de signaux d'horloge de lecture 1 de la figure 1.
C'e=±à-dire que le moyen de tirage vers le haut de la tension de la porte du transistor MOS à canal p supplémentaire Td peut également être constitué par un transistor MOS à canal p ayant une porte reliée à la borne d'entrée du premier inverseur IV1 de la figure 1, une source reliée à la ligne d'alimentation, et un drain relié à la porte du transistor MOS à canal p supplémentaire Td.Même dans ce mode de réalisation, comme dans le cas de la figure 5, le transistor
MOS à canal p supplémentaire Td est de préférence mis hors circuit pendant la période transitoire de décroissance du signal d'horloge de lecture Os pour désactiver l'opération de lecture, suivant que le moyen de tirage vers le haut de la tension de porte du transistor
MOS à canal p supplémentaire Td est mis en circuit, empêchant ainsi la formation d'un trajet de courant CC entre la ligne d'alimentation et la ligne de terre.
MOS à canal p supplémentaire Td est de préférence mis hors circuit pendant la période transitoire de décroissance du signal d'horloge de lecture Os pour désactiver l'opération de lecture, suivant que le moyen de tirage vers le haut de la tension de porte du transistor
MOS à canal p supplémentaire Td est mis en circuit, empêchant ainsi la formation d'un trajet de courant CC entre la ligne d'alimentation et la ligne de terre.
Ainsi, le circuit de la présente invention fonctionnant comme décrit ci-dessus est capable d'empêcher de manière effective la montée soudaine du courant de crête pendant la lecture et le rétablissement des données d'une cellule de mémoire, et il est également capable d'empêcher toute dissipation de puissance dynamique inutile.
Il doit être également entendu que ce qui précède ne se rapporte qu'à un mode de réalisation préféré de l'invention et qu'elle est censée couvrir tous changements et modifications de l'exemple de l'invention choisi ici aux fins de la description qui ne s'écartent pas de l'esprit et de la portée de l'invention.
Claims (5)
1. Pilote d'amplificateur de lecture pour cellules de mémoire caractérisé en ce qu'il comprend un pilote de signaux d'horloge de lecture (10) destiné à piloter les transistors de lecture reliés à la borne de plus faible potentiel de l'amplificateur de lecture de données (40) au moyen de signaux d'activation de lecture du type à pentes multiples, ledit pilote de signaux d'horloge de lecture (10) comprenant::
un premier inverseur (IV10) pour inverser l'entrée du signal d'horloge de lecture;
un second inverseur (IV30) pour inverser encore la sortie dudit premier inverseur (IV10), et comprenant un transistor MOS à canal p (Te) ayant une faible capacité de pilotage de courant et un transistor MOS à canal n (Tf) ayant une grande capacité de pilotage de courant;
un moyen de retard (R3) pour retarder la sortie dudit premier inverseur (IV10);
un transistor MOS à canal p supplémentaire (Td) ayant une porte reliée à la borne de sortie dudit moyen de retard (R3), un drain relié à la borne de sortie dudit second inverseur (IV30) et une source reliée à la ligne d'alimentation, et ayant une capacité de pilotage de courant supérieure à celle du transistor MOS à canal p (Te) dudit second inverseur (IV30); et
un moyen de tirage vers le haut (Tg) pour forcer vers le haut la tension de porte dudit transistor MOS à canal p supplémentaire (Td) immédiatement jusqu'au niveau de la tension de la source d'alimentation lors de la désactivation dudit signal d'horloge de lecture (Qs).
2. Pilote d'amplificateur de lecture selon la revendication 1, caractérisé en ce que ledit premier inverseur (IV10) est un inverseur du type CMOS comprenant un transistor MOS à canal p (Tg) et un transiscor MOS à canal n.(Th), et ledit moyen de retard (R3) est installé entre les deux drains desdits deux transistors au sein dudit premier inverseur (IV10), et le noeud de connexion ("e') entre ledit moyen de retard (R3) et ledit transistor MOS à canal p (Tg) dudit premier inverseur (IV10) est relié à la porte dudit transistor
MOS à canal p supplémentaire (Td) ayant une grande capacité de pilotage de courant, et le noeud de connexion ('d") entre ledit moyen de retard (R3) et le transistor MOS à canal n (Th) dudit premier inverseur est relié à la borne d'entrée dudit second inverseur (IV30), et le transistor MOS à canal p (Tg) au sein du premier inverseur sert de moyen de tirage vers le haut pour forcer vers le haut la tension de porte dudit transistor MOS à canal p supplémentaire Td, si bien que, pendant la période transitoire de décroissance du signal d'horloge de lecture destiné à la désactivation de l'opération de lecture, suivant que le moyen de tirage vers le haut de la tension de porte dudit transistor MOS à canal p supplémentaire (Td) est mis en circuit, ledit transistor MOS à canal p supplémentaire est préférentiellement mis hors circuit, si bien que la formation d'un trajet de courant CC entre la ligne d'alimentation et la ligne de terre devrait être empêchée.
3. Pilote d'amplificateur de lecture selon la revendication 1, dans lequel le moyen de tirage vers le haut de la tension de porte dudit transistor MOS à canal p supplémentaire (Td) se compose d'un transistor MOS à canal p ayant une porte reliée à la borne d'entrée du premier inverseur (IV10), une source reliée à la ligne d'alimentation (Vcc), et un drain relié à la porte du transistor MOS à canal p supplémentaire (Td) de manière à ce que, pendant la période transitoire de décroissance du signal d'horloge de lecture destiné à la désactivation de l'opération de lecture, suivant que le moyen de tirage vers le haut de la tension de porte dudit transistor
MOS à canal p supplémentaire est mis en circuit, ledit transistor
MOS à canal p supplémentaire (Td) est préférentiellement mis hors circuit, si bien que la formation d'un trajet de courant CC entre la ligne d'alimentation et la ligne de terre devrait être empêchée.
4. Pilote d'amplificateur de lecture pour cellules de mémoire caractérisé en ce qu'il comprend un pilote de signaux d'horloge de rétablissement (20) pilotant la borne de potentiel plus élevé de l'amplificateur de lecture de données (40) au moyen de signaux d'activation de rétablissement du type à pentes multiples, ledit pilote de signaux d'horloge de rétablissement (20) comprenant::
un premier inverseur (IV20) pour inverser le signal d'horloge de rétablissement (Qsd) émis en sortie à partir d'un moyen générateur de signaux d'horloge de rétablissement en retardant le bord d'attaque du signal d'horloge de lecture (Qs) pendant une période de temps prédéterminée;
un second inverseur (IV40) comprenant une pluralité de transistors MOS à canal p (Ta-Tc) reliés en parallèle à la borne de sortie du premier inverseur (IV20) et comportant des résistances de retardement (R1,R2) installées entre les portes desdits transistors, lesdits transistors MOS à canal p (Ta-Tc) étant successivement mis en circuit à différents instants en réponse à la sortie dudit premier inverseur (IV20); et
un moyen de tirage vers le haut (Ti,Tj) pour forcer vers le haut la tension de porte d'au moins un des transistors MOS à canal p (Ta-Tc) ayant une caractéristique de fonctionnement retardé au sein du second inverseur (IV40) jusqu'au niveau de la tension de la source d'alimentation lors de la désactivation dudit signal d'horloge de rétablissement (Qsd).
5. Pilote d'amplificateur de lecture selon la revendication 4, caractérisé en ce que ledit moyen de tirage vers le haut (Ti,Tj) pour forcer vers le haut la tension de porte d'au moins un des transistors MOS à canal p (Ta-Tc) ayant une caractéristique de fonctionnement retardé au sein dudit second inverseur (IV40) se compose d'au moins un transistor MOS à canal p ayant une base reliée à la borne d'entrée dudit premier inverseur (IV20), une source reliée à la ligne d'alimentation et un drain relié à la porte d'au moins un desdits transistors à canal p retardables (Ta-Tc), si bien que pendant la période transitoire de décroissance du signal d'horloge de rétablissement destiné à désactiver l'opération de rétablissement, suivant que ledit moyen de tirage vers le haut est mis en circuit, la tension de porte d'au moins un desdite transistors MOS à canal p retardables (Ta-Tc) dudit second inverseur (IV40) est tirée de force vers le haut, et les transistors MOS à canal p respectifs (Ta-Tc) au sein du second inverseur (IV40) sont simultanément mis hors circuit, ce qui a pour résultat que, dans l'un quelconque des transistors MOS à canal p (Ta-Tc) au sein du second inverseur (IV40), la formation d'un trajet de courant CC entre la ligne d'alimentation et la ligne de terre pendant l'initialisation de l'opération de pré-chargement dudit amplificateur de lecture par le signal d'horloge d'égalisation est empêché.
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