KR100247922B1 - 저전압용전류센스앰프회로 - Google Patents

저전압용전류센스앰프회로 Download PDF

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Abstract

낮은 전원 전압시 전류 센스 앰프의 차동 앰프 입력 전압 레벨을 높여 주어, 낮은 전원 전압 마진을 크게 해주는 저전압용 전류 센스 앰프 회로를 개시한다.
반도체 메모리 장치의 저전압용 전류 센스 앰프 회로에 있어서, 다수 개의 메모리 셀 어레이의 데이타가 실리는 다수 개의 입출력 라인; 이를 비트 라인 쌍과 연결시키는 다수 개의 컬럼 선택 라인; 입출력 라인의 전압 레벨을 잡아 주는 로드 트랜지스터; 로드 트랜지스터의 일 측에 연결된 전류 센싱 트랜지스터; 전류 센싱 앰프 활성화 신호가 게이트와 드레인에 연결된 트랜지스터; 이 트랜지스터의 일 측에 드레인이 연결된 트랜지스터; 및 상기 트랜지스터에 연결된 상기 입출력 라인의 전압 차이를 증폭하는 차동 앰프를 포함하여 이루어진 저전압용 전류 센스 앰프 회로를 제공한다.
따라서, 본 발명에 따르면, 낮은 전원 전압시 전류 센스 앰프의 차동 앰프 입력 전압 레벨을 높여 주어, 낮은 전원 전압 마진을 크게 해주는 저전압용 전류 센스 앰프 회로를 얻을 수 있다.

Description

저전압용 전류 센스 앰프 회로{Current sense amplfier with low VDD}
본 발명은 반도체 메모리 장치의 저전압용 전류 센스 앰프(Low Vdd Current Sense Amplifier) 회로에 관한 것으로, 특히, 낮은 전원 전압시 전류 센스 앰프의 차동 앰프(Differential Amplifier) 입력 전압 레벨을 높여 주어, 낮은 전원 전압 마진을 크게 해주는 저전압용 전류 센스 앰프 회로에 관한 것이다.
일반적으로, 반도체 메모리가 점점 고용랑화됨에 따라 칩 사이즈(Chip Size)는 커지게 되고, 신호들의 로딩(Loading) 또한 커지게 되었다. 더욱이 시스템의 클럭(Clock)에 동기되어 칩이 동작하는 싱크로너스 디램(Synchronous DRAM)은 고주파수 동작을 요구하기 때문에 빠른 리드(read) 동작이 이뤄져야 한다.
도 1 은 종래 기술에 의한 저전압용 전류 센스 앰프에 관한 블록도이다. 도면을 참조하면, 종래 기술에 의한 저전압용 전류 센스 앰프는 어레이(Array)(111), 어드레스 입력(114), 클럭(115), 로우 어드레스 스트로브(Row Address Strobe, RASB)(117), 컬럼 어드레스 스트로브(Column Address Strobe, CASB)(122), DRA(Decoded Row Address)(118), DCA(Decoded Column Address)(123), 센스 앰프 컨트롤 블록(127), 센스 앰프와 차동 앰프(128), 데이타 아웃(Data Out)(129) 블록, 컬럼 선택 라인인 CSL(133), 컬럼 선택 라인 인에이블(125), 입출력 라인(132) 등으로 구성된다. 동작을 살펴보면, 어드레스의 입력(114)은 칩 외부 스트로브인 RASB(117), CASB(122)에 의해 액티브 모드(Active Mode)가 되며, 클럭(115)에 동기되어 DRA(118) 및 DCA(123)를 생성한다. DRA(118)에 의해 PYE(도 3 의 358) 신호를 만들며, 이는 클럭(115)과 컬럼 어드레스 입력(114) 블록의 출력 신호인 CAi의 조합으로 나온, 디코드된 컬럼 어드레스인 DCA(123)와 더불어 비트 라인의 데이타를 입출력 라인 IO/IOB(532)에 싣는 컬럼 선택 라인 CSL(133)의 게이팅에 이용되며, 입출력선 쌍에 전류 경로를 공급하는 로드 역할을 하는 PMOS트랜지스터(도 2 의 249)는 전류 센스 앰프의 바로 앞단에 한 쌍이 존재한다. 전류 센스 앰프의 활성화 신호인 PIOSI(136)는 PYE(도 3 의 358)의 지연된 신호이다.
도 2 는 종래 기술에 의한 저전압용 전류 센스 앰프에 관한 회로도이다. 도면을 참조하면, 종래 기술에 의한 저전압용 전류 센스 앰프 회로는 어레이 블록(211), 컬럼 선택 라인 CSL(233), 입출력 라인 IO/IOB(232), PMOS 트랜지스터(247, 249), NMOS 트랜지스터(251, 252), 차동 앰프 블럭(240)을 포함한다. 도 2의 242는 PLOAD 신호를 나타내고, 243은 전류 센스 앰프 입력 신호(CSAI)를 나타내고, 244는 상보 전류 센스 앰프 입력 신호(CSAIB)를 나타내고, 236은 PIOSI 신호를 나타낸다. 도면을 참조하면, CASI(243), CSAIB(244) 노드가 데이타 입출력 라인 IO/IOB(232)의 전류 차이에 의해 200mV 정도의 전압 차이를 가져, 처음 센싱시에 Vstart(도 4 의 464)의 레벨을 갖고 있으며, 이를 차동 앰프(240)가 다시 센싱하게 된다. 로드 트랜지스터(241)는 PLOAD 신호에 의해 제어되고, 데이타 입출력 라인인 IO/IOB(232)의 전압 레벨을 잡아 주며, 전류 센싱(Sensing)에 필요한 전류를 공급해 주는 역할을 한다. 상기 IO/IOB(232)의 전압 레벨의 차이를 전류 센싱 트랜지스터(249) 및 다이오드(252)가 센싱하고, 차동 앰프(240)가 전류 차이를 전압 차이로 바꿔 이를 증폭한다. 그러나 상기 낮은 전원 전압시 차동 앰프(240)의 입력 레벨인 CSAI(243), CSAIB(244)를 결정해 주는 다이오드(252) 역할의 전류 센스 앰프는 효과적이지 못한 단점을 가지고 있다. 구체적으로, 도 2의 NMOS트랜지스터(252)의 베이스로 인가되는 전류 센스 앰프 활성화 신호(PIOSI)의 전위에 상응하는 소정 전류를 접지로 흘려준다. 이 때, CSA 또는 CSAIB 전위는 다이오드 구조의 트랜지스터들(250 또는 251)의 전위 만큼 레벨 강하되어 트랜지스터(252)의 드레인에 나타난다. 이와 같이, CSA 또는 CSIB의 전위는 IO 또는 IOB의 전위에 대해서의 다이오드 구조의 트랜지스터들(250, 251)의 저항 값만큼 레벨 다운된 전위가 CSAI, CSIAB로 나타나기 때문에 직접적으로 영향을 주게 된다. 만일 전원 전압이 낮아지면 IO 또는 IOB의 전위도 낮아지고, 이로 인해, CSA 또는 CSAI에 걸리는 전압 또는 낮아져서 정상적인 차동 앰프의 입력 레벨이 낮게 되어 속도 감소(Speed Degradation) 현상이 일어날 수 있다.
도 3 은 종래 기술 및 본 발명에 따른 저전압용 전류 센스 앰프와 관련된 회로도이다. 도면을 참조하면, PYE(358) 신호가 DRA(318)에 의해 만들어지고, 이 신호는 CLK(315)과 컬럼 어드레스 버퍼의 출력인 CAi(354) 신호의 조합으로 생성된 DCA(323) 신호와 조합되어 CSL(333) 신호를 생성한다. 이 CSL(333) 신호는 비트 라인의 데이타를 IO/IOB(도 2 의 232)에 싣는다. PIOSE(362) 신호는 PYE(358) 신호의 지연된 신호이며, PIOSE(362) 신호가 지연되어 PIOSI(336) 신호를 만든다. PYE 신호는 인버터를 거쳐 PLOAD(341) 및 PLOAD1(342) 신호가 된다.
상기 PYE(358)가 하이(High)가 되면, 로드 트랜지스터(241)의 게이트 신호인 PLOAD(341, 342)가 로우(Low)가 되어 전류 센스 앰프에 공급하게 된다.
도 4 는 종래 기술에 의한 저전압용 전류 센스 앰프에 관한 타이밍도이다. 도면을 참조하면, 상기 도 2 의 차동 앰프 입력 전압인 CSAI(243), CSAIB(244)는 200mV 정도의 전압 차이를 가지며, 처음 센싱시 Vstart(464)의 레벨을 가지고 있고, 이를 차동 앰프(240)가 다시 센싱하게 된다.
클럭에서 동기된 데이타는 비트 라인에서 데이타 입출력선(IO/IOB)(도 2 의 232)에 실리고 데이타 입출력선 센스 앰프(도 2 의 240)를 통해 다시 한 번 증폭된다. 상기 센스 앰프에는 차동 앰프를 이용하여, 싱크로너스 디램의 동작 속도 개선보다 동작의 안정성을 확보하는 방법이 있으며, 전류 센스 앰프를 사용하여 칩의 동작 속도를 빠르게 하는 방법이 있다. 고집적의 싱크로너스 디램에서는, 라인 로딩(Line Loading)이 크고 클럭에 동기된 컬럼 선택 라인(CSL)이 빠르게 동작하기 때문에, 인에이블된 컬럼 선택 라인의 데이타 및 다음 컬럼 선택 라인의 데이타로의 변환이 빠른 전류 센스 앰프를 주로 사용하게 된다. 그러나 전류 센스 앰프에 있어서, 공정 변화에 따른 센스 앰프의 오동작과 센스 앰프가 동작시 소모하는 동작 전류가 가장 큰 단점이었다. 즉, 동작 속도를 빠르게 설계하려면 동작 전류를 많이 소모해야 하는 트레이드-오프(Trade-Off)가 존재한다. 동작 전류를 결정하는 것은 데이타 입출력선에 기준 전류를 공급하는 로드 트랜지스터( 도 2의 241)의 크기로, 너무 작은 경우는 데이타 입출력선(232)에서 어레이(211)로 흐르는 전류를 감당하지 못하며, 전류 센스 앰프 자체의 동작에 필요한 전류도 부족하기 때문에 클럭에 동기된 컬럼 선택 라인이 계속 바뀌면 센스 앰프는 그 변화를 따라가지 못하고 오동작을 유발하게 된다는 단점이 있다. 또 전류 센스 앰프는 낮은 전원 전압시 차동 앰프의 입력 레벨이 낮게 되어 속도 감소(Speed Degradation) 현상이 일어나는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 메모리 장치의 저전압용 전류 센스 앰프 회로에 있어서, 낮은 전원 전압시 전류 센스 앰프의 차동 앰프 입력 전압 레벨을 높여 줌으로서 낮은 전원 전압 마진을 크게 해주는 저전압용 전류 센스 앰프 회로를 제공함에 있다.
도 1 은 종래 기술에 의한 저전압용 전류 센스 앰프에 관한 블록도.
도 2 는 종래 기술에 의한 저전압용 전류 센스 앰프에 관한 회로도.
도 3 은 종래 기술 및 본 발명에 따른 저전압용 전류 센스 앰프와 관련된 회로도.
도 4 는 종래 기술에 의한 저전압용 전류 센스 앰프에 관한 타이밍도.
도 5 는 본 발명에 따른 저전압용 전류 센스 앰프에 관한 블록도.
도 6 은 본 발명에 따른 저전압용 전류 센스 앰프에 관한 회로도.
도 7 은 본 발명에 따른 저전압용 전류 센스 앰프에 관한 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
633 ... 컬럼 선택 라인
641 ... 로드 트랜지스터 649 ... 전류 센싱 트랜지스터
643, 644 ... 차동 앰프 입력 전압 레벨
636 ... 다이오드형 트랜지스터
640 ... 차동 앰프
상기 과제를 달성하기 위한 본 발명은, 반도체 메모리 장치의 저전압용 전류 센스 앰프 회로에 있어서, 다수 개의 메모리 셀 어레이의 데이타가 실리는 다수 개의 입출력 라인; 이를 비트 라인 쌍과 연결시키는 다수 개의 컬럼 선택 라인; 입출력 라인의 전압 레벨을 잡아 주는 로드 트랜지스터; 로드 트랜지스터의 일 측에 연결된 전류 센싱 트랜지스터; 전류 센싱 앰프 활성화 신호가 게이트와 드레인에 연결된 트랜지스터; 이 트랜지스터의 일 측에 드레인이 연결된 트랜지스터; 및 상기 트랜지스터에 연결된 상기 입출력 라인의 전압 차이를 증폭하는 차동 앰프를 포함하여 이루어진 저전압용 전류 센스 앰프 회로를 제공한다.
상기 다수 개의 메모리 셀 어레이의 데이타가 실리는 다수 개의 입출력 라인은 클럭에 의해 동기된 데이타가 실리고, 컬럼 선택 라인에 의해 제어된다.
상기 다수 개의 컬럼 선택 라인은 상기 입출력 라인에 실린 데이타를 비트 라인 쌍과 연결시키는데 있어서 디코딩된 로우 어드레스(DRA)에 의해 만들어진 신호와, 디코딩된 컬럼 어드레스(DCA)에 의해 만들어져, 상기 입출력 라인을 연결하는 NMOS 트랜지스터의 게이트로 입력된다.
바람직하게는, 상기 입출력 라인의 전압 레벨을 잡아 주는 로드 트랜지스터는 상기 입출력 라인의 전압 레벨을 유지하여 주고, 전류 센싱에 필요한 전류를 공급하는 역할을 하게 한다.
상기 전류 센싱 트랜지스터는 상기 로드 트랜지스터의 드레인에 소스가 연결되고, 두 개가 존재하여 각각의 게이트 측이 다른 전류 센싱 트랜지스터의 드레인 측에 연결되어 전류를 센싱한다.
상기 전류 센싱 앰프 활성화 신호가 연결된 트랜지스터는 전류 센싱 앰프 활성화 신호가 게이트와 드레인에 연결되어 있어, 데이타 입출력 라인 전류 센싱 회로의 출력 레벨을 결정한다.
상기 전류 센싱 앰프 활성화 신호가 연결된 트랜지스터는 전류 센싱 앰프 활성화 신호가 게이트와 드레인에 연결되어 있어, 다이오드의 역할을 하고, 그 출력을 차동 앰프의 입력으로 제공한다.
바람직하게는, 상기 전류 센싱 앰프 활성화 신호가 연결된 트랜지스터는 전류 센싱 앰프 활성화 신호가 게이트와 드레인에 연결되어 있고, 전류 센싱 트랜지스터의 일 측에 직렬로 연결된 다수의 트랜지스터로 이루어져 있어, GND와의 레벨을 잡아 주고, 그 출력을 차동 앰프의 입력으로 제공하여 전압 레벨을 센싱할 수 있도록 한다.
상기 트랜지스터의 일 측에 드레인이 연결된 트랜지스터는 NMOS로 구성되어 전류 센싱한 데이타를 일정 전압으로 유지하고, 전류 센싱 앰프의 GND 전류 경로가 되도록 한다.
따라서, 본 발명에 따르면, 저전압용 전류 센스 앰프 회로에 있어서, 낮은 전원 전압시 전류 센스 앰프의 차동 앰프 입력 전압 레벨을 높여 줌으로서, 낮은 전원 전압 마진을 크게 해주는 회로를 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도 5 는 본 발명에 따른 저전압용 전류 센스 앰프에 관한 블록도이다. 도면을 참조하면, 본 발명에 따른 저전압용 전류 센스 앰프는, 어레이(Array)(511), 어드레스 입력(514), 클럭(515), 로우 어드레스 스트로브(RASB)(517), 컬럼 어드레스 스트로브(ASB)(522), DRA(518), DCA(523), 센스 앰프 컨트롤 블록(527), 센스 앰프, 차동 앰프와 NMOS 트랜지스터(528), 데이타 아웃(Data Out)(529) 블록, 컬럼 선택 라인인 CSL(533), 컬럼 선택 라인 인에이블(525), 입출력 라인(532), 전류 센싱 앰프 활성화 신호에 연결된 NMOS 트랜지스터(536) 등으로 구성된다. 동작을 살펴보면, 어드레스의 입력(514)은 칩 외부 스트로브인 RASB(517), CASB(522)에 의해 액티브 모드가 되며, 클럭(515)에 동기되어 DRA(518) 및 DCA(523)를 생성한다. DRA(518)에 의해 PYE(도 3 의 358) 신호를 만들며, 이는 클럭(515)과 컬럼 어드레스 입력(514) 블록의 출력 신호인 CAi의 조합으로 나온, 디코드된 컬럼 어드레스인 DCA(523)와 더불어 비트 라인의 데이타를 입출력 라인 IO/IOB(532)에 싣는 컬럼 선택 라인 CSL(533)의 게이팅에 이용되며, 입출력선 쌍에 전류 경로를 공급하는 로드 트랜지스터(도 6 의 649)는 전류 센스 앰프의 바로 앞단에 한 쌍이 존재한다. 전류 센스 앰프 활성화 신호인 PIOSI(536)는 PYE(도 3 의 358)의 지연된 신호이다. 종래 기술과 다른 점은 상기 전류 센스 앰프와 차동 앰프(528) 블록에 전류 센싱 앰프 활성화 신호에 게이트와 드레인이 연결되어 다이오드 역할을 하는 NMOS 트랜지스터(도 6 의 636)를 삽입한 것이다.
도 6 은 본 발명에 따른 저전압용 전류 센스 앰프에 관한 회로도이다. 도면을 참조하면, 종래 기술의 전류 센스 앰프의 문제점인 낮은 전원 전압시 차동 앰프의 입력 레벨이 낮게 되어 생기는 속도 감소 현상을 없애기 위한 회로이다. 도 6을 참조하면, 저전압용 전류 센스 앰프는 한 쌍의 전달 트랜지스터(621, 622), 한 쌍의 로드 트랜지스터(641, 647), 접지(GND)로 일정한 전류를 흐르게 하는 NMOS트랜지스터(638), CSAI 및 CSAIB와 트랜지스터(638)의 드레인(도 6의 제1노드 N1) 사이에 연결되는 다이오드 구조의 한 쌍의 트랜지스터들(651, 652), 센스 앰프 활성화 신호(PIOSI)와 CASI, CSAIB사이에 각각 연결되는 한 쌍의 다이오드 구조의 트랜지스터들(635, 636) 및 차동 앰프(640)를 포함한다.
도 6에 도시된 저전압용 전류 센스 앰프회로의 동작을 살펴보면, 도 6 의 구현 회로 중 차동 앰프의 입력단의 초기 레벨을 높여 주는 것을 제외하고는 종래 기술과 같이 상기 도 5에서 기술하였다.
상기 센스 앰프 활성화 신호인 PIOSI는 PYE(도 3 의 358)의 지연된 신호이며, 도 6 에서의 전류 센스 앰프의 동작은 노드 CSAI(643), CSAIB(644)가 데이타 입출력 쌍의 전류 차이에 의해 200mV 정도의 전압 차이를 가지며, 처음 센싱시에 Vstart1(도 7 의 764)의 레벨을 갖고 있고, 이를 차동 앰프(640)가 다시 센싱하게 된다. 상기 Vstart1(764)의 초기 전압 레벨은 상기 도 4 의 Vstart(464) 전압 레벨보다 높은 값을 가지고 있다.
구체적으로, 전류 센스 앰프 활성화 신호(PIOSI)는 데이타 독출 동작에 하이 레벨로 설정된다. 즉, 전원 전압이 낮을 때, 차동 앰프 입력 신호 쌍(CSAI, CSAIB)의 전압 레벨은 다이오드 구조의 트랜지스터들(651 또는 652)에 의해 결정되지 않고, 동작 초기에는 전류 센스 앰프 활성화 신호(PIOSI)에 의해 다이오드 구조의 트랜지스터들(635, 636)의 전압 만큼 레벨 다운되어 CSAI 또는 CSAIB에 전달된다. 따라서, 651, 652의 영향을 받지 않고도 차동 앰프 입력 신호(CSAI,CSAIB)의 전위는 종래의 차동 앰프 입력 신호 레벨보다 소정 레벨 높은 전위로 유지될 수 있다. 즉, 전류 센스 앰프 활성화 신호(PIOSI)는 트랜지스터들(635,636)전원 전압으로서 동작하게 된다. 따라서, 본 발명에서는 전류 센스 앰프 활성화 신호와, 차동 앰프 입력 전압(CSAI CSAIB) 사이에 다이오드를 추가하여 초기의 동작 전압 레벨을 높게 해줌으로써 낮은 전원 전압 인가시에도 데이타가 출력되는 속도를 빠르게 할 수 있다.
도 7 은 본 발명에 따른 저전압용 전류 센스 앰프에 관한 타이밍도이다. 도면을 참조하면, 전류 센스 앰프의 출력인 CSAI, CSAIB(743)의 레벨은, 도 4 에서의 Vstart(464)보다 높은 전압인 Vstart1(764)을 갖게 됨으로 낮은 전원 전압시에 차동 앰프를 통해 나오는 속도가 빠르게 된다.
본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 저전압용 전류 센스 앰프 회로에 있어서, 전류 센스 앰프 활성화 신호(PIOSI)와 차동 앰프 입력 전압 사이에 다이오드를 추가하여 초기의 동작 전압 레벨을 높게 해주어 써 낮은 전원 전압 인가시에도 차동 증폭 회로를 통하여 데이타가 출력되는 속도를 빠르게 할 수 있다는 효과가 있다.

Claims (5)

  1. 반도체 메모리 장치에서 비트 라인 전위를 소정 칼럼 선택 신호에 응답하여 입출력 라인으로 전달하는 한 쌍의 전달 트랜지스터와, 다수 개의 메모리 셀 어레이의 데이타가 전송되는 다수 개의 입출력 라인 쌍을 포함하는 반도체 메모리 장치의 저전압용 전류 센스 앰프 회로에 있어서,
    외부의 로드 제어 신호에 응답하여 구동되어 상기 입출력 라인 쌍의 전위를 유지하며, 전류 센싱에 요구되는 소정의 전류를 공급하는 한 쌍의 로드 트랜지스터들;
    상기 한 쌍의 로드 트랜지스터의 일측과 한 쌍의 차동 앰프 입력 신호 사이에 각각 연결되어 상기 입출력 라인의 전류를 센싱하는 한 쌍의 전류 센싱 트랜지스터;
    전류 센싱 앰프 활성화 신호와, 상기 한 쌍의 차동 앰프 입력 신호 사이에 연결되고, 게이트 및 드레인이 상기 전류 센싱 앰프 활성화 신호와 연결되어 동작 초기의 전압 레벨을 소정 레벨로 일정하게 유지하는 다이오드형의 제1트랜지스터 어레이;
    상기 한 쌍의 차동 앰프 입력 신호와 제1노드 사이에 연결되며, 게이트 및 드레인이 상기 한 쌍의 차동 앰프 입력 신호와 연결되는 다이오드형의 제2 트랜지스터 어레이;
    상기 제1노드와 접지 사이에 연결되고, 상기 전류 센스 앰프 활성화 신호에 응답하여 구동되는 제3트랜지스터; 및
    상기 한 쌍의 차동 앰프 입력 신호의 전압 차를 증폭하는 차동 앰프를 포함하는 것을 특징으로 하는 저전압용 전류 센스 앰프 회로.
  2. 제1항에 있어서,
    상기 다이오드형의 제1트랜지스터 어레이는 상기 입출력 라인 전류 센싱 결과의 출력 레벨을 결정하는 것을 특징으로 하는 저전압용 전류 센스 앰프 회로.
  3. 제1항에 있어서,
    상기 다이오드 형의 제1트랜지스터 어레이는 상기 한 쌍의 전류 센싱 트랜지스터의 일측에 직렬로 연결된 다수의 트랜지스터로 이루어져 있어, 접지 전압과의 레벨을 결정하며 상기 결정된 출력을 상기 차동 앰프의 입력으로 제공하여 전압 레벨을 센싱할 수 있도록 함을 특징으로 하는 저전압용 전류 센스 앰프 회로.
  4. 제1항에 있어서,
    상기 제3트랜지스터는 NMOS트랜지스터로 구현되어 전류 센싱한 데이타를 일정 전압으로 유지하고, 전류 센싱을 위한 접지 전압으로의 전류 경로인 것을 특징으로 하는 저전압용 전류 센스 앰프 회로.
  5. 제1항에 있어서,
    상기 전류 센싱 앰프 활성화 신호는, 데이타 독출 동작 시에 하이 레벨로 설정되어, 상기 다이오드형의 제1트랜지스터들의 전원 전압으로 동작하는 것을 특징으로 하는 저전압용 전류 센스 앰프 회로.
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