KR960013398B1 - 입력신호 변화 감지기 - Google Patents

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Abstract

내용 없음.

Description

입력신호 변화 감지기
제1도는 종래의 입력신호 변화 감지기의 한예를 도시한 회로도.
제2도는 본 발명의 입력신호 변화 감지기의 제1실시예를 도시한 회로도.
제3도는 본 발명의 입력신호 변화 감지기의 제2실시예를 도시한 회로도.
제4도는 제2도의 회로를 병렬 연결한 회로도.
제5도는 제3도의 회로를 병렬 연결한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 제1지연회로 10' : 제2지연회로
20,30 : 지연회로
본 발명은 반도체 기억소자의 입력신호 변화 감지기(ATD : Address Transition Detector)에 관한 것으로, 특히 입력신호가 로우(low) 상태로 전이하는 경우와 하이(high) 상태로 전이하는 경우에 동일한 지연회로를 사용하도록 회로를 구현함으로써, 소자 내부에서 차지하는 면적을 감소시킨 입력신호 변화 감지기에 관한 것이다.
입력신호 변화 감지기는 소자 외부로부터 입력되는 신호의 상태가 변화하는 것을 감지하여 일정폭의 펄스(pulse) 신호를 출력하고, 그 출력으로 현재 동작하는 회로들의 상태를 초기화시키고 동작을 제어함으로써, 회로의 다음 동작이 빠르게 이루어지도록 하고 회로가 오동작하는 것을 방지하기 위한 회로로서, 주로 입력되는 컬럼 어드레스(column address) 변화를 감지하여 컬럼 패스(column path)에 관련된 회로들의 동작을 제어하는데 사용된다.
이하, 첨부된 도면을 참조하여 입력신호 변화가 감지기의 구성과 그 동작에 관해 상세히 설명하기로 한다.
제1도는 종래의 입력신호 변화 감지기의 한예를 도시한 회로도로서, 출력단(ATD)와 전원전압 사이에 접속되며 게이트가 접지전압에 접속되어 일정한 저항 성분의 역할을 하는 PMOS 트랜지스터(MP11)과, 입력신호(ADD)를 발전시키는 인버터(INV11)과 직렬 접속된 홀수개의 인버터로 구성되어 입력신호(ADD)를 지연시키는 제1지연시키는 제1지연회로(10)과, 직렬 접속된 홀수개의 인버터로 구성되어 반전된 입력신호(/ADD)를 지연시키는 제2지연회로(10')과, 출력단(ATD)과 접지전압 사이에 직렬 접속되어 있는 구조로 각각의 게이트가 입력신호(ADD)와 제1지연회로(10)의 출력신호(AA)에 의해 제어되는 NMOS 트랜지스터(MN11,MN12)와, 출력단(ATD)과 접지전압 사이에 직렬 접속되어 있는 구조로 각각의 게이트가 상기 인버터(INV11)의 출력신호(/ADD)와 제2지연회로(10')의 출력신호(BB)에 의해 제어되는 NMOS 트랜지스터(MN13,MN14)로 구성되어 있으며, 출력단(ATD)는 초기에 고전위(high)를 유지하다가 입력신호(ADD)의 상태가 변화하면 저전위(low)로 전이하였다가 일정시간이 경과한 후에 다시 고전위로 전이하여 일정폭의 저전위를 갖는 펄스 신호로 출력된다.
상기 회로의 동작을 살펴보면, 입력신호(ADD)가 저전위에서 고전위로 전이하는 경우에는 초기 상태, 즉 입력신호(ADD)가 저전위이면 트랜지스터(MN12,MN13)은 턴-온(trun-on)되어 있더라도 트랜지스터(MN11,MN14)가 턴-오프(trun-off)되어 있으므로 출력단(ATD)의 상태는 고전위이고, 이 상태에서 입력신호(ADD)가 고전위로 전이하면 트랜지스터(MN12)가 턴-온된 상태에서 트랜지스터(MN11)이 턴-온되어 출력단(ATD)가 저전위로 전이하고, 이때의 트랜지스터(MN13)은 입력신호(ADD)가 반전된 신호(/ADD)에 의해 턴-오프되고 제2지연회로(10')에 의한 지연시각 후에 트랜지스터(MN14)는 턴-온되며, 제1지연회로(10)에 의한 지연시간 후에 트랜지스터(MN12)가 턴-오프되어 트랜지스터 (MN11,MN12)를 통한 전류 흐름이 차단되므로, 출력단(ATD)는 다시 고전위로 전이하게 된다.
반면에, 입력신호(ADD)가 고전위에서 저전위로 전이하는 경우에는 초기 상태, 즉 입력신호(ADD)가 고전위이면 트랜지스터(MN11,MN14)은 턴-온되어 있더라도 트랜지스터(MN12,MN13)가 턴-오프되어 있으므로 출력단(ATD)의 상태는 고전위이고, 이 상태에서 입력신호(ADD)가 저전위로 전이하면 반전된 신호(/ADD)에 의해 트랜지스터(MN14)의 턴-온된 상태에서 트랜지스터(MN13)이 턴-온되어 출력단(ATD)가 저전위로 전이하고, 이때의 트랜지스터(MN11)은 입력신호(ADD)에 의해 턴-오프되고 제1지연회로(10)에 의한 지연시간 후에 트랜지스터(MN12)는 턴-온되며, 제2지연회로(10')에 의한 지연시간 후에 트랜지스터(MN14)가 턴-오프되어 트랜지스터(MN13,MN14)를 통한 전류 흐름이 차단되므로, 출력단(ATD)은 다시 고전위로 전이하게 된다.
상기에서 설명한 바와같이 제1도의 회로는 입력회로(ADD)의 전위 상태가 바뀜에 따라 출력단(ATD)이 일정시간 동안 저전위로 변화하여, 내부 회로에 입력신호가 변하였음을 전달하게 된다.
그러나, 제1도와 같은 회로를 사용하게 되면 입력신호가 고전위에서 저전위로 변하는 경우와 저전위에서 고전위로 변하는 경우에 각각 다른 트랜지스터를 사용하여 출력단에 펄스 신호를 출력하기 때문에 저전위로 변하는 경우에 동작하는 지연회로와 고전위로 변하는 경우에 동작하는 지연회로를 따로 만들어 주어야 하므로 소자 내부에서 차지하는 면적이 커지는 문제점이 존재한다.
따라서, 본 발명에서는 입력신호 변화 감지기가 차지하는 면적을 최소로 줄이기 위하여, 저전위로 전이하는 경우와 고전위로 전이하는 경우에 같은 지연회로를 사용하도록 구현한 입력신호 변화 감지기를 제공하고자 하는데에 그 목적이 있다.
제2도는 본 발명의 입력신호 변화 감지기의 제1실시예를 도시한 회로도로서, 출력단(ATD)이 일정폭의 저전위를 갖는 펄스 신호를 출력되는 경우이며, 출력단(ATD)와 전원전압 사이에 접속되며 게이트가 접지전압에 접속되어 일정한 저항 성분의 역할을 하는 PMOS 트랜지스터(MP21)과, 입력신호(ADD)를 일정시간 동안 지연시킨 신호(DADD)를 출력하는 지연회로(20)과, 각각의 드레인이 노드(CC)에 공통 접속되고 게이트가 각각 입력신호(ADD)와 지연회로(20)의 출력신호(DADD)에 의해 각각 제어되며 각각의 소오스가 출력단(ATD)에 공통 접속된 PMOS 트랜지스터(MP22,MP23)와 각각의 드레인이 상기 PMOS 트랜지스터(MP22,MP23)의 공통 드레인(CC)에 공통 접속되고 게이트가 입력신호(ADD)와 지연회로(20)의 출력신호(DADD)에 의해 각각 제어되며 각각의 소오스가 접지전압에 접속된 NMOS 트랜지스터(MN21,MN22)로 구성되어 있어서, 출력단(ATD)는 초기에 고전위를 유지하다가 입력신호(ADD)의 상태가 변화하면 저전위로 전이하였다가 일정시간이 경과한 후에 다시 고전위로 전이하여 일정폭의 저전위를 갖는 펄스 신호로 출력된다.
PMOS 트랜지스터(MP22,MP23)와, NMOS 트랜지스터(MN21,MN22)는 각각 직렬로 연결되어 CMOS 인버터형 부분을 형성하며, 이 때문에 종래 기술의 경우 보다 대기시의 직류 전류 소모를 줄일 수 있다.
상기 회로의 동작을 살펴보면, 입력신호(ADD)가 저전위에 고전위로 전이하는 경우에는 초기 상태, 즉 입력신호(ADD)가 저전위이면 트랜지스터(MP22,MP23)은 턴-온되고 트랜지스터(MN21,MN22)가 턴-오프되어 있어서 출력단(ATD)의 상태는 고전위이고, 이 상태에서 입력신호(ADD)가 고전위로 전이하면 트랜지스터(MP23)이 턴-온된 상태에서 트랜지스터(MN21)이 턴-온되므로 트랜지스터(MP23,MN21) 패스를 따라 전하가 접지전압으로 방전되어 출력단(ATD)가 저전위로 전이하고, 지연회로(20)에 의해 일정시간이 경과한 후에 출력신호(DADD)가 고전위로 전이하면 트랜지스터(MP23)가 턴-오프되어 출력단(ATD)으로부터 접지전압으로의 전류 흐름이 차단되므로 출력단(ATD)는 다시 고전위 상태로 전이하게 된다.
반면에, 입력신호(ADD)가 고전위에서 저전위로 전이하는 경우에는 초기 상태, 즉 입력신호(ADD)가 고전위이며 트랜지스터(MP21,MN22)는 턴-온되고 트랜지스터(MP22,MP23)는 턴-오프되어 있어서 출력단(ATD)의 상태는 고전위이고, 이 상태에서 입력신호(ADD)가 저전위로 전이하면 트랜지스터(MN22)가 턴-온된 상태에서 트랜지스터(MP22)가 턴-온되므로 트랜지스터(MP22,MN22) 패스를 따라 전하가 접지전압으로 방전되어 출력단(ATD)가 저전위로 전이하고, 지연회로(20)에 의해 일정시간이 경과한 후에 출력신호(DADD)가 저전위로 전이하면 트랜지스터(MN22)가 턴-오프되어 출력단(ATD)로부터 접지전압으로의 전류 흐름이 차단되므로 출력단(ATD)은 다시 고전위 상태로 전이하게 된다.
제3도는 본 발명의 입력신호 변화 감지기의 제2실시예를 도시한 회로도로서, 출력단(ATD)이 일정폭의 고전위를 갖는 펄스 신호로 출력되는 경우이며, 출력단(ATD)과 접지전압 사이에 접속되며 게이트가 전원전압에 접속되어 일정한 저항 성분의 역할을 하는 NMOS 트랜지스터(MN33)과, 입력신호(ADD)를 일정시간 동안 지연시킨 신호(DADD)를 출력하는 지연회로(30)과, 각각의 드레인이 노드(DD)에 공통 접속되고 게이트가 각각 입력신호(ADD)와 지연회로(30)의 출력신호(DADD)에 의해 각각 제어되며 각각의 소오스가 전원전압에 접속된 PMOS 트랜지스터(MP31,MP32)와, 각각의 드레인이 상기 PMOS 트랜지스터(MP31,MP32)의 공통 드레인(DD)에 공통 접속되고 게이트가 입력신호(ADD)와 지연회로(30)의 출력신호(DADD)에 의해 각각 제어되며 각각의 소오스가 출력단(ATD)에 접속된 NMOS 트랜지스터(MN31,MN32)로 구성되어 있어서, 출력단(ATD)는 초기에 저전위를 유지하다가 입력신호(ADD)의 상태가 변화하면 고전위로 전이하였다가 일정시간이 경과한 후에 다시 저전위로 전이하여 일정폭의 고전위를 갖는 펄스 신호로 출력된다.
상기 회로의 동작을 살펴보면, 입력신호(ADD)가 저전위에서 고전위로 전이하는 경우에는 초기 상태, 즉 입력신호(ADD)가 저전위이면 트랜지스터(MP31,MP32)가 턴-온되고 트랜지스터(MN31,MN32)가 턴-오프되어 있어서 출력단(ATD)의 상태는 저전위이고, 이 상태에서 입력신호(ADD)가 고전위로 전이하면 트랜지스터(MP32)가 턴-온된 상태에서 트랜지스터(MN31)이 턴-온되므로 트랜지스터(MP32,MN31) 패스를 따라 전원전압으로부터 출력단(ATD)로 전하가 충전되어 출력단(ATD)가 고전위로 전이하고, 지연회로(30)에 의해 일정시간이 경과한 후에 출력신호(DADD)가 고전위로 전이하면 트랜지스터(MP32)가 턴-오프되어 전원전압으로부터 출력단(ATD)로의 전류 흐름이 차단되므로 출력단(ATD)는 다시 저전위 상태로 전이하게 된다.
반면에, 입력신호(ADD)가 고전위에서 저전위로 전이하는 경우에는 초기상태, 즉 입력신호(ADD)가 고전위이면 트랜지스터(MN31,MN32)는 턴-온되고 트랜지스터(MP31,MP32)가 턴-오프되어 있어서 출력단(ATD)의 상태는 저전위이고, 이 상태에서 입력신호(ADD)가 저전위로 전이하면 트랜지스터(MN32)가 턴-온된 상태에서 트랜지스터(MP31)이 턴-온되므로 트랜지스터(MP31,MN32) 패스를 따라 전원전압으로부터 출력단(ATD)로 전하가 충전되어 출력단(ATD)가 고전위로 전이하고, 지연회로(30)에 의해 일정시간이 경과한 후에 출력신호(DADD)가 저전위로 전이하면 트랜지스터(MN32)가 턴-오프되어 전원전압으로부터 출력단(ATD)로의 전류 흐름이 차단되므로 출력단(ATD)는 다시 저전위 상태로 전이하게 된다.
제4도는 상기 제2도의 회로를 병렬 연결한 회로도로서, 전원전압과 출력단(ATD) 사이에 접속된 저항 성분을 공유하면서 제2도에 도시된 입력신호 변화감지기가 여러개 병렬로 접속된 구조이며, 여러개의 입력 신호 중에서 하나라도 그 상태가 변화하면 이를 감지하여 일정폭의 저전위를 갖는 펄스 신호를 출력하게 된다.
제5도는 상기 제3도의 회로를 병렬 연결한 회로도로서, 출력단(ATD)와 접지전압 사이에 접속된 저항 성분을 공유하면서 제3도에 도시된 입력신호 변화 감지기가 여러개 병렬로 접속된 구조이며, 여러개의 입력신호 중에서 하나라도 그 상태가 변화하면 이를 감지하여 일정폭의 고전위를 갖는 펄스 신호를 출력하게 된다.
이상, 제2도 내지 제5도에서 설명한 바와 같은 구조의 입력신호 변화 감지기를 반도체 기억소자 내부에 구현하게 되면 고전위 변화나 저전위 변화시에 동일한 지연회로를 사용하기 때문에 종래의 기술에 비해 지연회로가 반으로 줄어들게 되어, 입력신호 변화 감지기가 차지하는 면적이 훨씬 감소하는 효과를 얻게 된다.

Claims (6)

  1. 반도체 기억소자의 입력신호 변화 감지기에 있어서, 출력단과 전원전압 사이에 접속되어 있는 부하 저항 성분과, 입력신호를 일정시간 동안 지연시키는 지연회로와, 각각의 드레인이 공통 접속되고 게이트가 각각 입력신호와 상기 지연회로의 출력에 의해 각각 제어되며 각각의 소오스가 상기 출력단에 공통 접속된 제1 및 제2PMOS 트랜지스터와, 각각의 드레인이 상기 제1 및 제2PMOS 트랜지스터의 공통 드레인에 공통접속되고 각각의 게이트가 입력신호와 상기 지연회로의 출력에 의해 제어되며 각각의 소오스가 접지전압에 접속되고 제1 및 제2NMOS 트랜지스터로 구성되어, 초기에 고전위를 유지하다가 입력신호의 상태가 변화하면 저전위로 전이하였다가 상기 지연회로에 의한 일정시간이 경과한 후에 다시 고전위로 전이하여 출력단으로 일정폭의 저전위를 갖는 펄스 신호를 출력하도록 구현된 것을 특징으로 하는 입력신호 변화 감지기.
  2. 제1항에 있어서, 상기 부하 저항 성분은 게이트가 접지전압에 접속되어 있는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 입력신호 변화 감지기.
  3. 제1항에 있어서, 상기 입력신호 변화 감지기를 병렬로 연결하고 그 출력단을 공유하여 하나 이상의 입력신호 변화를 감지하는 것을 특징으로 하는 입력신호 변화 감지기.
  4. 반도체 기억소자의 입력신호 변화 감지기에 있어서, 출력단과 접지전압 사이에 접속되어 있는 부하 저항 성분과, 입력신호를 일정시간 동안 지연시키는 지연회로와, 각각의 드레인이 공통 접속되고 각각의 게이트가 입력신호와 상기 지연회로의 출력에 의해 제어되며 각각의 소오스가 전원전압에 접속되어 있는 제1 및 제2PMOS 트랜지스터와, 각각의 드레인이 상기 제1 및 제2PMOS 트랜지스터의 공통 드레인에 공통 접속되고 각각의 게이트가 입력신호와 상기 지연회로의 출력에 의해 제어되며 각각의 소오스가 출력단에 접속된 제1 및 제2NMOS 트랜지스터로 구성되어, 출력단은 초기에 저전위를 유지하다가 입력신호의 상태가 변화하면 고전위로 전이하였다가 상기 지연회로에 의한 일정시간이 경과한 후에 다시 저전위로 전이하여 출력단으로 일정폭의 고전위를 갖는 펄스 신호를 출력하도록 구현된 것을 특징으로 하는 입력신호 변화 감지기.
  5. 제4항에 있어서, 상기 부하 저항 성분은 게이트가 접지전압에 접속되어 있는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 입력신호 변화 감지기.
  6. 제4항에 있어서, 상기 입력신호 변화 감지기를 병렬로 연결하고 그 출력단을 공유하여 하나 이상의 입력신호 변화를 감지하는 것을 특징으로 하는 입력신호 변화 감지기.
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