KR20150070952A - 볼티지 레귤레이터 - Google Patents

볼티지 레귤레이터 Download PDF

Info

Publication number
KR20150070952A
KR20150070952A KR1020140178268A KR20140178268A KR20150070952A KR 20150070952 A KR20150070952 A KR 20150070952A KR 1020140178268 A KR1020140178268 A KR 1020140178268A KR 20140178268 A KR20140178268 A KR 20140178268A KR 20150070952 A KR20150070952 A KR 20150070952A
Authority
KR
South Korea
Prior art keywords
voltage
terminal
circuit
output
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020140178268A
Other languages
English (en)
Other versions
KR102225712B1 (ko
Inventor
츠토무 도미오카
마사카즈 스기우라
Original Assignee
세이코 인스트루 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 인스트루 가부시키가이샤 filed Critical 세이코 인스트루 가부시키가이샤
Publication of KR20150070952A publication Critical patent/KR20150070952A/ko
Application granted granted Critical
Publication of KR102225712B1 publication Critical patent/KR102225712B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/56—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

[과제] 전원 전압의 변동이 있어도, 출력 전압의 변동을 억제하고, 또한 안정적으로 동작하는 볼티지 레귤레이터를 제공한다.
[해결 수단] 입력 단자가 출력 트랜지스터의 드레인에 접속되고, 출력 단자가 오차 증폭 회로에 접속되고, 출력 전압이 소정의 전압보다 크게 변동되었을 때에, 오차 증폭 회로에 부스트 전류를 흘리는 제어 회로를 구비하는 볼티지 레귤레이터.

Description

볼티지 레귤레이터{VOLTAGE REGULATOR}
본 발명은 전원이 변동되어도 출력 전압의 변동을 억제할 수 있는 볼티지 레귤레이터에 관한 것이다.
종래의 볼티지 레귤레이터에 대해서 설명한다. 도 3 은, 종래의 볼티지 레귤레이터를 나타내는 회로도이다.
종래의 볼티지 레귤레이터는, PMOS 트랜지스터 (106, 107, 108, 301, 302, 303) 와, NMOS 트랜지스터 (103, 104, 105, 304, 305, 306, 307, 308) 와, 저항 (109, 110, 309) 과, 용량 (310) 과, 그라운드 단자 (100) 와, 전원 단자 (101) 와, 출력 단자 (102) 를 구비하고 있다.
PMOS 트랜지스터 (301, 302, 303) 와, NMOS 트랜지스터 (305, 306, 308) 와, 저항 (309) 으로 바이어스 회로를 구성하고 있다. NMOS 트랜지스터 (304, 307) 와, 용량 (310) 으로 제어 회로를 구성하고 있다. PMOS 트랜지스터 (106, 107) 와, NMOS 트랜지스터 (103, 104, 105) 로 오차 증폭 회로를 구성하고 있다. PMOS 트랜지스터 (108) 와, 저항 (109, 110) 으로 출력 회로를 구성하고 있다.
전원 투입시에, 용량 (310) 의 양단의 전압이 거의 동일해져, NMOS 트랜지스터 (304) 의 게이트 전압이 전원 전압 (VDD) 으로 끌어 올려지고, NMOS 트랜지스터 (304) 가 온되어 PMOS 트랜지스터 (303) 의 게이트 전압이 그라운드 전압에까지 저하된다. 이 때문에, PMOS 트랜지스터 (303) 가 온되어 NMOS 트랜지스터 (103) 의 게이트 전압이 상승한다. 따라서, NMOS 트랜지스터 (103) 를 흐르는 전류가 커져, 오차 증폭 회로의 동작 속도가 일시적으로 고속화된다. 이렇게 하여, 오차 증폭 회로의 동작 속도가 느린 것에서 기인하고 있던 오버 슈트나 언더 슈트가 발생하지 않게 되어, 출력 단자 (102) 의 후단에 접속된 회로에 대한 악영향을 방지할 수 있다.
그리고, 용량 (310) 의 충전이 진행되면, NMOS 트랜지스터 (304) 의 게이트 전압은 저하된다. NMOS 트랜지스터 (304) 는, 게이트 전압이 임계값 (Vth) 이하로 저하되면 오프된다. 따라서, 제어 회로 전체는 동작을 정지한다. 이 때에는, 전원 전압 (VDD) 이 정상 상태이며, 볼티지 레귤레이터는 통상적인 동작을 실시한다.
이 후, 전원 전압 (VDD) 이 급변할 때에는, 먼저 그 전압이 저하될 때 용량 (310) 의 전하가 방전되고, 다음으로 그 전원 전압 (VDD) 이 상승할 때 상기와 동일한 동작에 의해 오차 증폭 회로의 동작 전류가 커지기 때문에, 상기와 동일하게 오버 슈트나 언더 슈트는 발생하지 않는다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2001-22455호
그러나, 종래의 볼티지 레귤레이터는, 전원 전압 (VDD) 이 작게 변동된 경우라도, PMOS 트랜지스터 (303) 의 게이트 전압이 흔들린다. 그러면, 오차 증폭 회로의 테일 전류가 빈번하게 변화되고, 오차 증폭 회로의 동작점이 변화되기 때문에, 볼티지 레귤레이터의 동작이 불안정해진다는 과제가 있었다. 또, 전원 전압 (VDD) 이 크게 변동된 경우, PMOS 트랜지스터 (303) 의 전류 증대에 브레이크가 걸리지 않아 오차 증폭 회로의 테일 전류를 과잉으로 증대시켜, 볼티지 레귤레이터의 동작이 불안정해진다는 과제가 있었다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 전원 전압의 변동이 있어도 출력 전압의 변동을 억제하고, 안정적으로 동작하는 볼티지 레귤레이터를 제공한다.
종래의 과제를 해결하기 위하여, 본 발명의 볼티지 레귤레이터는 이하와 같은 구성으로 하였다.
입력 단자가 출력 트랜지스터의 드레인에 접속되고, 출력 단자가 오차 증폭 회로에 접속되고, 출력 전압이 소정의 전압보다 크게 변동되었을 때에, 오차 증폭 회로에 부스트 전류를 흘리는 제어 회로를 구비하였다.
본 발명의 전원이 변동되어도 출력 전압의 변동을 억제할 수 있는 볼티지 레귤레이터는, 출력 전압의 변동을 오차 증폭 회로의 전류를 증가시킴으로써 억제할 수 있다. 또, 전원 전압 등의 작은 변동에 의해 발생하는 출력 전압의 작은 변동에는 반응하지 않고, 전원 전압 등의 큰 변동에 의해 발생하는 출력 전압의 큰 변동에서는 오차 증폭 회로에 과잉인 전류를 흘려 볼티지 레귤레이터의 동작을 불안정하게 하는 것을 방지할 수 있다.
도 1 은 제 1 실시형태의 볼티지 레귤레이터의 구성을 나타내는 회로도이다.
도 2 는 제 2 실시형태의 볼티지 레귤레이터의 구성을 나타내는 회로도이다.
도 3 은 종래의 볼티지 레귤레이터의 구성을 나타내는 회로도이다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하여 설명한다.
＜제 1 실시형태＞
도 1 은, 제 1 실시형태의 볼티지 레귤레이터의 회로도이다.
제 1 실시형태의 볼티지 레귤레이터는, PMOS 트랜지스터 (106, 107, 108) 와, NMOS 트랜지스터 (103, 104, 105, 112, 113, 121, 122, 123) 와, 저항 (109, 110) 과, 용량 (126) 과, 기준 전압 회로 (111) 와, 정전류 회로 (114, 115, 127, 124) 와, 그라운드 단자 (100) 와, 전원 단자 (101) 와, 출력 단자 (102) 를 구비하고 있다.
PMOS 트랜지스터 (106, 107) 와, NMOS 트랜지스터 (103, 104, 105) 로 오차 증폭 회로를 구성하고 있다. 정전류 회로 (127) 와, 정전류 회로 (124) 와, 용량 (126) 과, NMOS 트랜지스터 (123, 122, 121) 로 제어 회로를 구성하고 있다.
다음으로, 제 1 실시형태의 볼티지 레귤레이터의 접속에 대해서 설명한다. 정전류 회로 (114) 는, 일방의 단자는 전원 단자 (101) 에 접속되고, 다른 일방의 단자는 NMOS 트랜지스터 (113) 의 게이트 및 드레인에 접속된다. NMOS 트랜지스터 (113) 의 소스는 그라운드 단자 (100) 에 접속된다. 정전류 회로 (115) 는, 일방의 단자는 전원 단자 (101) 에 접속되고, 다른 일방의 단자는 NMOS 트랜지스터 (112) 의 게이트 및 드레인에 접속된다. NMOS 트랜지스터 (112) 의 소스는 그라운드 단자 (100) 에 접속된다. NMOS 트랜지스터 (103) 는, 게이트는 NMOS 트랜지스터 (113) 의 게이트 및 드레인에 접속되고, 드레인은 NMOS 트랜지스터 (104) 의 소스에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. NMOS 트랜지스터 (121) 는, 게이트는 NMOS 트랜지스터 (112) 의 게이트 및 드레인에 접속되고, 드레인은 NMOS 트랜지스터 (104) 의 소스에 접속되고, 소스는 NMOS 트랜지스터 (122) 의 드레인에 접속된다. NMOS 트랜지스터 (122) 는, 게이트는 NMOS 트랜지스터 (123) 의 게이트 및 드레인에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. NMOS 트랜지스터 (123) 는, 드레인은 정전류 회로 (124) 의 일방의 단자에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. 정전류 회로 (124) 의 다른 일방의 단자는 그라운드 단자 (100) 에 접속된다. 기준 전압 회로 (111) 는, 정극은 NMOS 트랜지스터 (104) 의 게이트에 접속되고, 부극은 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (106) 는, 게이트는 PMOS 트랜지스터 (107) 의 게이트 및 드레인에 접속되고, 드레인은 NMOS 트랜지스터 (104) 의 드레인에 접속되고, 소스는 전원 단자 (101) 에 접속된다. PMOS 트랜지스터 (107) 는, 소스는 전원 단자 (101) 에 접속되고, 드레인은 NMOS 트랜지스터 (105) 의 드레인에 접속된다. NMOS 트랜지스터 (105) 는, 소스는 NMOS 트랜지스터 (104) 의 소스에 접속되고, 게이트는 저항 (109) 의 일방의 단자와 저항 (110) 의 일방의 단자의 접속점에 접속된다. 저항 (110) 의 다른 일방의 단자는 출력 단자 (102) 에 접속되고, 저항 (109) 의 다른 일방의 단자는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (108) 는, 게이트는 NMOS 트랜지스터 (104) 의 드레인에 접속되고, 드레인은 출력 단자 (102) 에 접속되고, 소스는 전원 단자 (101) 에 접속된다. 정전류 회로 (127) 는, 일방의 단자는 전원 단자 (101) 에 접속되고, 다른 일방의 단자는 NMOS 트랜지스터 (123) 의 드레인 및 게이트에 접속된다. 용량 (126) 은 출력 단자 (102) 와 NMOS 트랜지스터 (123) 의 드레인 및 게이트 사이에 접속된다.
다음으로, 제 1 실시형태의 볼티지 레귤레이터의 동작에 대해서 설명한다. 전원 단자 (101) 에 전원 전압 (VDD) 이 입력되면, 볼티지 레귤레이터는, 출력 단자 (102) 로부터 출력 전압 (Vout) 을 출력한다. 저항 (109 와 110) 은, 출력 전압 (Vout) 을 분압하고, 분압 전압 (Vfb) 을 출력한다. 오차 증폭 회로는, 기준 전압 회로 (111) 의 기준 전압 (Vref) 과 분압 전압 (Vfb) 을 비교하고, 출력 전압 (Vout) 이 일정해지도록 PMOS 트랜지스터 (108) (출력 트랜지스터) 의 게이트 전압을 제어한다. 정전류 회로 (114, 115, 127, 124) 에 흐르는 전류를 각각 I1, I2, I3, I4 로 한다. 정상 상태에서는, I3 ＜ I4 의 관계로 전류값이 설정되어 있기 때문에, NMOS 트랜지스터 (122) 는, 게이트 전압이 그라운드 전압에 클램프되고, 전류는 흐르지 않는다.
출력 전압 (Vout) 이 소정 전압보다 높으면, 분압 전압 (Vfb) 이 기준 전압 (Vref) 보다 높아진다. 따라서, 오차 증폭 회로의 출력 신호가 높아지고, PMOS 트랜지스터 (108) 가 오프되어 가기 때문에, 출력 전압 (Vout) 은 낮아진다. 또, 출력 전압 (Vout) 이 소정 전압보다 낮으면, 상기와 반대의 동작을 하여, 출력 전압 (Vout) 은 높아진다. 이와 같이 하여, 볼티지 레귤레이터는, 출력 전압 (Vout) 이 일정해지도록 동작한다.
여기서, 전원 전압 (VDD) 이 변동된 경우를 생각한다. NMOS 트랜지스터 (123) 의 게이트를 노드 (N1) 로 한다. 용량 (126) 과 정전류 회로 (127) 의 접속점으로부터 NMOS 트랜지스터 (123) 의 드레인과 정전류 회로 (124) 의 접속점까지 흐르는 전류를 I5 로 한다. NMOS 트랜지스터 (122) 에 흐르는 전류를 I6, NMOS 트랜지스터 (121) 에 흐르는 전류를 I7 로 한다.
전원 전압 (VDD) 이 크게 상승하면, 출력 전압 (Vout) 에 오버 슈트가 발생한다. 그리고, 출력 단자 (102) 로부터 용량 (126) 을 개재하여 전류 (IC1) 가 흐른다. 전류 (I5) 는, I5 ＝ I3 ＋ IC1 의 관계를 가지며, 전류 (IC1) 가 증가하여 I5 ＞ I4 가 되면, 노드 (N1) 의 전압이 상승하고 NMOS 트랜지스터 (122) 에 부스트 전류 (I6) 가 흐른다. 이렇게 하여, 오차 증폭 회로의 전류가 증가하여 과도 응답성이 향상되고, 출력 전압 (Vout) 에 발생한 오버 슈트가 억제된다.
부스트 전류 (I6) 는, IC1 ＞ I4 － I3 이 될 때까지 흐르지 않기 때문에, 전원 전압 (VDD) 의 작은 변동에 의해 발생하는 출력 전압 (Vout) 의 작은 변동에는 반응하지 않고, 볼티지 레귤레이터를 안정 동작시키는 것이 가능하다. 또, 부스트 전류 (I6) 의 최대값은, 전류 (I7) 에 의해 제한된다. 따라서, 출력 전압 (Vout) 이 크게 변동되어도, 전류 (I7) 보다 큰 부스트 전류 (I6) 가 흐르지는 않고, 즉 오차 증폭 회로의 테일 전류를 지나치게 증가시키는 경우가 없기 때문에, 볼티지 레귤레이터는 안정적으로 동작할 수 있다.
또한, 전원 전압 (VDD) 이 변동되었을 때의 출력 전압 (Vout) 의 변동에 대해서 설명했지만, 이 경우에 한정되지 않고 부하 변동 등에 의해 출력 전압 (Vout) 이 변동되었을 때에도 제어 회로로 출력 전압 (Vout) 의 변동을 억제할 수 있다.
이상 설명한 바와 같이, 제 1 실시형태의 볼티지 레귤레이터는, 출력 전압 (Vout) 의 오버 슈트를 오차 증폭 회로의 전류를 증가시킴으로써 억제할 수 있다. 또, 전원 전압 등의 작은 변동에 의해 발생하는 출력 전압 (Vout) 의 작은 변동에는 반응하지 않고, 전원 전압 등의 큰 변동에 의해 발생하는 출력 전압 (Vout) 의 큰 변동에서는, 오차 증폭 회로에 과잉인 테일 전류를 흘리지 않고, 볼티지 레귤레이터를 안정적으로 동작할 수 있다.
＜제 2 실시형태＞
도 2 는, 제 2 실시형태의 볼티지 레귤레이터의 회로도이다.
제 2 실시형태의 볼티지 레귤레이터는, PMOS 트랜지스터 (205, 206, 207, 210, 212, 213, 214, 215, 216, 219, 220) 와, NMOS 트랜지스터 (203, 204, 211, 218) 와, 저항 (208, 209) 과, 용량 (226) 과, 기준 전압 회로 (225) 와, 정전류 회로 (221, 222, 223, 224) 와, 그라운드 단자 (100) 와, 전원 단자 (101) 와, 출력 단자 (102) 를 구비하고 있다. PMOS 트랜지스터 (205, 206, 212, 213, 214) 와, NMOS 트랜지스터 (203, 204, 211, 218) 로 오차 증폭 회로를 구성하고 있다. 정전류 회로 (224) 와, 정전류 회로 (223) 와, 용량 (226) 과, PMOS 트랜지스터 (210, 215, 216) 로 제어 회로를 구성하고 있다.
다음으로, 제 2 실시형태의 볼티지 레귤레이터의 접속에 대해서 설명한다. 정전류 회로 (221) 는, 일방의 단자는 PMOS 트랜지스터 (219) 의 게이트와 드레인에 접속되고, 다른 일방의 단자는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (219) 는, 소스는 전원 단자 (101) 에 접속되고, 게이트는 PMOS 트랜지스터 (214) 의 게이트에 접속된다. PMOS 트랜지스터 (214) 는, 소스는 전원 단자 (101) 에 접속되고, 드레인은 PMOS 트랜지스터 (205) 의 소스에 접속된다. 정전류 회로 (222) 는, 일방의 단자는 PMOS 트랜지스터 (220) 의 게이트와 드레인에 접속되고, 다른 일방의 단자는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (220) 는, 소스는 전원 단자 (101) 에 접속되고, 게이트는 PMOS 트랜지스터 (210) 의 게이트에 접속된다. PMOS 트랜지스터 (210) 는, 소스는 PMOS 트랜지스터 (215) 의 드레인에 접속되고, 드레인은 PMOS 트랜지스터 (205) 의 소스에 접속된다. PMOS 트랜지스터 (215) 는, 게이트는 PMOS 트랜지스터 (216) 의 게이트 및 드레인에 접속되고, 소스는 전원 단자 (101) 에 접속된다. 기준 전압 회로 (225) 는, 정극은 PMOS 트랜지스터 (205) 의 게이트에 접속되고, 부극은 그라운드 단자 (100) 에 접속된다. NMOS 트랜지스터 (203) 는, 게이트 및 드레인은 PMOS 트랜지스터 (205) 의 드레인에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. NMOS 트랜지스터 (211) 는, 게이트는 NMOS 트랜지스터 (203) 의 게이트 및 드레인에 접속되고, 드레인은 PMOS 트랜지스터 (212) 의 게이트 및 드레인에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (212) 는, 게이트는 PMOS 트랜지스터 (213) 의 게이트에 접속되고, 소스는 전원 단자 (101) 에 접속된다. PMOS 트랜지스터 (213) 는, 드레인은 NMOS 트랜지스터 (218) 의 드레인에 접속되고, 소스는 전원 단자 (101) 에 접속된다. NMOS 트랜지스터 (218) 는, 게이트는 NMOS 트랜지스터 (204) 의 게이트 및 드레인에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (206) 는, 드레인은 NMOS 트랜지스터 (204) 의 게이트 및 드레인에 접속되고, 게이트는 저항 (208 과 209) 의 접속점에 접속되고, 소스는 PMOS 트랜지스터 (205) 의 소스에 접속된다. 저항 (209) 의 다른 일방의 단자는 출력 단자 (102) 에 접속되고, 저항 (208) 의 다른 일방의 단자는 그라운드 단자 (100) 에 접속된다. NMOS 트랜지스터 (204) 의 소스는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (207) 는, 게이트는 PMOS 트랜지스터 (213) 의 드레인에 접속되고, 드레인은 출력 단자 (102) 에 접속되고, 소스는 전원 단자 (101) 에 접속된다. 정전류 회로 (224) 는, 일방의 단자는 전원 단자 (101) 에 접속되고, 다른 일방의 단자는 PMOS 트랜지스터 (216) 의 게이트 및 드레인에 접속된다. PMOS 트랜지스터 (216) 의 소스는, 전원 단자 (101) 에 접속된다. 정전류 회로 (223) 는, 일방의 단자는 PMOS 트랜지스터 (216) 의 게이트 및 드레인에 접속되고, 다른 일방의 단자는 그라운드 단자 (100) 에 접속된다. 용량 (226) 은 출력 단자 (102) 와 정전류 회로 (223) 와 정전류 회로 (224) 의 접속점에 접속된다.
다음으로, 제 2 실시형태의 볼티지 레귤레이터의 동작에 대해서 설명한다. 전원 단자 (101) 에 전원 전압 (VDD) 이 입력되면, 볼티지 레귤레이터는, 출력 단자 (102) 로부터 출력 전압 (Vout) 을 출력한다. 저항 (208 과 209) 은, 출력 전압 (Vout) 을 분압하고, 분압 전압 (Vfb) 을 출력한다. 오차 증폭 회로는, 기준 전압 회로 (225) 의 기준 전압 (Vref) 과 분압 전압 (Vfb) 을 비교하고, 출력 전압 (Vout) 이 일정해지도록 출력 트랜지스터로서 동작하는 PMOS 트랜지스터 (207) 의 게이트 전압을 제어한다. 정전류 회로 (221, 222, 223, 224) 에 흐르는 전류를 I1, I2, I3, I4 로 하면, 정상 상태에서는 I3 ＜ I4 의 관계로 전류값이 설정된다. 이 때문에, PMOS 트랜지스터 (215) 의 게이트 전압은 전원 전압 (VDD) 에 클램프되고 PMOS 트랜지스터 (215) 에 전류는 흐르지 않는다.
출력 전압 (Vout) 이 소정 전압보다 높으면, 분압 전압 (Vfb) 이 기준 전압 (Vref) 보다 높아진다. 따라서, 오차 증폭 회로의 출력 신호가 높아지고, PMOS 트랜지스터 (207) 가 오프되어 가기 때문에 출력 전압 (Vout) 은 낮아진다. 또, 출력 전압 (Vout) 이 소정 전압보다 낮으면, 상기와 반대의 동작을 하여, 출력 전압 (Vout) 은 높아진다. 이와 같이 하여, 볼티지 레귤레이터는, 출력 전압 (Vout) 이 일정해지도록 동작한다.
여기서, 전원 전압 (VDD) 이 변동된 경우를 생각한다. PMOS 트랜지스터 (216) 의 게이트를 노드 (N2) 로 한다. PMOS 트랜지스터 (216) 의 드레인과 정전류 회로 (224) 의 접속점으로부터 용량 (226) 과 정전류 회로 (223) 의 접속점에까지 흐르는 전류를 I5 로 한다. PMOS 트랜지스터 (215) 에 흐르는 전류를 I6, PMOS 트랜지스터 (210) 에 흐르는 전류를 I7 로 한다.
전원 전압 (VDD) 이 크게 저하되면, 출력 전압 (Vout) 에 언더 슈트가 발생한다. 그리고, 용량 (226) 으로부터 출력 단자 (102) 에 전류 (IC1) 가 흐른다. 전류 (I5) 는, I5 ＝ I3 ＋ IC1 의 관계를 가지며, IC1 이 증가하여 I5 ＞ I4 가 되면 노드 (N2) 의 전압이 하강하고, PMOS 트랜지스터 (216) 에 부스트 전류 (I6) 가 흐른다. 이렇게 하여, 오차 증폭 회로의 과도 응답성이 향상되고, 출력 전압 (Vout) 에 발생한 언더 슈트가 억제된다.
부스트 전류 (I6) 는, IC1 ＞ I4 － I3 이 될 때까지 흐르지 않기 때문에, 전원 전압 (VDD) 의 작은 변동에 의해 발생하는 출력 전압 (Vout) 의 작은 변동에는 반응하지 않고, 볼티지 레귤레이터를 안정 동작시키는 것이 가능하다. 또, 부스트 전류 (I6) 의 최대값은, 전류 (I7) 에 의해 제한되기 때문에, 출력 전압 (Vout) 이 크게 변동되어도 전류 (I7) 보다 큰 부스트 전류 (I6) 가 흐르는 경우는 없다. 따라서, 오차 증폭 회로에 과잉인 테일 전류를 흘리지 않고, 볼티지 레귤레이터를 안정적으로 동작할 수 있다.
또한, 전원 전압 (VDD) 이 변동되었을 때의 출력 전압 (Vout) 의 변동에 대해서 설명했지만, 이 경우에 한정되지 않고 부하 변동 등에 의해 출력 전압 (Vout) 이 변동되었을 때에도 제어 회로로 출력 전압 (Vout) 의 변동을 억제할 수 있다.
이상 설명한 바와 같이, 제 2 실시형태의 볼티지 레귤레이터는, 출력 전압 (Vout) 의 언더 슈트를 오차 증폭 회로의 테일 전류를 증가시킴으로써 억제할 수 있다. 또, 전원 전압 등의 작은 변동에 의해 발생하는 출력 전압 (Vout) 의 작은 변동에는 반응하지 않고, 전원 전압 등의 큰 변동에 의해 발생하는 출력 전압 (Vout) 의 큰 변동에서는 오차 증폭 회로에 과잉인 테일 전류를 흘리지 않고, 볼티지 레귤레이터를 안정적으로 동작할 수 있다.
또한, 제 1 실시형태의 볼티지 레귤레이터는 제어 회로가 출력 전압 (Vout) 의 오버 슈트를 억제하는 구성으로 설명하고, 제 2 실시형태의 볼티지 레귤레이터는 제어 회로가 출력 전압 (Vout) 의 언더 슈트를 억제하는 구성으로 설명했지만, 양방의 기능을 구비하도록 구성해도 된다. 그 경우에는, 보다 출력 전압 (Vout) 이 안정적인 볼티지 레귤레이터를 얻을 수 있다.
100 : 그라운드 단자
101 : 전원 단자
102 : 출력 단자
111, 225 : 기준 전압 회로
114, 115, 127, 124, 221, 222, 224, 226 : 정전류 회로

Claims (4)

  1. 전원 단자로부터 입력된 전원 전압을 안정화하여 출력하는 볼티지 레귤레이터로서,
    출력 트랜지스터가 출력하는 출력 전압을 분압한 분압 전압과 기준 전압의 차이를 증폭하여 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와,
    입력 단자가 상기 출력 트랜지스터의 드레인에 접속되고, 출력 단자가 상기 오차 증폭 회로에 접속되고, 상기 출력 전압이 소정의 전압보다 크게 변동되었을 때에, 상기 오차 증폭 회로에 부스트 전류를 흘리는 제어 회로
    를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
  2. 제 1 항에 있어서,
    상기 제어 회로는,
    일방의 단자가 상기 볼티지 레귤레이터의 출력 단자에 접속되고, 상기 출력 전압의 변동을 검출하는 용량과,
    상기 오차 증폭 회로에 상기 부스트 전류를 흘리는 제 1 트랜지스터와,
    게이트와 드레인이 상기 제 1 트랜지스터의 게이트와 상기 용량의 타방의 단자에 접속되는 제 2 트랜지스터와,
    상기 제 1 트랜지스터의 게이트를 클램프하는 제 1 정전류 회로와,
    상기 용량의 타방의 단자와 상기 제 2 트랜지스터의 게이트 및 드레인에 접속되는 제 2 정전류 회로
    를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
  3. 제 2 항에 있어서,
    상기 제 1 정전류 회로가 흘리는 전류가 상기 제 2 정전류 회로가 흘리는 전류보다 큰 것을 특징으로 하는 볼티지 레귤레이터.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제어 회로는, 추가로,
    상기 오차 증폭 회로와 상기 제 1 트랜지스터 사이에 접속되고, 상기 부스트 전류를 소정의 전류 이하로 제한하는 제 ３ 트랜지스터
    를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
KR1020140178268A 2013-12-17 2014-12-11 볼티지 레귤레이터 Active KR102225712B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013260309A JP6292859B2 (ja) 2013-12-17 2013-12-17 ボルテージレギュレータ
JPJP-P-2013-260309 2013-12-17

Publications (2)

Publication Number Publication Date
KR20150070952A true KR20150070952A (ko) 2015-06-25
KR102225712B1 KR102225712B1 (ko) 2021-03-09

Family

ID=53369674

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140178268A Active KR102225712B1 (ko) 2013-12-17 2014-12-11 볼티지 레귤레이터

Country Status (5)

Country Link
US (1) US9831757B2 (ko)
JP (1) JP6292859B2 (ko)
KR (1) KR102225712B1 (ko)
CN (1) CN104714586B (ko)
TW (1) TWI639909B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9851732B2 (en) * 2015-01-20 2017-12-26 Peregrine Semiconductor Corporation Split power supply bias with kill switch
KR20170019672A (ko) * 2015-08-12 2017-02-22 에스케이하이닉스 주식회사 반도체 장치
JP2017126285A (ja) * 2016-01-15 2017-07-20 エスアイアイ・セミコンダクタ株式会社 ボルテージレギュレータ
CN106484020A (zh) * 2016-12-06 2017-03-08 珠海全志科技股份有限公司 低压差线性稳压电路
WO2020250349A1 (ja) * 2019-06-12 2020-12-17 リコー電子デバイス株式会社 定電圧回路及び電子機器
JP2021047674A (ja) 2019-09-19 2021-03-25 セイコーエプソン株式会社 ボルテージレギュレーター
KR20220131063A (ko) * 2021-03-19 2022-09-27 에스케이하이닉스 주식회사 저전압 강하 레귤레이터
CN113342111B (zh) * 2021-06-21 2022-09-20 南京微盟电子有限公司 一种应用于低功耗ldo的快速响应电路
JP7542506B2 (ja) 2021-09-22 2024-08-30 株式会社東芝 定電圧回路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001022455A (ja) 1999-07-09 2001-01-26 New Japan Radio Co Ltd レギュレータ回路
JP2007310521A (ja) * 2006-05-17 2007-11-29 Ricoh Co Ltd 定電圧回路および該定電圧回路を内蔵した電子機器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320363B1 (en) * 1999-12-17 2001-11-20 Motorola, Inc. Voltage regulator with improved transient response
DE10248498A1 (de) * 2002-10-17 2004-05-06 Infineon Technologies Ag Schaltungsanordnung zur Spannungsregelung
JP2007128292A (ja) * 2005-11-04 2007-05-24 Ricoh Co Ltd ボルテージレギュレータ
US7502719B2 (en) * 2007-01-25 2009-03-10 Monolithic Power Systems, Inc. Method and apparatus for overshoot and undershoot errors correction in analog low dropout regulators
TWI397793B (zh) * 2008-04-11 2013-06-01 System General Corp 低壓降穩壓器
JP5580608B2 (ja) * 2009-02-23 2014-08-27 セイコーインスツル株式会社 ボルテージレギュレータ
JP5828206B2 (ja) * 2011-01-24 2015-12-02 凸版印刷株式会社 定電圧回路
JP5833938B2 (ja) * 2012-01-18 2015-12-16 セイコーインスツル株式会社 ボルテージレギュレータ
CN102609025B (zh) * 2012-03-16 2013-12-11 电子科技大学 一种动态电流倍增电路及集成该电路的线性稳压器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001022455A (ja) 1999-07-09 2001-01-26 New Japan Radio Co Ltd レギュレータ回路
JP2007310521A (ja) * 2006-05-17 2007-11-29 Ricoh Co Ltd 定電圧回路および該定電圧回路を内蔵した電子機器

Also Published As

Publication number Publication date
CN104714586B (zh) 2017-11-28
JP2015118452A (ja) 2015-06-25
KR102225712B1 (ko) 2021-03-09
TW201541217A (zh) 2015-11-01
US9831757B2 (en) 2017-11-28
CN104714586A (zh) 2015-06-17
US20150171731A1 (en) 2015-06-18
JP6292859B2 (ja) 2018-03-14
TWI639909B (zh) 2018-11-01

Similar Documents

Publication Publication Date Title
KR20150070952A (ko) 볼티지 레귤레이터
US10481625B2 (en) Voltage regulator
JP5014194B2 (ja) ボルテージレギュレータ
US9817415B2 (en) Wide voltage range low drop-out regulators
US7928708B2 (en) Constant-voltage power circuit
EP2894537A1 (en) Voltage regulator
JP6316632B2 (ja) ボルテージレギュレータ
KR102255543B1 (ko) 볼티지 레귤레이터
US9606556B2 (en) Semiconductor integrated circuit for regulator
CN110275566B (zh) 电压调节器
US9367074B2 (en) Voltage regulator capable of stabilizing an output voltage even when a power supply fluctuates
KR102335295B1 (ko) 볼티지 레귤레이터
US10591941B2 (en) Low dropout regulator with wide input supply voltage
EP2961064A1 (en) Robust sink/source output stage and control circuit
TWI672572B (zh) 電壓調節器
KR20150123712A (ko) 과전류 보호 회로, 반도체 장치 및 볼티지 레귤레이터
CN111367340B (zh) 一种低压差线性稳压电路
US9785163B2 (en) Regulator
CN210244187U (zh) 一种低压差线性稳压电路
US9367073B2 (en) Voltage regulator
CN221406392U (zh) 一种低压差线性稳压器及微处理器

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20141211

PG1501 Laying open of application
N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20160218

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20190711

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20141211

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20201027

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20210112

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20210304

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20210304

End annual number: 3

Start annual number: 1

PG1601 Publication of registration