JPH02292795A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野〕 本発明は半導体メモリの改良に係り、特にダイナミック
型メモリのリフレッシュ動作によるピーク電流値の低減
により、電池によるバックアップ動作を容易にした半導
体メモリ装置に関する．〔従来の技術〕 この分野に関する公知例としては、［日経エレクトロニ
クス，１９８７，８．１０　（ｎｏ．４２７）、ページ
１６７〜１８３」を挙げることができる．従来より電池
による情報のバックアップが可能な半導体メモリとして
は、６個のＭＯＳトランジスタもしくは４個のＭＯＳト
ランジスタ及び２個の高抵抗によるブリツプフロツプタ
イプのスタティック型メモリ、１個のＭＯＳトランジス
タ及び１個の情報蓄積容量（〜数１　０　ｆ　Ｆ）から
なるダイナミック型メモリ等がある．この中でスタティ
ック型メモリは、情報保持目的の待機動作モードの消費
電流が数１０ｎＡ〜μＡレベルと少なく電池バックアッ
プに好適なデバイスであり、小中規模メモリシステムの
様々な分野で使用されている．一方、ダイナミック型メ
モリはスタティック型メモリに比べ同レベルのプロセス
技術においてメモリ容量が４倍大きく、半導体ファイル
と呼ばれるような大容量メモリシステムへの用途に適し
たデバイスである。しかし，このダイナミック型メモリ
を電池でバックアップするには以下の問題があり、半導
体ファイル用として十分活用されてなかった．第２図に
従来のダイナミック型メモリの構成図及びリフレッシュ
動作時の電源に流れるピーク電流波形を示す． 図中１０はＳＬＩチップ、１２はメモリアレイ、１４は
Ｘ方向アドレスバツファ、１６はＹ方向アドレスバツフ
ァ、１８はデータ入出力（Ｉ／Ｏ）バツファ，２０はＸ
方向デコーダＸＤ、２２はＹ方向デコーダＹＤ．２４は
データの六力／出力信号線を各々示す。また２６はセル
フ・リフレッシュ用のタイマ，アドレスカウンタ及びそ
れらのリフレッシュ関連制御部を示す。さらにＭＣはダ
イナミック型のメモリセル、Ｗはメモリセルを選択する
ワード線でＸ方向にｎ本配置され、Ｂはメモリセルのビ
ット線でＹ方向にｍ本配置される。またＡｘｉはチップ
内のメモリセルのＸ方向位置を決めるアドレス信号群，
Ａｙｉは同Ｙ方向を決めるアドレス信号群、Ｉ　／　Ｏ
　ｉは入出力データ無、ＲＥＦはリフレッシュ制御信号
を示す．この｝ｔＥＦ信号としては、直接チップ外部か
ら人力する場合もしくは内部で発生する場合が考えられ
る６さらにＶｃｃは電源端子、またリフレッシュ動作時
の電源端子■ｃｃに流れるピーク電流波形に関する時間
１゛ｃはリフレッシュ間隔を示す． 一般にダイナミック型メモリは，情報保持のためにメモ
リシステムが読み書きアクセス可能な通常動作（活性状
態）から待機動作（非活性状態）モードに移行しても一
定時間内に情報をリフレッシュ（再書き込み）する必要
がある。このようなメモリでは，このリフレッシュ制御
信号ＲＥＦが活性化されると通常動作から待機動作に移
行し、チップ内部に組み込まれたリフレッシュタイマ及
びアドレスカウンタを励起して、全てのワード線を自動
的に順次活性化し、全メモリセルの情報をリフレッシュ
する。例えば、ＩＭビット・メモリは，メモリセルの情
報保持時間の制約から、そのリフレッシュ周期が一般に
８ｍｓに設定され、５１２回のリフレッシュ動作で全メ
モリセルをリフレッシュするように設定されている。こ
の場合、一回のリフレッシュ間隔は８　ｍ　ｓ　／　５
　１　２回で、約１５μｓ毎に一度に２０４８セルを選
択する必要があり、メモリのＸ方向はｍ＝２０４８ビッ
ト、Ｙ方向はｎ　＝　５　１　２ビットとなる．ダイナ
ミック型メモリは上記のような情報保持動作によって待
機時はもちろんメモリの活性状態すなわち読み書きアク
セス状態の通常動作時においても、メモリセルの情報保
持時間の制約から，例えば上記の場合はＢｍｓ以内に全
てのメモリセルをリフレッシュしていた。

上記情帽保持すなわち待機動作における問題点は、第１
＆益の待機動作に要するダイナミック型メモリの平均消
費電流が数１００μＡ　”　ｍ　Ａレベルと大きいこと
である。また第２の問題点は，リフレッシュ動作活性時
に流れる瞬時電流のピークレベルが同図に示すように通
常動作モードと同じ，１００ｍＡ以上と大きいことであ
る。

前者の対策としては、日経エレクトロニクス、１９８７
，８．１０　（ｎｏ．４２７）．ページ１６７〜１８３
で論じられているように待機動作モードのリフレッシュ
周期を長くする方法が最も効果的である。

一方、後者の問題点であるピーク電流は、主にメモリセ
ルが接続されたビット線容量の充放電に要する電流で占
められている。このため１回のリフレッシュ動作時の総
容量は，ビット線１本肖たりの容量（数１００ｆＦ）に
ワード線による選択セル数全てを掛けることになり、数
１　０　０　ｐ　Ｆに達して、瞬間的に大電流が流れる
．この結果、基板電位が大幅に変動する、または電池で
バックアップ時に電池の内部抵抗のため電源電圧が大幅
低下する，等でシステム誤動作のＪｎ因になった６そこ
で上記の対策としてはデバイス定数を小さくし内部回路
を低電力化する、仙速に駆動することで充放電電流を小
さくして、ピーク電流値の低減を図ること等が考えられ
た。しかし、このリフレッシュ動作時のピーク電流低減
対策はメモリのアクセス時間高速化との両立を困難にさ
せるものであり、その電流低減の実施は困難であった。

以上説明したように、ダイナミック型メモリはそのピー
ク電流が大であるため，ボタン型電池のような瞬時電流
供給能力が比較的低いものではメモリシステムのバック
アップを附難にさせていた．また、鉛電池等の大容量電
池においても多数個のダイナミック型メモリが同時にリ
フレッシュするような大容量メモリシステムのバックア
ップは困難であった。

〔発明が解決しようとする課題〕

従って，本発明の目的は，通常動作モードに従来と同一
の高速アクセス時間を有し，電池バックアップ等の単に
情株を保持するのみの動作時すなわち待機動作モードで
は．ピーク電流値が極めて小さくなる半纏体メモリ装置
を提供することにある． 〔課題を解決するための手段〕 動作モードを検出する動作モード検，＋４３手段により
、待機動作モードでは、Ｘ方向デコーダで分割されたメ
モリセル配置を基に，ワード線で選択されるセル数を通
常動作モードより低減する６〔作用〕 ピーク電流値の低減はリフレッシュ時の選択セル数の低
減すなｈち一度に充放電されるビット線の数を減らすの
か効果的であり、これは、リフレッシュ周期を一定と考
えた場合、リフレッシュ同数を多くしリフレッシュ間隔
を短くすることに相当する。

しかし、通常動作において活性時のリフレッシュ動作と
読み書きアクセス動作は同じ動作モー１《なのでリフレ
ッシュ間隔を短くするとメモリ活性時にリフレッシュ頻
度が増加し、アクセス時間が遅延しシステム的に問題と
なる。一方、電池により情報を保持する待機動作モード
はメモリに対して非活性状態であり，従ってリフレッシ
ュ間隔を短くしてもシステムへの影響は無く，待機時の
リフレッシュ間隔は活性時のリフレッシュ間隔より短く
設定できる。

以上により，通常動作モードではＸ方向デコーダＸＤの
出力であるワード線につながる所定のメモリセル数をリ
フレッシュし、メモリのアクセス時間に影響を与えない
ようにする．一方、待機動作モードでは動作モード検出
手段によるモード切り替え信号で内部回路を活性化し、
Ｘ方向デコーダＸＤの出力であるワード線につながるメ
モリセル数を低減し、ビツ１一線容斌を少なくし、その
リフレッシュ時の充放電電流すなわちピーク電流を低減
する。

〔実施例〕

以下，図面を参照して本発明の実施例を詳細に説明する
． 第１図に本発明の＠１の実施例を示す．同図は半導体メ
モリ装置のブロック図及び、通常、待機動作の各モード
のリフレッシュ動作によるピーク電流波形を示す図であ
る。図中１０はＬＳＩチップ，１４はＸ方向アドレスバ
ッファ，１６はＹ方向アドレスバツファ，』８はデータ
人出力（Ｊ／０）バツファ，２０はＸ方向デコーダＸＤ
、１２ａ，１２ｂは２０のＸ方向デコーダＸＩ）で２分
割されたメモリアレイ、２２ａ，２２ｂはＹ方向デコー
ダＹＤ、２４はデータの入力／出力信号線、Ｖｃｃは屯
諒端子をそれぞれ示す．また２６はリフレッシュタイマ
，アドレスカウンタ及びそれらのリフレッシュ関連制御
部、５０は動作モード検出手段、ＲＥＩ’はその出力で
あるリフレッシュ制御信号、３８は同制御信号Ｒ　Ｅ　
Ｆを基にリフレッシュ関連制御部２６でメモリ・チップ
選択信号等との論理で作られた待機と通常動作のモード
切り替え信号を示す．４２は待機及び通常動作モードで
異なるワード線を切り替えるワード線活性化信号，；３
６は同信号４２の発生部．４０は待機時にＸ方向デコー
ダ２０の片側一方のワード線を選択する内部アドレス信
号を示す．さらにＭＣはメモリセル．Ｗはメモリセルの
ワード線でＸ方向にｎ本配置され、Ｂはメモリセルのビ
ット線でＹ方向にｍ　／　２本ずつ合計ｍ本配置される
．またＡｘｉはＸ方向のアドレス信号群、ａｘｉはその
内部信号、Ａ　ｙ　ｉはＹ方向のアドレス信号群、ａｙ
ｉはその内部信号，Ｉ／Ｏｉは入出力データ群を各々示
す。

一方上記メモリ構成において、２は電源端子Ｖｃｃに流
れる通常動作モードのピーク電流波形、４は待機動作モ
ードのピーク電流波形を示す。また６は待機及び通常動
作モードでメモリ内部回路に活性電流として常に流れる
一定の電流成分を示す。

通常のダイナミック型メモリではワード線の抵抗がアク
セス時間遅延の原因になるため問題であり、同図に示す
ように２０のＸ方向デコーダＸＬ）を中心にメモリアレ
イを分割する構成が取られている。さらにこのワード線
はその抵抗低減のため、またそれによる速度向上のため
、複数に分割されている。本発明はこのワード線分割に
基づく必然的なメモリセル配置を積極的に活用すること
により、通常メモリ構成の小変更でピーク電流低減を達
成するものである。なお、ここではＬＳＩチップ内部に
動作モード検出手段５０を設けた場合を説明したが同図
の破線で示すようにＲＥＩ’入力端子を設け、外部の電
子装置の電源遮断（電源電圧降下もしくは上昇）検出手
段による検出結果を信号として人力しても良い。

以下，本発明の動作を説明する。同図において、通常動
作モードにおけるリフレッシュ動作では、Ｘ方向デコー
ダＸＤ２０の両側のワード線が同時に選択される。この
結果、選択されるメモリセル数はｍビットであり、その
ピーク電流Ｉｐはその選択メモリセル数ｍ　（＝ビット
線数）に比例する。

また一定電流成分６は、ピーク電流Ｉｐに比べ極めて少
ないのでｌ　ｐ　ａｅ　ｍの関係で表わすことができる
。一方、電池による待機動作モードでは２０のＸ方向デ
コーダＸＤに人力される３８の動作モード切り替え信号
により、ワード線に接続されるセル数はｍ／２に低減さ
れる。従って、待機動作モードのピーク電流Ｉ！）はＩ
ｐｃｃｍ／２に小さくなる。

なお、待機動作モードのリフレッシュ間隔Ｔｃｚは通常
動作モードのリフレッシュ間隔Ｔｃｒより短縮され、そ
のリフレッシュ回数は２倍になるが上ｄｄで説明したよ
うに非活性時であり問題にならない。

以上のように本発明によって、通常動作と待機動作の異
なる動作モードを動作モード検出手段５０もしくは外部
からのリフレッシュ制御信号Ｒ　Ｆ：　Ｆ’によりモー
ド切り替え信号；３８を発生し、その指示により複数の
ワード線を切り替える。その結果，待機動作では１同の
リフレッシュで選択されるセル数を少なくし、これに伴
いリフレッシュ間隔を狭くシ，結果としてピーク電流を
極めて低く抑えることが可能になる。

第３図に第１図で示した動作モード検出手段５０の具体
的な実施例を示す。

同図５０は通常動作から情報保持の待機時動作状態に移
動したことを検出する動作モード検出手段であり，その
結果をリフレッシュ制御信号Ｒ｝ＥＦのである。同図に
おいて．Ｖｃｃは電源端子であり、その電源電圧レベル
を示す。またＶＲは内部発生もしくは外部印加の電源電
圧降下もしくは上昇判定用の基準電圧レベル、ＶＲはバ
ックアップ用電池の電圧レベルをそれぞれ示す。さらに
５２は人力とする電源電圧Ｖｃｃと基準電圧ＶＲの電位
関係の亮低を弁別し、ｖｃｃが高い場合は出力に低レベ
ル（信号１１　０　Ｉ＋　）　−　Ｖｃｃが低い場合は
出力に高レベル（信号１１　１　Ｉ１　）を出力する弁
別回路、５４は弁別回路５２の出力を反転させるインバ
ータ回路を示す。この動作モード検出手段は公知の回路
で構成され，特に弁別回路としてはシュミットトリガ回
路、あるいはコンパレータ回路等を使用すれば良い。

同図に示すように、リフレッシュ制御信号ＲＥＦは基準
屯圧ＶＦＩのレベル設定により電源電圧Ｖｃｃの立ち下
がり時（＝ｔｌ）に低レベルとなり活性化し、立ち上が
り時（＝ｔｚ）に高レベルとなり非活性化する。本実施
例では基４Ｉ電圧ＶＲとして、一種類のレベルを与えて
いるが基Ｉｇ屯圧ＶＲを複数レベル用意して，リフレッ
シュ制御信号ＲＥＦの立ち下がり時間ｔ１もしくは立ち
上がり時間ｔ２をＶｃｃレベルの降下、上昇に応じて活
性もしくは非活性化させることは容易である。なお、上
記のような電源電圧の遮断（降下，上昇）検出回路は多
くの提案がされており，それら公知の回路を動作モード
で切り替え信号発生のための動作モード検出手段として
活用しても同様な効果が得られ・る。

第４図は、本発明の第３の実施例を示す半導体メモリ装
置のブロック図である。図中１０はＬＳＩチップ、１２
−１〜１２−ｋはメモリアレイ、１４はＸ方向アドレス
バツファ、１６はＹ方向アドレスバツファ、１８はデー
タ人出力ＣＩ／Ｏ）バツファ、２０−１〜２０−（ｋ／
２）はＸ方向デコーダＸＤ、４４はワードＩＮ選択用の
論理ｆｆ１１路、２２−１〜２２−ｋはＹ方向テ”コー
ダＹＤ、２４はデータの入力／出力信号線を示す。また
２６はリフレッシュタイマ、アドレスカウンタ及びそれ
らのリフレッシュ関連制御部、３８は待機及び通常動作
のモード切り替え信号、４２は待機及び通常動作モード
のワード線を切り替えるワード線活性化信号、３６は同
信号の発生部、４０は待機時にＸ方向デコーダの両側一
方のワード線を選択する内部アドレス信号を示す。さら
にＭＣはメモリセル、Ｗ　１ｔ　−　Ｗ　＋　ｋはメモ
リセルのワード線でＸ方向に（ｉｘｋ）本を配置し．８
１〜Ｂ．はメモリセルのビット線でＹ方向にｍ本を配置
した場合を示す。またＡｘｉはＸ方向のアドレス信号群
、ａｘｉはその内部信号で２０のＸデコーダＸ　Ｉ）に
人力される。Ａ　ｙ　ｉはＹ方向のアドレス信号群、ａ
ｙｊはその内部信号で２２のＹデコーダＹＤに人力され
る。さらにＩ　／　Ｏ　ｉは入出力テ゛一夕群．ＲＥＦ
はリフレッシュ制御信号を示す。

次に本発明のリフレッシュ＃Ｊ作について説明する６同
図において通常動作モードにおけるリフレッシュ動作は
、３６のワード線活性化信号発生部からの出力信号４２
のワード線活性化イイ号が全て高レベルとなり、４４の
論理回路を介してワード線Ｗ　１　ｔ　”　Ｗ　１　ｋ
のＹ方向のｋ本が同時に選択され，全て高レベルになり
所定のセル数ｍビットがリフレッシュされる。以下、次
のワードａＷ　２１−　Ｗ　２　ｈの場合も同様の方法
でリフレッシュされる。一方、待機動作モードでは，制
御部２６からの内部アドレス信号４０により、４２のワ
ード線活性化信号がＸ方向ワード線Ｗ　１ｓ　＝　Ｗ　
ｔ　ｋの、その各々をＷ　１　１　，Ｗ１ｚ・・・と別
々に活性化させる。これにより，１回のリフレッシュ動
作で選択されるセル数（＝ビット線数）はｍ／ｋに低減
し、リフレッシュ時のピーク電流値は１／ｋに低減する
。

本実施例では電池バックアップ時の待機動作モードへの
移行をリフレッシュ制御信号ＲＥＦを基にしているが、
第３図に示すようにチップ内部で電源電圧の遮断状態を
検出して動作モードの切り替え信号を発生することは容
易であり，これにより使い勝手の良い半導体メモリ装置
にすることができる。

以上本発明の詳細を説明したが、本発明の適用範囲はこ
れらに限定されるものではない。例えば、本発明では待
機時のリフレッシュ動作に必要なアドレス信号をメモリ
チップの内部で発生させた場合を説明したが、ＬＳＩチ
ップの外部からアドレス信号を印加しても、そのピーク
電流値低減の効果は同じである。また待機動作モードの
リフレッシュ動作におけるワード線の分割では、ワード
線活性数をチップ・レイアウトの物理的な分割数と同一
にしているが，このワード線活性数は任意に指定できる
ことは言うまでもない。その場合ピーク電流値はその任
４６：のワード線活性数分の１になる． さらに，上記実施例ではメモリ回路を主体に記述したが
、本発明の冒頭にも記述したように、少なくとも一部に
ダイナミック型メモリのリフレッシュ動作による情報保
持を有するもので通常動作から待機動作時にピーク電流
値を低減する目的のものであれば，メモリＬＳＩ、論理
ＬＳ　ｒ．あるいはその他のＴ，ＳＩ全てに適用できる
．また、」二記した゛ｔ　Ｑ　Ｉ１　，　　１４　１　
ｎの論理もしくは高，低レベルの関係は反転しても良く
、その場合、回路の論理関係を全て反転すれば良い。

〔発明の効果〕

以上述べた本発明によればダイナミック型メモリの待機
動作状態のＬＳＩチップのピーク電流値を極めて小さく
でき，電池バックアップなどに好適な半導体メモリ装置
を提供できる。

【図面の簡単な説明】

第１図は本発明の半導体メモリ装置のＪホ理を説明する
ためのブロック図及び通常、待機動作モードのピーク電
流波形を示す。第２図は従来の半導体メモリ装置のブロ
ック図及び通常、待機動作モードのピーク電流波形を示
す。第３図は第１図の動作モード検出手段の具体例を示
す．第４図は本発明の半導体メモリ装置を詳細に説明す
るためのブロック図を示す。 ２・・・通常動作モードのピーク電流波形、４・・・待
機動作モードのピーク電流波形，６・・・一定電流成分
、１０・　ＬＳＩチップ、１２，１２ａ，１２ｂ，１２
−１〜１２−ｋ・・・メモリアレイ、１４・・・Ｘ方向
アドレスバツファ、１６・・・Ｙ方向アドレスバツファ
、１８・・・データ人出力バツファ、２０．２０−１〜
２０−（ｋ／２）・・・Ｘ方向デコーダ、２２，２２ａ
．２２ｂ・・・Ｙ方向デコーダ、２４・・・データ人出
力信号線、２６・・・リフレッシュ制御部、３６・・・
ワード腺活性化信号発生部，３８・・・通常と待機動作
のモード切り替え信号、４０・・・ワード線を選択する
内部アドレス信号、４２・・・ワード線活性化信号，４
４・・・論理回路、５ｏ・・・動作モード検出手段，５
２・・・弁別回路、５４・・・インバータ回路、ＭＣ・
・・メモリセル、Ｗ　，　Ｗ　１　ｓ〜ｗ１ｋ・・・ワ
ード線、１３　４　Ｂ　１　〜Ｂ　ｍ　”・ビット数、
Ｔａ，Ｔａｘ，　ＴＣ２　−リフレッシュ間隔、ＲＥＦ
・・・リフレッシュ制御信号、Ｖｓ・・・電池電圧及び
その電圧レベル、Ｖｃｃ・・・電源端子及びその電源電
圧レベル．ＶＲ・・・基準屯圧及びその電圧レベル。 一一 遁 凶 ？電一 ５４．　　４シバータ［Ｅｌｊｉシ ｖ！＋ 釦こｔ反 第 口

Claims (1)

1. 【特許請求の範囲】 １、ピーク電流値の異なる２つ以上の動作モードを備え
   、動作モード切り替え指示により、上記動作モードの切
   り替えを行うことの可能な半導体メモリ装置。 ２、請求項１記載の半導体メモリ装置の動作モードが待
   機動作と通常動作であり、１回のリフレッシュ動作で選
   択されるセル数を待機動作モードでは通常動作モードよ
   り低減させたことを特徴とする半導体メモリ装置。 ３、請求項２記載の半導体メモリ装置において、待機動
   作モードにおけるリフレッシュ間隔が通常動作モードの
   リフレッシュ間隔より短くしたことを特徴とする半導体
   メモリ装置。 ４、請求項２記載の半導体メモリ装置において、複数に
   分割したワード線を通常動作モードと待機動作モードで
   、異なる数のワード線を活性化するワード線活性化信号
   を備えた半導体メモリ装置。