KR970003265A - 반도체기억장치 - Google Patents

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Abstract

반도체기억장치에 관한 것으로서, 데이타처리 등을 실행하는 신호처리장치에서의 실제상의 사용상 편리함을 향상시킨 반도체기억장치를 제공하기 위해, 여러개의 메모리매트, 여러개의 메모리매트의 각각에 대응해서 마련되는 여러개의 플레이트전극 및 여러개의 메모리매트의 각각에 대응해서 마련되는 여러개의 기억회로를 갖고, 여러개의 메모리매트의 각각은 여러개의 워드선, 여러개의 비트선 및 여러개의 워드선과 여러개의 비트선의 교점에 대응해서 마련되는 여러개의 메모리셀을 갖고, 여러개의 메모리셀의 각각은 강유전체막을 갖는 정보기억용 캐패시터와 어드레스 선택용 MOSFET를 포함하고, 정보기억용 캐패시터의 전극 중의 한쪽은 그 정보기억용 캐패시터가 포함되는 메모리매트에 대응하는 플레이트전극에 결합되고, 각 플레이트전극에는 그 플레이트전극에 대응하는 기억회로에 유지된 데이타에 따라서 제1전압 또는 제2전압이 선택적으로 인가되고, 플레이트전극에 제1전압이 인가되었을 때, 플레이트전극에 결합되는 정보기억용 캐패시터는 비트선에 인가되는 2진의 라이트신호에 관계없이 분극반전이 불가능하게 되고, 플레이트전극에 제2전압이 인가되었을 때, 플레이트전극에 결합되는 정보기억용 캐패시터는 비트선에 인가되는 2진의 라이트신호에 따라서 분극반전이 가능하게 되는 것에 구성으로 하였다.
이러한 구성에 의해 사용상 편리함이 좋은 불휘발 기억기능을 갖는 반도체기억장치를 얻을 수 있다는 효과가 얻어진다.

Description

반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용된 반도체기억장치의 1실시예를 개략적으로 도시한 구성도, 제2도는 본 발명에 관한 반도체기억장치에 있어서 메모리매트 전위설정회로의 1실시예를 개략적으로 도시한 블럭도, 제3도는 본 발명에 관한 반도체기억장치에 있어서의 하나의 메모리매트의 1실시예를 도시한 블럭도, 제4도는 제3도의 메모리 어레이부의 1실시예를 도시한 주요부 회로도, 제5도(A)는 본 발명에 관한 반도체기억장치에 마련되는 휘발/불휘발매트 선택 레지스터와 그 선택회로의 1실시예를 개략적으로 도시한 회로도.

Claims (14)

  1. 여러개의 메모리매트, 상기 여러개의 메모리매트의 각각에 대응해서 마련되는 여러개의 플레이트전극 및 상기 여러개의 메모리매트의 각각에 대응해서 마련되는 여러개의 기억회로를 갖는 반도체기억장치로서, 상기 여러개의 메모리매트의 각각은 여러개의 워드선, 여러개의 비트선 및 상기 여러개의 워드선과 상기 여러개의 비트선의 교점에 대응해서 마련되는 여러개의 메모리셀을 포함하고, 상기 여러개의 메모리셀의 각각은 강유전 체막을 갖는 정보기억용 캐패시터와 어드레스 선택용 MOSFET를 포함하고, 상기 정보기억용 캐패시터의 한쌍의 전극 중의 한쪽은 그 정보기억용 캐패시터가 포함되는 메모리매트에 대응하는 플레이트전극에 결합되고, 각 플레이트전극에는 그 플레이트전극에 대응하는 기억회로에 유지된 데이타에 따라서 제1전압 또는 제2전압이 선택적으로 인가되고, 상기 플레이트전극에 상기 제1전압이 인가되었을 때, 상기 플레이트전극에 결합되는 상기 정보기억용 캐패시터는 비트선에 부가되는 2진의 라이트신호에 관계없이 분극반전이 불가능하게 되고, 상기 플레이트전극에 상기 제2전압이 인가되었을 때, 상기 플레이트전극에 결합되는 상기 정보기억용 캐패시터는 비트선에 부가되는 2진의 라이트신호에 따라서 분극반전이 가능하게 되는 반도체기억장치.
  2. 제1항에 있어서, 어드레스신호를 받는 어드레스단자, 데이타단자 및 상기 어드레스신호를 해독해서 상기 여러개의 기억회로를 선택하는 제1디코더회로를 또 포함하고, 상기 데이타단자에서 입력된 2진 신호가 상기 어드레스신호에 대응하는 기억회로에 라이트되는 반도체기억장치.
  3. 제2항에 있어서, 여러개의 제2메모리셀, 상기 어드레스신호를 해독해서 상기 여러개의 제2메모리셀을 선택하는 제2디코더회로 및 전원투입시에 상기 제1디코더회로 및 상기 제2디코더회로에 제2어드레스신호를 인가하는 어드레스 카운터를 또 포함하고, 상기 제2어드레스신호에 대응하는 제2메모리셀의 데이타가 상기 제2어드레스신호에 대응하는 기억회로로 전송되는 반도체기억장치.
  4. 제1항에 있어서, 상기 제1전압이 인가되는 플레이트전극에 대응하는 메모리매트의 비트선과 상기 제2의 전압이 인가되는 플레이트전극에 대응하는 메모리매트의 비트선 사이에 결합되고, 워드선단위로 데이타의 전송을 실행하는 전송회로를 또 포함하는 반도체기억장치.
  5. 제1항에 있어서, 상기 비트선에 인가되는 2진의 라이트신호는 접지전위와 전위전압이고, 상기 제1전압은 상기 접지전위이고, 상기 제2전압은 상기 전원전압과 상기 전원전압의 실질적으로 중간전압인 반도체기억장치.
  6. 제1항에 있어서, 상기 비트선에 부가되는 2진의 라이트신호는 접지전위와 전위전압이고, 상기 제1전압은 상기 접지전위이고, 상기 제2전압은 상기 전원전압과 상기 전원전압 사이의 전압인 반도체기억장치.
  7. 제1항에 있어서, 상기 여러개의 기억회로는 1회만 라이트 가능한 기억수단을 포함하는 반도체기억장치.
  8. (1) 여러개의 제1워드선, 여러개의 제1비트선 및 상기 여러개의 제1워드선과 상기 여러개의 제1비트선의 교점에 대응해서 마련되는 여러개의 제1메모리셀을 포함하는 제1메모리매트, (2) 여러개의 제2워드선, 여러개의 제2비트선 및 상기 여러개의 제2워드선과 상기 여러개의 제2비트선의 교점에 대응해서 마련되는 여러개의 제1메모리셀을 포함하는 제2메모리매트, (3) 상기 여러개의 제1비트선에 결합되는 제1선택회로, (4) 상기 여러개의 제2비트선에 결합되는 제2선택회로, (5) 상기 제1메모리매트에 대응해서 마련되는 제1기억회로 및 (6) 상기 제2메모리매트에 대응해서 마련되는 제2기억회로를 갖는 반도체기억장치로서, 상기 여러개의 제1메모리 매트의 각각은 제1선택MOSFET 및 분극이 가능하고 한쌍의 전극을 갖는 제1캐패시터를 포함하고, 상기 제1캐패시터의 상기 한쌍의 전극 중의 한쪽은 상기 제1선택 MOSFET의 소오스-드레인경로의 한쪽에 결합되고, 상기 여러개의 제2메모리셀의 각각은 제2선택 MOSFET 및 분극이 가능하고 한쌍의 전극을 갖는 제2캐패시터를 포함하고, 상기 제2캐패시터의 상기 한쌍의 전극 중의 한쪽은 상기 제2선택 MOSFET의 소오스-드레인경로의 한족에 결합되고, 상기 제1선택회로는 상기 제1기억회로에 유지된 데이터가 제1데이타인 경우, 상기 여러개의 제1비트선에 제1전압 또는 제2전압을 인가하고, 상기 제1선택회로는 상기 제1기억회로에 유지된 데이타가 제2데이타인 경우, 상기 여러개의 제1비트선에 제3전압 또는 제4전압을 인가하고, 상기 제2선택회로는 상기 제2기억회로에 유지된 데이타가 상기 제1데이타인 경우, 상기 여러개의 제2비트선에 상기 제1전압 또는 상기 제2전압을 인가하고, 상기 제2선택회로는 상기 제2기억회로에 유지된 데이타가 상기 제2데이타인 경우, 상기 여러개의 제2비트선에 상기 제3전압 또는 상기 제4전압을 인가하는 반도체기억장치.
  9. (1) 여러개의 제1워드선, 여러개의 제1비트선 및 상기 여러개의 제1워드선과 상기 여러개의 제1비트선의 교점에 대응해서 마련되는 여러개의 제1메모리셀을 포함하는 제1메모리매트, (2) 여러개의 제2워드선, 여러개의 제2비트선 및 상기 여러개의 제2워드선과 상기 여러개의 제2비트선의 교점에 대응해서 마련되는 여러개의 제2메모리셀을 포함하는 제2메모리매트, (3) 상기 제1메모리매트에 대응해서 마련되는 제1배선, (4) 상기 제2메모리매트에 대응해서 마련되는 제2배선, (5) 상기 제1배선에 결합되는 제1제어회로, (6) 상기 제2배선에 결합되는 제2제어회로, (7) 상기 제1메모리매트에 대응해서 마련되는 제1기억회로 및 (8) 상기 제2메모리매트에 대응해서 마련되는 제2기억회로를 갖는 반도체기억장치로서, 상기 여러개의 제1메모리셀의 각각은 제1선택MOSFET 및 분극이 가능하고 한쌍의 전극을 갖는 제1캐패시터를 포함하고, 상기 제1캐패시터의 상기 한쌍의 전극중의 한쪽은 상기 제1선택 MOSFET의 소오스-드레인경로의 한쪽에 결합되고, 상기 제1캐패시터의 상기 한쌍의 전극중의 다른쪽은 상기 제1배선에 결합되고, 상기 여러개의 제2메모리셀의 각각은 제2선택 MOSFET 및 분극이 가능하고 한쌍의 전극을 갖는 제2캐패시터를 포함하고, 상기 제2캐패시터의 상기 한쌍의 전극 중의 한쪽은 상기 제2선택 MOSFET의 소오스-드레인경로의 한쪽에 결합되고, 상기 제2캐패시터의 상기 한쌍의 전극 중의 다른쪽은 상기 제2배선에 결합되고, 상기 제1제어회로는 상기 제1기억회로에 유지된 데이타에 따라서 상기 제1배선에 제1전압 또는 제2전압을 인가하고, 상기 제2제어회로는 상기 제2기억회로에 유지된 데이타에 따라서 상기 제2배선에 상기 제1전압 또는 상기 제2전압을 인가하는 반도체기억장치.
  10. 제9항에 있어서, 상기 제1캐패시터가 제1의 분극상태인 경우, 상기 제1배선에 상기 제1전압이 인가되어 있을 때 상기 제1캐패시터는 분극반전이 가능하게 되고, 상기 제1캐패시터가 제2의 분극상태인 경우, 상기 제1배선에 상기 제1전압이 인가되어 있을 때 상기 제1캐패시터는 분극반전이 가능하게 되고, 상기 제1캐패시터가 상기 제1의 분극상태인 경우, 상기 제1배선에 상기 제2전압이 인가되어 있을 때 상기 제1캐패시터는 분극반전이 가능하게 되고, 상기 제1캐패시터가 상기 제2의 분극상태인 경우, 상기 제1배선에 상기 제2전압이 인가되어 있을 때 상기 제1캐패시터는 분극반전이 가능하게 되고, 상기 제2캐패서터가 상기 제1의 분극상태인 경우, 상기 제2배선에 상기 제1전압이 인가되어 있을때 상기 제2캐패시터는 분극반전이 가능하게 되고, 상기 제2캐패시터가 상기 제2의 분극상태인 경우, 상기 제2배선에 상기 제1전압이 인가되어 있을 때 상기 제2캐패시터는 분극반전이 가능하게 되고, 상기 제2캐패시터가 상기 제1의 분극상태인 경우, 상기 제2배선에 상기 제2전압이 인가되어 있을 때 상기 제2캐패시터는 분극반전이 가능하게 되고, 상기 제2캐패시터가 상기 제2의 분극상태인 경우, 상기 제2배선에 상기 제2전압이 인가되어 있을 때 상기 제2캐패시터는 분극반전이 불가능하게 되는 반도체기억장치.
  11. 제10항에 있어서, 상기 여러개의 제1데이타선에 제3전압 도는 제4전압을 인가하는 제1데이타선 선택회로 및 상기 여러개의 제2데이타선에 제3전압 또는 제4전압을 인가하는 제2데이타선 선택회로를 또 갖고, 상기 제1캐패시터가 상기 제1의 분극상태인 경우, 상기 제1캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3전압이 인가되고 또한 상기 제1캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1전압이 인가되었을 때 상기 제1캐패시터는 분극반전되고, 상기 제1캐패시터가 상기 제1의 분극상태인 경우, 상기 제1캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4전압이 인가되고 또한 상기 제1캐패시터의 상기 한쌍의 전극의 상기 다른 쪽에 상기 제1전압이 인가되었을 때 상기 제1캐패시터는 분극반전되지 않고, 상기 제1캐패시터가 상기 제2의 분극상태인 경우, 상기 제1캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3전압이 인가되고 또한 상기 제1캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1전압이 인가되었을 때 상기 제1캐패시터는 분극반전되지 않고, 상기 제1캐패시터가 상기 제2의 분극상태인 경우, 상기 제1캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4전압이 인가되고 또한 상기 제1캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1전압이 인가되었을 때 상기 제1캐패시터의 분극반전되고, 상기 제1캐패시터가 상기 제1의 분극상태인 경우, 상기 제1캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3전압이 인가되고 또한 상기 제1캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2전압이 인가되었을 때 상기 제1캐패시터는 분극반전되지 않고, 상기 제1캐패시터가 상기 제1의 분극상태인 경우, 상기 제1캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4전압이 인가되고 또한 상기 제1캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2전압이 인가되었을 때 상기 제1캐패시터는 분극반전되지 않고, 상기 제1캐패시터가 상기 제2의 분극상태인 경우, 상기 제1캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3전압이 인가되고 또한 상기 제1캐패시터의 상기 한쌍의 전극이 상기 다른쪽에 상기 제2전압이 인가되었을 때 상기 제1캐패시터는 분극반전되지 않고, 상기 제1캐패시터가 상기 제2의 분극상태인 경우, 상기 제1캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4전압이 인가되고 또한 상기 제1캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2전압이 인가되었을 때 상기 제1캐패시터는 분극반전되고, 상기 제2캐패시터가 상기 제1의 분극상태인 경우, 상기 제2캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3전압이 인가되고 또한 상기 제2캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1전압이 인가되었을때 상기 제2캐패시터의 분극반전되고, 상기 제2캐패시터가 상기 제1의 분극상태인 경우, 상기 제2캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4전압이 인가되고 또한 상기 제2캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1전압이 인가되었을 때 상기 제2캐패시터는 분극반전되지 않고, 상기 제2캐패시터가 상기 제2의 분극상태인 경우, 상기 제2캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3전압이 인가되고 또한 상기 제2캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1전압이 인가되었을 때 상기 제2캐패시터는 분극반전되지 않고, 상기 제2캐패시터가 상기 제2의 분극상태인 경우, 상기 제2캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4전압이 인가되고 또한 상기 제2캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제1전압이 인가되었을 때 상기 제2캐패시터는 분극반전되고, 상기 제2캐패시터가 상기 제1의 분극상태인 경우, 상기 제2캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3전압이 인가되고 또한 상기 제2캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2전압이 인가되었을 때 상기 제2캐패시터는 분극반전되지 않고, 상기 제2캐패시터가 상기 제1의 분극상태인 경우, 상기 제2캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4전압이 인가되고 또한 상기 제2캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2전압이 인가되었을 대 상기 제2캐패시터는 분극반전되지 않고, 상기 제2캐패시터가 상기 제2의 분극상태인 경우, 상기 제2캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제3전압이 인가되고 또한 상기 제2캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2전압이 인가되었을 때 상기 제2캐패시터는 분극반전되지 않고, 상기 제2캐패시터가 상기 제2의 분극상태인 경우, 상기 제2캐패시터의 상기 한쌍의 전극의 상기 한쪽에 상기 제4전압이 인가되고 또한 상기 제2캐패시터의 상기 한쌍의 전극의 상기 다른쪽에 상기 제2전압이 인가되었을 때 상기 제2캐패시터는 분극반전되는 반도체기억장치.
  12. 제9항에 있어서, 상기 제1캐패시터의 상기 1개의 전극의 상기 다른쪽에 상기 제1전압이 인가되어 있는 상태에 있어서 상기 제1캐패시터는 분극반전이 여러회 가능하게 되고, 상기 제1캐패시터의 상기 1개의 전극의 상기 다른쪽에 상기 제2전압이 안기되어 있는 상태에 있어서 상기 제1캐패시터는 분극반전이 여러회분만큼 가능하게 되지 않고, 상기 제2캐패시터의 상기 1개의 전극의 상기 다른쪽에 상기 제1전압이 인가되어 있는 상태에 있어서 상기 제2캐패시터는 분극반전이 여러회 가능하게 되고, 상기 제2캐패시터의 상기 1개의 전극의 상기 다른쪽에 상기 제2전압이 인가되어 있는 상태에 있어서 상기 제2캐패시터는 분극반전이 여러회분만큼 가능하게 되지 않는 반도체기억장치.
  13. 제8항에 있어서, 상기 제1메모리 어레이에 대응해서 마련되는 제1배선 및 상기 제2메모리 어레이에 대응해서 마련되는 제2배선을 갖고, 상기 제1캐패시터의 상기 한쌍의 전극 중의 다른쪽은 상기 제1배선에 결합되고, 상기 제2캐패시터의 상기 한쌍의 전극 중의 다른쪽은 상기 제2배선에 결합되고, 상기 제1배선 및 상기 제2배선에는 제5전압이 인가되는 반도체기억장치.
  14. 제13항에 있어서, 상기 제1캐패시터의 상기 한쪽의 전위가 상기 제1전위일 때, 상기 제1캐패시터는 분극반전이 가능하게 되고, 상기 제1캐패시터의 상기 한쪽의 전위가 상기 제2전위일 때, 상기 제1캐패시터는 분극반전이 가능하게 되고, 상기 제1캐패시터의 상기 한쪽의 전위가 상기 제3전위일 때, 상기 제1캐패시터는 분극반전이 불가능하게 되고, 상기 제1캐패시터의 상기 한쪽의 전위가 상기 제4전위일 때, 상기 제1캐패시터는 분극반전이 가능하게 되는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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