JP4640392B2

JP4640392B2 - 信号遅延補正回路

Info

Publication number: JP4640392B2
Application number: JP2007214017A
Authority: JP
Inventors: 雅博伊藤
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2007-08-20
Filing date: 2007-08-20
Publication date: 2011-03-02
Anticipated expiration: 2022-10-11
Also published as: JP2008029020A

Description

本発明は、クロック信号等に同期してデータの送受信を行う際のデータ信号とクロック信号との遅延時間の相違による両信号間での位相差を補正する信号遅延補正回路に関する。

従来より、クロック信号等に同期してデータの入出力を行うデジタル回路においては、データ処理速度の高速化の要請からクロック信号の周波数が高くなる傾向にある。加えて、半導体集積回路やこれを用いたシステムの多機能化により、同一のクロック信号を共有する回路等が増加し、これに伴ってクロック信号ラインの負荷も増加している。したがって、高周波のクロック信号を扱う回路において、負荷増加の影響は、クロック信号の遅延をもたらし、データの遅延とのバランスを欠いて、その位相差が回路の動作上、重大な問題を招く可能性がある。こうした問題点に対応するため、従来、半導体回路装置を外部から同期させるためのラッチ回路を、その半導体装置の入出力バッファ部に設けるなどの提案がなされていた（例えば、特許文献１参照。）。

図１０および図１１は、従来の回路構成と回路各部の電圧波形とを示している。
この回路は、半導体回路装置１００とレシーブ回路４とからなり、半導体回路装置１００は、クロック信号発生回路１と、データ処理回路２と、ラッチ回路３と、出力バッファ回路６ａ、６ｂと、データ入力端子７と、クロック出力端子８と、データ出力端子９とから構成されている。クロック信号発生回路１は、回路動作の基準となるマスタクロック信号を生成する回路であり、データ処理回路２は、データ入力端子７から入力されたデータ信号を所定の手順により処理し、マスタクロック信号に同期してデータ信号をラッチ回路３に出力する。

ラッチ回路３は、データ処理回路２から出力されたデータ信号を一時保存し、マスタクロック信号に同期してデータ信号をデータ出力端子９を介して、レシーブ回路４に出力する。レシーブ回路４は、マスタクロック信号と同期して入力データ信号を取り込む回路である。負荷５は、配線パターン等の浮遊容量やインピーダンス等の外部環境に基づく負荷である。

従来技術の回路構成の別例を図６に示す。同図に示すように、従来技術の回路構成は、アクセスタイミング発生回路１４と、書き込みデータ記憶装置１５と、読み込みデータ記憶装置１６と、バッファ回路６ａ、６ｂ、６ｃ、６ｄと、外部記憶装置２０とを備えている。

アクセスタイミング発生回路１４は、データの書き込み、読み出しのための基準信号発生回路である。本回路においては、アクセスタイミング信号（図中、ＯＥと示す）が出力バッファ回路６ａを介して外部記憶装置２０に入力されるとともに、この信号を用いて、外部記憶装置２０に対して書き込みデータが出力される。そして、外部記憶装置２０では、アクセスタイミング信号に同期して、データの取り込みが行われる。
特開昭６４−２３５４９号公報（第２−４頁、第１図）

しかし、本回路においては、アクセスタイミング信号が外部負荷の影響により遅延することにより、以下の問題があった。すなわち、アクセスタイミング信号ＯＥ（負論理）に対して、外部記憶装置２０に入力される信号が外部負荷の影響で遅延（図７、図９中、Ａ´と示す）すると、外部記憶装置２０におけるデータの取り込みタイミングが遅延する。本回路においては、所定のタイミングで交互にデータの書き込みと読み出しが行われるため、アクセスタイミング信号ＯＥ（負論理）と外部記憶装置２０に入力される信号Ａ´の間で、タイミングのズレが生ずると、データの衝突（Bus Conflict）を招くことになる（図７のData Busを参照）。

そこで、本発明は、上述した問題点に鑑みてなされたものであって、外部負荷等の影響により、データ信号を入出力するための基準信号が遅延しても、書き込みデータと読み込みデータの衝突を防止することができる信号遅延補正回路を提供することを目的とする。

前記課題を解決するため、本発明は、データを書き込み又は読み出し可能に記憶する記憶装置と、該データを前記記憶装置に書き込むためのアクセスタイミング信号生成回路を有するとともに前記記憶装置からデータの読み出し又は書き込みを行う半導体回路装置とからなるデジタル回路であって、該半導体回路装置から前記記憶装置に供給されるアクセスタイミング信号を前記半導体回路装置にフィードバックし、該信号と前記アクセスタイミング信号生成回路から出力される信号とが、ともにアクティブである場合に、前記半導体回路装置が書き込みデータを出力する基準信号をアクティブとする信号遅延補正回路を提案している。

この発明によれば、アクセスタイミング信号とフィードバックされてくる信号の論理演算によって、書き込みデータを出力する基準信号を生成したため、アクセスタイミング信号の遅延による書き込みデータと読み込みデータの衝突を防止することができる。

この発明によれば、外部記憶装置に供給するアクセスタイミング信号とこのアクセスタイミング信号を内部でフィードバックした信号とを用いて、半導体回路装置側での書き込みデータの出力タイミング信号を生成することとしたので、外部負荷の影響で、アクセスタイミング信号が遅延した場合でもデータバス上の衝突を回避でき、ノイズの発生や素子の寿命に影響を与える事態を未然に防止することができるという効果がある。

以下、本発明の実施形態に係る信号遅延補正回路について図１から図９を参照して詳細に説明する。
本発明の第１の実施形態に係る信号遅延補正回路は図１に示すように、先に図１０を用いて説明した回路と同様の構成を備えており、その相違点は、クロック信号発生回路１からレシーブ回路４のクロック信号入力端子に供給されたクロック信号をその入力端子からデータ処理回路２およびラッチ回路３にフィードバックして、このクロック信号をこれらの回路動作における基準信号とした点にある。なお、本実施形態に係る半導体回路装置においては、特定のノードからクロック信号をフィードバックできるように専用の入力端子１１が設けられている。

本実施形態における信号遅延補正回路においては、レシーブ回路４のクロック信号入力端子からクロック信号をフィードバックするため、半導体回路装置のクロック信号出力端子８からレシーブ回路４のクロック信号入力端子までの外部の負荷要因を反映したクロック信号の補正が可能となる。

本発明の第２の実施形態に係る信号遅延補正回路は図２に示すように、第１の実施形態に係る信号遅延補正回路に対して、クロック信号の出力にバッファ回路（双方向）６ａ、６ｂを設け、クロック信号の出力端子８としてレシーブ回路４と接続されるノードをバッファ回路（双方向）６ｂによりデータ処理回路２にフィードバックする構成となっている。

第１の実施形態にかかる信号遅延補正回路の場合には、外部からクロック信号をフィードバックする関係上、これを入力するための専用端子１１が必要となるが、半導体回路装置の仕様等により端子数に制約があるような場合には、これを実現することが困難な場合もある。本実施形態にかかる信号遅延補正回路によれば、クロック信号を半導体回路装置の内部でデータ処理回路２にフィードバックする構成としたことから、そのような場合にも端子数を増加することなくクロック信号の補正が可能となる。

本発明の第３の実施形態に係る信号遅延補正回路は図３に示すように、従来の構成に対して、本発明にかかる半導体回路装置がクロック信号発生回路１からレシーブ回路４のクロック信号入力端子に供給されたクロック信号をその入力端子からデータ処理回路２およびラッチ回路３にフィードバックするための入力端子１１と、レシーブ回路４に出力するクロック信号を半導体回路装置の内部でフィードバックするためのバッファ回路（双方向）６ａ、６ｂと、これらの信号およびクロック信号発生回路１から出力されるクロック信号とを入力し、これを選択的に出力するマルチプレクサ１２とを有する構成となっている。なお、マルチプレクサ１２は、図示しない制御装置からの制御信号により各信号を選択的に出力するように構成されている。

本実施形態にかかる信号遅延補正回路は、本半導体回路装置を実際のシステムに用いた場合の実使用面と、本半導体回路装置の生産工程におけるテスタ検査上の問題点に鑑みてなされたものである。すなわち、テスタのよる製品検査においては、外部の負荷がテスタや検査用ボードに依存して、出力データが遅延することによって位相が変動する場合、出力期待値のストローブポイントが定められないという問題がある。

このような問題を解決するためには、例えば、テスタによる製品検査においてはクロック信号発生回路１から出力されるクロック信号を用いて検査を行い、半導体装置がシステムに組み込まれたときには、クロック信号発生回路１からレシーブ回路４のクロック信号入力端子に供給されたクロック信号をその入力端子からデータ処理回路２およびラッチ回路３にフィードバックして使用したり、レシーブ回路４に出力するクロック信号をバッファ回路（双方向）６ａ、６ｂを用いて、半導体回路装置の内部でフィードバックして用いる等、検査と実使用のそれぞれの状況に合わせて、最適な信号の選択が行えるよう構成することが望ましい。

本実施形態においては、マルチプレクサ１２を用いて、こうした要求を満足できるようにしたことから、それぞれの状況に合わせて、最適な信号の選択が行える。また、システム全体の要件を考慮して、第１の実施形態にかかる回路構成および第２の実施形態にかかる回路構成を任意に選択できることとしたため、かかる点においても利用範囲が広がる。

本発明の第４の実施形態に係る信号遅延補正回路は図４に示すように、内部フィードバック型の第２の実施形態にかかる信号遅延補正回路に対して、ダンピング抵抗Ｒｄ（符号１３）を付加した構成となっている。一般に、近年のシステムにおける動作の高速化の要請により、クロック出力に関しては、外部負荷の影響による信号の遅延やトランジェントの劣化を防止するために出力バッファ回路６のドライブ能力を高くして設計することが通常行われる。

しかしながら、出力バッファ回路６のドライブ能力が高くなると、不要輻射やクロック信号のオーバーシュート、アンダーシュートあるいは回路パターンからの反射等の様々な弊害が発生することがある。これに対する対策として、出力バッファ回路６の出力にダンピング抵抗Ｒｄを挿入する方法がある。しかしながら、このダンピング抵抗Ｒｄの抵抗値は、システムに等化するように設定することが一般的ではあるが、ダンピング抵抗Ｒｄがさらなる負荷となって、出力バッファ回路６の出力遅延およびこれに伴う位相関係の変動が生じ、ダンピング抵抗Ｒｄを半導体回路装置に内蔵することは困難であった。

本実施形態における信号遅延補正回路によれば、クロック信号が内部でフィードバックされる構成となっていることから、ダンピング抵抗Ｒｄを付加した場合でも、出力バッファ回路６の出力遅延およびこれに伴う位相関係の変動については自動的に、これに追従することができる。加えて、図５（ａ）、（ｂ）に示すように、付加するダンピング抵抗Ｒｄを可変できる構成としておけば、不要輻射等のノイズの問題と負荷によるバッファ出力回路の出力遅延の問題とに同時に対応できる最適な調整を行うことが可能となる。

本発明の第５の実施形態にかかる信号遅延補正回路は、図８に示すように、従来の回路構成に加えて、書き込みデータを出力するために必要なアクセスタイミング信号を生成するための負論理ＡＮＤ回路１９を有している。すなわち、本実施形態にかかる信号遅延補正回路においては、外部記憶装置２０に供給するアクセスタイミング信号とこのアクセスタイミング信号を内部でフィードバックした信号とを負論理ＡＮＤ回路１９に入力し、２つの信号がともにＬｏｗレベルであるときにＬｏｗレベルの信号を出力し、それ以外は、Ｈｉレベルの信号を出力する信号により、半導体回路装置側での書き込みデータの出力タイミング信号Ａ″を生成するものである（図９のＡ″を参照）。

すなわち、外部記憶装置２０に供給するアクセスタイミング信号とこのアクセスタイミング信号を内部でフィードバックした信号とを負論理ＡＮＤ回路１９に入力し、半導体回路装置側での書き込みデータの出力タイミング信号Ａ″を生成することにより、図７におけるアクセスタイミング信号ＯＥ（負論理）と外部記憶装置２０に入力される信号Ａ´の双方がＬｏｗレベル（イネーブル状態）である間のみ、書き込みデータが外部記憶装置２０に出力されることになることから、書き込みデータと読み出しデータとの衝突を回避することができる。

以上、図面を参照して本発明の実施の形態について詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。例えば、第１の実施形態においては、レシーブ回路のクロック信号入力端子から、半導体回路装置にクロック信号をフィードバックする例を示したが、レシーブ回路に供給されたクロック信号を外部に取り出せる端子を個別にレシーブ回路に設け、この端子からクロック信号をフィードバックするようにしてもよい。この場合は、レジーブ回路内での負荷の状況も考慮に入れた信号遅延補正を実現できる。

本発明の第１の実施形態にかかる回路の構成図である。本発明の第２の実施形態にかかる回路の構成図である。本発明の第３の実施形態にかかる回路の構成図である。本発明の第４の実施形態にかかる回路の構成図である。本発明の第４の実施形態にかかるダンピング抵抗を可変とした場合の構成例を示す図である。本発明の第５の実施形態にかかる従来例に関する回路の構成図である。本発明の第５の実施形態にかかる従来例に関する回路における各部の電圧波形を示す図である。本発明の第５の実施形態にかかる回路の構成図である。本発明の第５の実施形態にかかる回路における各部の電圧波形を示す図である。従来例に関する回路の構成図である。従来例に関する回路各部の電圧波形を示す図である。

符号の説明

１・・・クロック信号発生回路、２・・・データ処理回路、３・・・ラッチ回路、４・・・レシーブ回路（第２の半導体回路装置）、５・・・負荷、６ａ、６ｂ、６ｃ、６ｄ・・・出力バッファ回路、７・・・データ入力端子、８・・・クロック出力端子、９、１０・・・データ出力端子、１１・・・クロック入力端子、１２・・・マルチプレクサ、１３・・・ダンピング抵抗、１４・・・アクセスタイミング信号発生回路、１５・・・書き込みデータ記憶装置、１６・・・読み込みデータ記憶装置、１７・・・アクセスタイミング信号出力端子、１８・・・データ入出力端子、１９・・・負論理ＡＮＤ回路、２０・・・外部記憶装置、１００・・・半導体回路装置（第１の半導体回路装置）

Claims

データを書き込み又は読み出し可能に記憶する記憶装置と、該データを前記記憶装置に書き込むためのアクセスタイミング信号生成回路を有するとともに前記記憶装置からデータの読み出し又は書き込みを行う半導体回路装置とからなるデジタル回路であって、該半導体回路装置から前記記憶装置に供給されるアクセスタイミング信号を前記半導体回路装置にフィードバックし、該信号と前記アクセスタイミング信号生成回路から出力される信号とが、ともにアクティブである場合に、前記半導体回路装置が書き込みデータを出力する基準信号をアクティブとする信号遅延補正回路。