JP5704654B2

JP5704654B2 - 半導体装置、半導集積回路の制御方法およびそのプログラム

Info

Publication number: JP5704654B2
Application number: JP2012047308A
Authority: JP
Inventors: 靖之千葉
Original assignee: Ｎｅｃネットワークプロダクツ株式会社
Priority date: 2012-03-02
Filing date: 2012-03-02
Publication date: 2015-04-22
Anticipated expiration: 2032-03-02
Also published as: JP2013183381A

Description

本発明は半導体装置、半導体装置の制御方法およびそのプログラムに関する。

近年、半導体装置の高速化及び低電圧化が進み、ノイズマージンやタイミングマージンが減少し、より伝送波形の品質確保や、遅延の調整を行うことが求められている。

半導体装置において、ノイズ除去やタイミングの適正化の対策をせずに、装置の設計を行うと、動作不良となり、回路が組み込まれた基板全ての再設計が必要となる。基板の再設計の際は、ノイズや伝送波形の品質確保のため、回路へのダンピング抵抗の追加や、配線条件の見直しを行っている。

しかしながら、伝送波形の品質確保のために、多量のダンピング抵抗を追加すると、実装密度が増加するという問題がある。また、基板の再設計時には、配線制約条件の増加により、配線パターンの設計が難しくなり、配線パターンの設計期間が長期化したり、更なる再設計が必要となったりする等の問題がある。

特許文献１には、入力信号がダンピング抵抗によって遅延するタイミングを補償するよう、クロック信号の遅延量を設定する技術が記載されている。特許文献１には、入力される入力信号をダンピングする抵抗値を切り替え可能な可変抵抗部と、入力信号の入力タイミングを示すクロック信号に変更可能な遅延を与える可変遅延部を具備する半導体装置が記載されている。

特開２０１１−１８８４１５号公報

しかしながら、特許文献１に記載の技術では、クロック信号を逓倍させ、位相の異なるサンプリングクロックを生成し、これらのサンプリングクロックの１つを選択して、ダンピング抵抗を通過した入力信号の取り込みタイミングとしている。このため、特許文献１では、クロックの１周期内のわずかな遅延のみしか補償することができず、入力信号自体の数ｎｓ単位のタイミングのずれを補償することができない。

本発明は、このような問題点を解決するためになされたものであり、入力信号の遅延時間を調整可能で、かつダンピング抵抗値の調整可能な半導体装置、半導体装置の制御方法及びそのプログラムを提供することを目的とする。

本発明にかかる半導体装置は、出力装置から出力される入力信号を入力装置に伝送する信号線と、信号線上に設けられ、入力信号を遅延させるとともにダンピングする調整回路と、入力信号の遅延時間とダンピング抵抗値とを制御する制御部と、を備えるものである。

本発明にかかる半導体制御回路の制御方法は、出力装置から送信される入力信号を入力装置に伝送する信号線上において、入力信号の監視結果に基づいて選択された遅延時間、入力信号を遅延させ、信号線上において、入力信号の監視結果に基づいて選択されたダンピング抵抗を用いて遅延された入力信号をダンピングするものである。

本発明にかかる半導体制御回路の制御プログラムは、出力装置から送信される入力信号を入力装置に伝送する信号線上において、入力信号の監視結果に基づいて選択された遅延時間、入力信号を遅延させ、信号線上において、入力信号の監視結果に基づいて選択されたダンピング抵抗を用いて、遅延された入力信号をダンピングする処理をコンピュータに実行させるものである。

本発明にかかる技術によれば、信号の遅延時間を調整可能で、かつダンピング抵抗値の調整可能な半導体装置、半導体装置の制御方法及びそのプログラムを提供することができる。

実施の形態にかかる半導体装置の概略を示す図である。実施の形態にかかる遅延時間調整回路を示す図である。実施の形態にかかるダンピング抵抗値選択回路を示す図である。

以下、図面を参照して本発明の実施の形態について説明する。実施の形態にかかる半導体装置は、ダンピング抵抗値及び入力信号の遅延時間の調整機能を有することを特徴とするものである。

図１は、実施の形態にかかる半導体装置１０の概略を示す図である。調整部としての半導体装置１０は、出力装置である送信側半導体装置３０から出力される入力信号Ｉを、入力装置である受信側半導体装置４０に伝送する信号線上に設けられている。半導体装置１０は、送信側半導体装置３０から出力された入力信号Ｉの伝送波形を、制御部としての制御用半導体装置２０の制御に基づいて遅延させ、ダンピングして、受信側半導体装置４０に対して出力する。

半導体装置１０は、遅延部としての遅延時間調整回路１１と、ダンピング抵抗部としてのダンピング抵抗値選択回路１２と、を有する。

遅延時間調整回路１１は、入力される入力信号Ｉを遅延させるものであり、入力信号Ｉの遅延時間を調整可能である。

ダンピング抵抗値選択回路１２は、遅延時間調整回路１１により遅延された入力信号Ｉをダンピングするものであり、ダンピングのためのダンピング抵抗値を調整可能である。

遅延時間調整回路１１は、送信側半導体装置３０と受信側半導体装置４０との間の信号線上に設けられている。ダンピング抵抗値選択回路１２は、信号線上において、遅延時間調整回路１１の後段に設けられている。また、ダンピング抵抗値選択回路１２は、受信側半導体装置４０の直前に設けられる。これにより、ダンピング抵抗値選択回路１２により入力信号Ｉの伝送波形を整形して、受信側半導体装置４０に入力することができる。

制御用半導体装置２０は、遅延時間調整回路１１及びダンピング抵抗値選択回路１２をそれぞれ制御する選択信号Ｓ及び切替信号Ｔを出力する。制御用半導体装置２０は、選択信号Ｓにより、遅延時間調整回路１１の遅延時間を調整し、切替信号Ｔにより、ダンピング抵抗値選択回路１２のダンピング抵抗値を調整する。

制御用半導体装置２０は、例えば、受信側半導体装置４０に入力される入力信号Ｉを監視し、当該監視結果に基づき、選択信号Ｓおよび切替信号Ｔを調整する。なお、本実施の形態においては、制御用半導体装置２０と記載しているが、選択信号Ｓ及び切替信号Ｔを変更可能であればよいため、半導体装置ではなく、スイッチのようなもので構成するようにしてもよい。

半導体装置１０は、遅延時間調整回路１１により、入力信号Ｉの遅延時間を調整し、ダンピング抵抗値選択回路１２により、入力信号Ｉの伝送波形を整形するダンピング抵抗の抵抗値を調整する。これにより、実施の形態にかかる半導体装置１０は、入力信号Ｉの伝送波形を整形するとともに、入力信号Ｉの遅延時間を調整することができる。よって、例えば、半導体装置の設計の際、送信側半導体装置３０と受信側半導体装置４０とを接続する配線上に、半導体装置１０を設置すれば、入力信号Ｉの遅延時間の設定、及びダンピング抵抗の調整を、半導体装置の再設計や、素子の交換等をすることなく行うことができる。これにより、より半導体装置の設計を容易にすることが可能となる。

また、半導体装置１０においては、入力信号Ｉを入力する受信側半導体装置４０のクロック信号を遅延させるのではなく、入力信号Ｉの遅延時間を調整する。これにより、特許文献１では実現しえない、数ｎｓといった単位で入力信号の遅延時間の調整を行うことができる。また、受信側半導体装置４０に入力される入力信号Ｉを監視することにより遅延時間を設定することができるため、より正確に遅延時間を設定することが可能となる。さらに、例えば入力信号のビット毎等、より微細な単位での遅延の調整をすることが可能である。

遅延時間調整回路１１についてより詳細に説明する。図２は、遅延時間調整回路１１を示す図である。遅延時間調整回路１１は、バッファ１１１〜１１３と、セレクタ１１４とを有する。

バッファ１１１〜１１３は、縦列接続、つまり多段に接続されている。バッファ１１１の出力は、セレクタ１１４の第１の入力とバッファ１１２の入力とに接続されている。バッファ１１２の出力は、セレクタ１１４の第２の入力とバッファ１１３の入力とに接続されている。バッファ１１３の出力は、セレクタ１１４の第３の入力に接続されている。

セレクタ１１４は、バッファ１１１〜１１３を介して出力された入力信号Ｉ_１〜Ｉ_３のうち、選択信号Ｓ_１〜Ｓ_３に基づいて、いずれか１を選択し、入力信号Ｉ_４として出力する。すなわち、入力信号Ｉが通過するバッファ１１１〜１１３の組合せを、セレクタ１１４に入力する選択信号Ｓ_１〜Ｓ_３により選択する。

例えば入力信号Ｉ_１が選択された場合、入力信号Ｉ_１は、入力信号Ｉに比べ、バッファ１１１の伝搬時間分、遅延している。入力信号Ｉ_２は、入力信号Ｉに比べ、バッファ１１１及び１１２の伝搬時間分、遅延している。入力信号Ｉ_３は、入力信号Ｉにくらべ、バッファ１１１、バッファ１１２及びバッファ１１３の伝送時間分、遅延している。

遅延時間調整回路１１は、バッファ１１１〜１１３で遅延時間の異なる入力信号Ｉ_１〜Ｉ_３を生成し、セレクタ１１４で、選択信号Ｓ_１〜Ｓ_３に基づいて入力信号Ｉ_１〜Ｉ_３のうち１を選択することにより、遅延時間を調整できる。

次に、ダンピング抵抗値選択回路１２について説明する。図３は、ダンピング抵抗値選択回路１２を示す図である。ダンピング抵抗値選択回路１２は、抵抗１２１〜１２３と、スイッチ１２４〜１２６を有する。

抵抗１２１〜１２３は並列に接続され、それぞれスイッチ１２４〜１２６と接続されている。抵抗１２１〜１２３の抵抗値はそれぞれ異なっている。スイッチ１２４〜１２６は、制御用半導体装置２０からの切替信号Ｔ_１〜Ｔ_３によりオンオフが制御され、抵抗１２１〜１２３のうち１が選択される。すなわち、スイッチ１２４〜１２６のうち、いずれか１つがオンとされ、他の２つはオフとされる。

ダンピング抵抗値選択回路１２から出力された入力信号Ｉ_４は、スイッチ１２４〜１２６のうち、切替信号Ｔ_１〜Ｔ_３によりオンになっているスイッチに接続された抵抗１２１〜１２３のうち１を伝搬して出力される。

切替信号Ｔ_１がオンである場合、入力信号Ｉ_４は、抵抗１２１によりダンピングされ、入力信号Ｉ_５として出力される。切替信号Ｔ_２がオンである場合、入力信号入力信号Ｉ_４は、抵抗１２２によりダンピングされ、入力信号Ｉ_６として出力される。切替信号Ｔ_３がオンである場合、抵抗１２３によりダンピングされ、入力信号Ｉ_７として出力される。

抵抗１２１〜１２３の抵抗値は異なるため、切替信号Ｔにより、抵抗が切り替わることにより、ダンピング抵抗値が調整される。

以上のように、入力信号Ｉが遅延時間調整回路１１と、ダンピング抵抗値選択回路１２とを通過する事で、受信側半導体装置４へ入力される入力信号Ｉの遅延時間とダンピング抵抗値の調整が可能となる。

また、選択信号Ｓ_１〜Ｓ_３及び切替信号Ｔ_１〜Ｔ_３は、制御用半導体装置２０による制御で変更が可能である。よって例えば、基板作成後に入力信号Ｉのタイミング調整が必要となった場合、制御用半導体装置２０から出力される選択信号Ｓ及び切替信号Ｔを変更すればよい。これにより、再設計や回路変更が必要なく、半導体装置の修正が可能という効果が得られる。

本実施の形態では、遅延時間調整回路１１とダンピング抵抗値選択回路１２とは、遅延時間調整回路１１からダンピング抵抗値選択回路１２に対して入力信号Ｉが出力される順に接続される。すなわち、遅延時間調整回路１１の後段にダンピング抵抗値選択回路１２が設けられる。このため、ダンピング抵抗値選択回路１２が受信側半導体装置４０の直前に設けられることとなる。これにより、受信側半導体装置４０に対して、適切に整形された波形の入力信号Ｉを入力することが可能となる。

なお、遅延時間調整回路１１とダンピング抵抗値選択回路１２とを、ダンピング抵抗値選択回路１２から遅延時間調整回路１１に対して入力信号Ｉが出力される順に接続してもよい。すなわち、ダンピング抵抗値選択回路１２の後段に遅延時間調整回路１１を設けてもよい。しかし、遅延時間調整回路１１により入力信号の波形が乱れるおそれがあるため、遅延時間調整回路１１の後段にダンピング抵抗値選択回路１２を設け、受信側半導体装置４０の直前にダンピング抵抗値選択回路１２を配置することが望ましい。

また、上記実施の形態において、遅延時間調整回路１１のバッファは３段であるが、段数を増やすことも可能である。これにより、遅延時間の調整範囲を拡大したり、遅延時間をより微細に調整したりすることを可能とする。

さらに、実施の形態においては、ダンピング抵抗値選択回路１２は、３種類の抵抗を有するが、抵抗の数を増やす事も可能である。これにより、選択可能なダンピング抵抗を増やすことができ、より最適なダンピング抵抗を設定でき、より適切に伝送波形の整形を行うことができる。

またさらに、選択信号Ｓ及び切替信号Ｔは、制御用半導体装置２０から出力されるものではなく、例えば外部からの入力等により調整するようにしてもよい。

また、図１では、１本の信号線の場合の例となるが、信号線の本数が増えた場合は、各信号線に対し、半導体装置１０をそれぞれ用意する事で対応が可能である。

従来、入力信号の伝送波形品質の改善は、ダンピング抵抗の追加や配線条件の見直しにより対策していた。その為、基板作成後に修正が必要となった場合、抵抗の追加や、配線方法の変更による基板の改版が必要となっていた。

本実施の形態にかかる半導体装置１０は、基板作成後でもダンピング抵抗及び遅延時間の調整を可能とすることで、基板改版の必要性を低下させ、より設計を簡易化することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１０半導体装置
１１遅延時間調整回路
１２ダンピング抵抗値選択回路
２０制御用半導体装置
３０送信側半導体装置
４０受信側半導体装置
１１１バッファ
１１２バッファ
１１３バッファ
１１４セレクタ
１２１抵抗
１２２抵抗
１２３抵抗
１２４スイッチ
１２５スイッチ
１２６スイッチ
Ｉ入力信号
Ｓ選択信号
Ｔ切替信号

Claims

出力装置から出力される入力信号を入力装置に伝送する信号線と、
前記信号線上に設けられ、前記入力信号を遅延させるとともにダンピングする調整回路と、
前記入力信号を監視した監視結果に基づき、前記入力信号の遅延時間とダンピング抵抗値とを設定する制御部と、
を備え、
前記調整回路は、
前記信号線上に設けられ、前記出力装置から出力される前記入力信号を前記制御部が設定した前記遅延時間により遅延させて出力する遅延部と、
前記信号線上において前記遅延部の後段に設けられ、前記遅延部から出力された前記入力信号を前記制御部が設定した前記ダンピング抵抗値によりダンピングして前記入力信号の波形を整形し、波形を整形した前記入力信号を前記入力装置に対し出力するダンピング抵抗部と、
を有する半導体装置。
前記ダンピング抵抗部は前記入力装置の直前に設けられている、
請求項１に記載の半導体装置。
前記遅延部は、
直列に接続された複数のバッファと、
前記制御部の選択信号に基づき、前記複数のバッファから夫々出力される複数の入力信号のうち１を選択する選択回路と、
を有する請求項１又は２に記載の半導体装置。
前記ダンピング抵抗部は、
並列に接続された抵抗値の異なる複数の抵抗と、
前記複数の抵抗に夫々接続された複数のスイッチ、とを有し、
前記制御部の切替信号に基づき、前記複数のスイッチのうち１をオンして前記抵抗を切り替える、
請求項１〜３のいずれか１項に記載の半導体装置。
出力装置から送信される入力信号を入力装置に伝送する際に、制御部が、前記入力信号を監視した監視結果に基づき、前記入力信号の遅延時間とダンピング抵抗値とを設定し、
前記出力装置から出力される前記入力信号を前記入力装置に伝送する信号線上において、遅延部が、前記制御部が設定した前記遅延時間、前記入力信号を遅延させ、
前記信号線上において前記遅延部の後段に設けられたダンピング抵抗部が、前記制御部が設定した前記ダンピング抵抗値を用いて、前記遅延部が遅延させた前記入力信号をダンピングして前記入力信号の波形を整形し、波形を整形した前記入力信号を前記入力装置に出力する、
半導体装置の制御方法。
出力装置から送信される入力信号を入力装置に伝送する際に、制御部が、前記入力信号を監視した監視結果に基づき、前記入力信号の遅延時間とダンピング抵抗値とを設定し、
前記出力装置から出力される前記入力信号を前記入力装置に伝送する信号線上において、遅延部が、前記制御部が設定した前記遅延時間、前記入力信号を遅延させ、
前記信号線上において前記遅延部の後段に設けられたダンピング抵抗部が、前記制御部が設定した前記ダンピング抵抗値を用いて、前記遅延部が遅延させた前記入力信号をダンピングして前記入力信号の波形を整形し、波形を整形した前記入力信号を前記入力装置に出力する処理をコンピュータに実行させるプログラム。